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TW202410163A - 奈米結構場效電晶體及其製造方法 - Google Patents

奈米結構場效電晶體及其製造方法 Download PDF

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TW202410163A
TW202410163A TW112117044A TW112117044A TW202410163A TW 202410163 A TW202410163 A TW 202410163A TW 112117044 A TW112117044 A TW 112117044A TW 112117044 A TW112117044 A TW 112117044A TW 202410163 A TW202410163 A TW 202410163A
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林文凱
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Abstract

實施例提供了一種奈米FET電晶體裝置的磊晶區（例如，磊晶源極/汲極區）下的兩層溝槽隔離結構，以及其形成方法。第一層提供具有低介電常數值的隔離結構。第二層提供一隔離結構，該隔離結構比第一層隔離結構具有更高的介電常數值、更大的材料密度及更大的蝕刻電阻率。

Description

磊晶下隔離結構
無
半導體裝置用於各種電子應用，諸如個人電腦、手機、數位相機及其他電子設備。半導體裝置通常藉由在半導體基板上依序沉積絕緣或介電層、導電層及半導體材料層，並使用微影蝕刻對各種材料層進行圖案化以在其上形成電路部件及元件來製造。
半導體工業藉由不斷減小最小特徵尺寸，不斷提高各種電子元件（如電晶體、二極體、電阻器、電容器等）的整合密度，從而允許更多元件整合到給定區域。然而，隨著最小特徵尺寸的減小，出現了需要解決的額外問題。
無
應理解，以下揭示案提供許多不同實施例或實例，以實現本揭示案之不同特徵。下文描述組件及佈置之實例以簡化本揭示案。當然，此等僅僅為實例且不意指限制。例如，在隨後描述中在第二特徵上方或在第二特徵上第一特徵之形成可包括第一及第二特徵形成為直接接觸之實施例，以及亦可包括額外特徵可形成在第一與第二特徵之間，使得第一及第二特徵可不直接接觸之實施例。另外，本揭示案可以在各實例中重複元件符號及/或字母。此重複為出於簡易及清楚之目的，且本身不指示所論述各實施例及/或結構之間之關係。
另外，可在本文使用空間相對術語，諸如「在...之下」、「低於」、「下部」、「高於」、「上部」等以便於描述，以描述如在附圖中圖示之一個元件或特徵相對另一元件或特徵的關係。除圖形中描繪之方向外，空間相對術語意圖是包含裝置在使用或操作中之不同的方向。裝置可為不同之朝向（旋轉90度或在其他的方向）及在此使用之空間相對描述詞可因此同樣地解釋。
下文在特定上下文（包含奈米FET的晶粒）中描述了多個實施例。然而，各種實施例可以應用於包含替代奈米FET或與奈米FET組合的其他類型的電晶體（例如，鰭式場效電晶體(FinFET)）的晶粒。
奈米FET電晶體包括垂直堆疊並插入相對的源極/汲極區之間的多個環繞式閘極通道區。藉由移除鰭狀物的一部分以形成凹部並在凹部中生長磊晶材料，在半導體鰭狀物內形成源極/汲極區。然而，在形成源極/汲極之後，電流洩漏可能發生在凹部的底部。例如，源極/汲極區可以與半導體鰭狀物的半導體材料接觸，並且電流可以經由接觸點洩漏。此外，可以透過半導體材料在源極/汲極區與相鄰的源極/汲極區之間觀察到電容。實施例尋求藉由在形成源極/汲極區之前在凹部底部形成低介電常數絕緣材料來減少或消除電流洩漏及電容問題。此外，在低介電常數絕緣材料上提供上隔離層以保護低介電常數絕緣材料。低介電常數絕緣材料及上隔離層一起形成溝槽隔離結構。
第1圖根據一些實施例以三維視圖說明了奈米FET（例如，奈米線FET、奈米片FET（奈米FET）等）的實例。奈米FET包含基板50（例如，半導體基板）上的鰭狀物66上的奈米結構55（例如，奈米片、奈米線等），其中奈米結構55充當奈米FET的通道區。奈米結構55可以包括p型奈米結構、n型奈米結構或其組合。淺溝槽隔離(shallow trench isolation, STI)區68設置在相鄰鰭狀物66之間，鰭狀物66可以從相鄰STI區68上方及之間突出。儘管STI區68被描述/圖示為與基板50分離，如本文所使用的，但術語「基板」可僅指半導體基板或半導體基板與隔離區的組合。此外，儘管鰭狀物66的底部被示出為具有基板50的單個連續材料，但鰭狀物66及/或基板50的底部可以包含單種材料或複數種材料。在此上下文中，鰭狀物66指在相鄰STI區68之間延伸的部分。
閘極介電層110位於鰭狀物66的頂面上方，並沿著奈米結構55的頂面、側壁及底面。閘極112位於閘極介電層110上方。磊晶源極/汲極區102設置在閘極介電層110及閘極112的相對側上的鰭狀物66上。源極/汲極區102可以根據上下文單獨或共同地指源極或汲極。
第1圖進一步說明了後面圖中使用的參考橫截面。橫截面A-A'沿閘極112的縱軸並且在例如垂直於奈米FET的磊晶源極/汲極區102之間的電流方向的方向上。橫截面B-B'垂直於橫截面A-A'，並且平行於奈米FET的鰭狀物66的縱軸，並且在例如奈米FET磊晶源極/汲極區102之間的電流的方向上。橫截面C-C'平行於橫截面A-A'，並延伸穿過奈米FET的磊晶源極/汲極區。為了清楚起見，後續圖參考了此些參考橫截面。
本文論述的一些實施例是在使用後閘極(gate-last)製程形成的奈米FET的背景下論述的。在其他實施例中，可以使用前閘極(gate-first)製程。此外，一些實施例考慮了平面裝置中使用的態樣，諸如平面FET或鰭式場效電晶體(FinFET)。
第2圖至第24C圖根據一些實施例為奈米FET製造的中間階段的橫截面圖。第2圖至第5圖、第6A圖、第17A圖、第18A圖、第19A圖、第20A圖、第21A圖、第22A圖、第23A圖及第24A圖示出了第1圖所示的參考截面A-A'。第6B圖、第7B圖、第8B圖、第9B圖、第10B圖、第11B圖、第11C圖、第12B圖、第13B圖、第14B圖、第15B圖、第15C圖、第15D圖、第16B圖、第16D圖、第17B圖、第18B圖、第19B圖、第20B圖、第21B圖、第22B圖、第23B圖及第24B圖示出了第1圖所示的參考截面B-B'。第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第16C圖、第17C圖、第22C圖、第23C圖及第24C圖示出了第1圖所示的參考截面C-C'。
在第2圖中，提供了基板50。基板50可為半導體基板，諸如塊體半導體、絕緣體上半導體(semiconductor-on-insulator, SOI)基板等，其可以摻雜（例如，用p型或n型摻雜劑）或未摻雜。基板50可為晶圓，諸如矽晶圓。大體上，SOI基板為形成在絕緣體層上的半導體材料層。絕緣體層可為例如埋入氧化物(buried oxide, BOX)層、氧化矽層等。絕緣體層設置在基板上，通常在矽或玻璃基板上。也可以使用其它基板，諸如多層或梯度基板。在一些實施例中，基板50的半導體材料可以包括矽；鍺；化合物半導體，包括碳化矽、砷化鎵、磷化鎵、磷化銦、砷化銦及/或銻化銦；合金半導體，包括矽鍺、砷化鎵磷化物、砷化鋁銦、砷化鋁鎵、砷化銦鎵、磷化鎵銦及/或砷化鎵銦磷化物；或其組合。
基板50具有n型區50N及p型區50P。n型區50N可用於形成n型裝置，諸如n型金氧半場效電晶體(n-type metal-oxide-semiconductor, NMOS)電晶體，例如n型奈米FET，而p型區50P可用於形成p型裝置，諸如p型金氧半場效電晶體(p-type metal-oxide-semiconductor, PMOS)電晶體，例如p型奈米FET。n型區50N可以與p型區50P實體分離（如分隔線20所示），並且任何數量的裝置特徵（例如，其他主動裝置、摻雜區、隔離結構等）可以設置在n型區50N與p型區50P之間。儘管示出了一個n型區域50N及一個p型區域50P，但是可以提供任意數量的n型區域50N及p型區域50P。
在第2圖中，在基板50上形成多層堆疊64。多層堆疊64包括第一半導體層51A~51C（統稱為第一半導體層51）及第二半導體層53A~53C的交替層（統稱為第二半導體層53）。為了說明的目的並且如下文更詳細地論述的，將移除第二半導體層53，且將圖案化第一半導體層51以在p型區50P中形成奈米FET的通道區。此外，將移除第一半導體層51，且將圖案化第二半導體層53以在n型區50N中形成奈米FET的通道區。然而，在一些實施例中，可移除第一半導體層51且可圖案化第二半導體層53以在p型區50P中形成奈米FET的通道區，並且可移除第二半導體層53且可圖案化第一半導體層51以在n型區50N中形成奈米FET的通道區。
在其他實施例中，可移除第一半導體層51，並圖案化第二半導體層53，以在n型區50N及p型區50P兩者中形成奈米FET的通道區。在其他實施例中，可移除第二半導體層53，並且可圖案化第一半導體層51，以在n型區50N及p型區50P中形成奈米FET的通道區。在此種實施例中，n型區50N及p型區50P中的通道區可以具有相同的材料組成（例如，矽或另一種半導體材料），並且可以同時形成。第24A圖、第24B圖及第24C圖示出了由此種實施例產生的結構，其中p型區50P及n型區50N中的通道區均包含矽。
出於說明目的，將多層堆疊64繪示為各包括三層的第一半導體層51及第二半導體層53。在一些實施例中，多層堆疊64可以包括任意數量的第一半導體層51及第二半導體層53。多層堆疊64的每個層可以使用諸如化學氣相沉積(chemical vapor deposition, CVD)、原子層沉積(atomic layer deposition, ALD)、氣相磊晶(vapor phase epitaxy, VPE)、分子束磊晶(molecular beam epitaxy, MBE)等製程磊晶生長。在各種實施例中，第一半導體層51可以由適合於p型奈米FET的第一半導體材料（諸如矽鍺等）形成，第二半導體層53可以由適合於n型奈米FET的第二半導體材料（諸如矽、矽碳等）形成。為了說明的目的，將多層堆疊64示出為具有適合於p型奈米FET的最底部半導體層。在一些實施例中，可以形成多層堆疊64，使得最底層為適合於n型奈米FET的半導體層。
第一半導體材料及第二半導體材料可以是彼此具有高蝕刻選擇性的材料。因而，可以移除第一半導體材料的第一半導體層51，而不顯著移除n型區50N中的第二半導體材料的第二半導體層53，從而允許圖案化第二半導體層53以形成n型奈米FET的通道區。類似地，可以移除第二半導體材料的第二半導體層53，而不顯著移除p型區域50P中的第一半導體材料的第一半導體層51，從而允許第一半導體層51被圖案化以形成p型奈米FET的通道區。
現在參考第3圖，根據一些實施例，在基板50中形成鰭狀物66，在多層堆疊64中形成奈米結構55。在一些實施例中，奈米結構55及鰭狀物66可以分別藉由蝕刻出多層堆疊64及基板50中的溝槽而在多層堆疊64中及基板50中形成。蝕刻可為任何可接受的蝕刻製程，諸如反應離子蝕刻(reactive ion etch, RIE)、中性束蝕刻(neutral beam etch, NBE)等或其組合。蝕刻可為各向異性的。藉由蝕刻多層堆疊64形成奈米結構55的步驟可以進一步定義來自第一半導體層51的第一奈米結構52A~52C（統稱為第一奈米結構52）及來自第二半導體層53的第二奈米結構54A~54C（統稱為第二奈米結構54）。第一奈米結構52及第二奈米結構54進一步可以統稱為奈米結構55。
可以藉由任何合適的方法圖案化鰭狀物66及奈米結構55。例如，可以使用一個或多個光微影蝕刻製程（包括雙圖案化或多圖案化製程）圖案化鰭狀物66及奈米結構55。大體上，雙圖案化或多圖案化製程將光微影蝕刻及自對準製程相結合，允許產生具有例如比使用單個直接光微影蝕刻製程可獲得的間距小的間距的圖案。例如，在一個實施例中，在基板上形成犧牲層，並使用光微影蝕刻製程進行圖案化。使用自對準製程沿著圖案化犧牲層形成間隔物。隨後移除犧牲層，隨後可以使用剩餘的間隔物來圖案化鰭狀物66。
第3圖說明了n型區50N及p型區50P中用於說明目的具有基本相等寬度的鰭狀物66。在一些實施例中，n型區50N中的鰭狀物66的寬度可以大於或小於p型區50P中的鰭狀物66的寬度。此外，儘管將鰭狀物66及奈米結構55中的每一個示出為整體具有一致的寬度，但在其他實施例中，鰭狀物66及/或奈米結構55可具有錐形側壁，使得鰭狀物66及/或奈米結構55中的每一個的寬度在朝向基板50的方向上連續增加。在此種實施例中，每個奈米結構55可以具有不同的寬度並且在形狀上係梯形的。
在第4圖中，淺溝槽隔離(shallow trench isolation, STI)區68鄰近鰭狀物66形成。STI區68可以藉由在基板50、鰭狀物66及奈米結構55上、以及相鄰鰭狀物66之間沉積絕緣材料來形成。絕緣材料可為氧化物，諸如氧化矽、氮化物等，或其組合，並且可以藉由高密度電漿CVD (high-density plasma CVD,  HDP-CVD)、可流動CVD (flowable CVD, FCVD)等或其組合形成。可以使用藉由任何可接受的製程形成的其他絕緣材料。在所示實施例中，絕緣材料為藉由FCVD製程形成的氧化矽。一旦形成絕緣材料，可以執行退火製程。在一實施例中，形成絕緣材料，使過量的絕緣材料覆蓋奈米結構55。儘管將絕緣材料示為單層，但一些實施例可以利用多層。例如，在一些實施例中，可以首先沿著基板50、鰭狀物66、及奈米結構55的表面形成襯墊（未單獨示出）。此後，可以在襯墊上形成填充材料，諸如上面論述的填充材料。
隨後對絕緣材料應用移除製程，以移除奈米結構55上的多餘絕緣材料。在一些實施例中，可以利用諸如化學機械拋光(chemicalmechanical polish, CMP)、回蝕製程、其組合或類似製程的平坦化製程。平坦化製程暴露奈米結構55，使得在平坦化製程完成後奈米結構55及絕緣材料的頂表面為齊平的。
隨後將絕緣材料凹陷以形成STI區68。將絕緣材料凹陷為使得n型區50N及p型區50P中的鰭狀物66的上部從相鄰STI區68之間突出。此外，STI區68的頂表面可以具有如圖所示的平坦表面、凸面、凹面（諸如碟形）或其組合。STI區68的頂表面可以藉由適當的蝕刻形成為平坦的、凸面的及/或凹面的。可以使用可接受的蝕刻製程，諸如對絕緣材料的材料具有選擇性的蝕刻製程（例如，以比鰭狀物66及奈米結構55的材料更快的速率蝕刻絕緣材料的材料），使STI區68凹陷。例如，可以使用使用例如稀氫氟酸(dilute hydrofluoric, dHF)的氧化物去除。
以上關於第2圖至第4圖描述的製程僅為可以如何形成鰭狀物66及奈米結構55的一個實例。在一些實施例中，可以使用遮罩及磊晶生長製程形成鰭狀物66及/或奈米結構55。例如，可以在基板50的頂表面上形成介電層，並且可以蝕刻溝槽穿過介電層以暴露下面的基板50。磊晶結構可以在溝槽中磊晶生長，並且可以凹陷介電層，使得磊晶結構從介電層突出以形成鰭狀物66及/或奈米結構55。磊晶結構可以包含上述交替的半導體材料，諸如第一半導體材料及第二半導體材料。在磊晶生長磊晶結構的一些實施例中，磊晶生長材料可以在生長期間原位摻雜，這可以避免之前及/或之後的植入，但可以一起使用原位摻雜及植入摻雜。
此外，第一半導體層51（以及所得第一奈米結構52）及第二半導體層53（以及所得的第二奈米結構54）在本文中被示出及論述為在p型區50P及n型區50N中包含相同的材料，僅用於說明目的。然而，在一些實施例中，第一半導體層51及第二半導體層53中的一個或兩個可以為不同的材料，或者在p型區50P及n型區50N中以不同的順序形成。
此外，在第4圖中，可以在鰭狀物66、奈米結構55及/或STI區68中形成適當的阱（未單獨示出）。在具有不同阱類型的實施例中，可以使用光阻劑或其他遮罩（未單獨示出）實現n型區50N及p型區50P的不同植入步驟。例如，可以在n型區50N及p型區50P中的鰭狀物66及STI區68上形成光阻劑。圖案化光阻劑以暴露p型區50P。光阻劑可以使用旋塗技術形成，並且可以使用可接受的光微影蝕刻技術進行圖案化。一旦圖案化光阻劑，在p型區50P中執行n型雜質植入，並且光阻劑可以充當遮罩以基本上防止n型雜質被植入n型區50N。n型雜質可以為被植入到區域中的磷、砷、銻等，其濃度範圍為約10 13原子/cm 3至約10 14原子/cm 3。植入後，藉由諸如可接受的灰化製程移除光阻劑。
在植入p型區50P之後或之前，在p型區50p及n型區50N中的鰭狀物66、奈米結構55、及STI區68上形成光阻劑或其他遮罩（未單獨示出）。圖案化光阻劑以暴露n型區50N。光阻劑可以使用旋塗技術形成，並且可以使用可接受的光微影蝕刻技術進行圖案化。一旦圖案化光阻劑，可以在n型區50N中執行p型雜質植入，並且光阻劑可以充當遮罩以基本上防止p型雜質被植入p型區50P。p型雜質可以為被植入到區域中的硼、氟化硼、銦等，其濃度範圍為約10 13原子/cm 3至約10 14原子/cm 3。植入後，可以諸如藉由可接受的灰化製程移除光阻劑。
在植入n型區50N及p型區50P之後，可以進行退火以修復植入損傷並活化已植入的p型及/或n型雜質。在一些實施例中，磊晶鰭狀物的生長材料可以在生長期間原位摻雜，這可以避免植入，但可以一起使用原位摻雜及植入摻雜。
在第5圖中，在鰭狀物66及/或奈米結構55上形成虛擬介電層70。虛擬介電層70可以為例如氧化矽、氮化矽、其組合或類似物，並且可以根據可接受的技術沉積或熱生長。在虛擬介電層70上形成虛擬閘極層72，並且在虛擬閘極層72上形成遮罩層74。虛擬閘極層72可以沉積在虛擬介電層70上，隨後諸如藉由CMP平坦化。遮罩層74可以沉積在虛擬閘極層72上。虛擬閘極層72可為導電或非導電材料，並且可以選自包括非晶矽、多晶矽(polycrystalline-silicon, polysilicon）、多晶矽鍺(poly-SiGe)、金屬氮化物、金屬矽化物、金屬氧化物及金屬的組。虛擬閘極層72可以藉由物理氣相沉積(physical vapor deposition, PVD)、CVD、濺射沉積、或用於沉積所選材料的其他技術來沉積。虛擬閘極層72可以由具有與隔離區的蝕刻不同的高蝕刻選擇性的其他材料製成。遮罩層74可以包括例如氮化矽、氧氮化矽等。在此實例中，跨過n型區50N及p型區50P形成單個虛擬閘極層72及單個遮罩層74。注意，僅出於說明目的，示出了僅覆蓋鰭狀物66及奈米結構55的虛擬介電層70。在一些實施例中，可以沉積虛擬介電層70，使得虛擬介電層70覆蓋STI區68，使得虛擬介電層70在虛擬閘極層72與STI區68之間延伸。
第6A圖至第23C圖說明了實施例裝置製造中的各種附加步驟。第6A圖、第7A圖、第8A圖、第9A圖、第10A圖、第11A圖、第12A圖、第13A圖、第14A圖、第15A圖、第16A圖、第16C圖、第17A圖、第17C圖、第18A圖、第19A圖、第22C圖及第23C圖示出了n型區50N或p型區50P中的特徵。在第6A圖及第6B圖中，可以使用可接受的光微影蝕刻及蝕刻技術對遮罩層74（見第5圖）進行圖案化，以形成遮罩78。隨後可以將遮罩78的圖案轉移到虛擬閘極層72及虛擬介電層70，以分別形成虛擬閘極76及虛擬閘極介電質71。虛擬閘極76覆蓋鰭狀物66的相應通道區域。遮罩78的圖案可用於將每個虛擬閘極76與相鄰虛擬閘極76實體地分離。虛擬閘極76亦可以具有基本上垂直於相應鰭狀物66的縱向的縱向。
在第7A圖及第7B圖中，第一間隔物層80及第二間隔物層82分別形成在第6A圖及第6B圖所示的結構上。第一間隔物層80及第二間隔物層82隨後將被圖案化以用作形成自對準源極/汲極區的間隔物。在第7A圖及第7B圖中，第一間隔物層80形成在STI區68的頂表面上；鰭狀物66、奈米結構55、及遮罩78的頂表面及側壁上；以及虛擬閘極76及虛擬閘極介電質71的側壁上。第二間隔物層82沉積在第一間隔物層80上。第一間隔物層80可以使用諸如熱氧化或藉由CVD、ALD等沉積的技術由氧化矽、氮化矽、氧氮化矽等形成。第二間隔物層82可以由具有與第一間隔物層80的材料不同的蝕刻速率的材料形成，諸如氧化矽、氮化矽、氧氮化矽等，並且可以藉由CVD、ALD等沉積。
在形成第一間隔物層80之後，在形成第二間隔物層82之前，可以執行用於輕摻雜源極/汲極(lightly-doped drain, LDD)區（未單獨示出）的植入。在具有不同裝置類型的實施例中，類似於上述第4圖中論述的植入，可以在n型區50N上形成遮罩，諸如光阻劑，同時暴露p型區50P，並且可以將適當類型（例如p型）雜質植入p型區50P中暴露的鰭狀物66及奈米結構55中。隨後可以移除遮罩。隨後，可以在p型區50P上形成遮罩，諸如光阻劑，同時暴露n型區50N，並且可以將適當類型的雜質（例如，n型）植入n型區50N中暴露的鰭狀物66及奈米結構55中。隨後可以移除遮罩。n型雜質可為先前論述的任何n型雜質，p型雜質可以為先前論述的任意p型雜質。輕摻雜源極/汲極區的雜質濃度可在約1x10 15原子/cm 3至約1x10 19原子/cm 3的範圍內。退火可用於修復植入損傷並活化植入雜質。
在第8A圖及第8B圖中，蝕刻第一間隔物層80及第二間隔物層82，以形成第一間隔物層81及第二隔離物層83。如下面將更詳細論述的，第一間隔物81及第二間隔物83用於自對準隨後形成的汲極區，以及在後續處理期間保護鰭狀物66及/或奈米結構55的側壁。第一間隔物層80及第二間隔物層82可以使用合適的蝕刻製程進行蝕刻，諸如各向同性蝕刻製程（例如，濕蝕刻製程）、各向異性蝕刻製程（如，乾式蝕刻製程）等。在一些實施例中，第二間隔物層82的材料具有與第一間隔物層80的材料不同的蝕刻速率，使得當圖案化第二間隔物層82時，第一間隔物層80可以充當蝕刻停止層，並且使得第二間隔物層82可以在圖案化第一間隔物層80時充當遮罩。例如，可以使用各向異性蝕刻製程蝕刻第二間隔物層82，其中第一間隔物層80用作蝕刻停止層，其中第二間隔物層82的剩餘部分形成第二間隔物層83，如第8A圖所示。此後，第二間隔物83用作遮罩，同時蝕刻第一間隔物層80的暴露部分，從而形成第一間隔物81，如第8A圖所示。
如第8A圖所示，第一間隔物81及第二間隔物83設置在鰭狀物66及/或奈米結構55的側壁上。如第8B圖所示，在一些實施例中，可以從鄰近遮罩78、虛擬閘極76及虛擬閘極介電質71的第一間隔物層80上方移除第二間隔物層82，並且第一間隔物81設置在遮罩78、虛擬閘極76及虛擬閘極介電質71的側壁上。在其他實施例中，第二間隔物層82的一部分可以保留在鄰近遮罩78、虛擬閘極76、及虛擬閘極介電質71的第一間隔物層80上。
應注意，上述揭示大體描述了形成間隔物及LDD區域的製程。可以使用其他製程及順序。例如，可以使用更少或額外的間隔物，可以使用不同的步驟順序（例如，可以在沉積第二間隔物層82之前圖案化第一間隔物81），可以形成及移除額外的間隔物，等等。此外，可以使用不同的結構及步驟形成n型及p型裝置。
在第9A圖及第9B圖中，根據一些實施例，第一凹部86形成在鰭狀物66、奈米結構55及基板50中。隨後將在第一凹部86中形成磊晶源極/汲極區。第一凹部86可延伸穿過第一奈米結構52及第二奈米結構54並進入基板50。如第9A圖所示，可以蝕刻鰭狀物66，使得第一凹部86的底表面設置在STI區68的頂表面下方。在各種實施例中，STI區68的頂表面可以與第一凹部86的底面齊平；或類似情況。第一凹部86可以藉由使用各向異性蝕刻製程（諸如RIE、NBE等）蝕刻鰭狀物66、奈米結構55及基板50來形成。第一間隔物81、第二間隔物83及遮罩78在用於形成第一凹部86的蝕刻製程期間遮蔽鰭狀物66、奈米結構55及基板50的部分。可以使用單個蝕刻製程或多個蝕刻製程來蝕刻奈米結構55及/或鰭狀物66的每一層。定時蝕刻製程可用於在第一凹部86達到期望深度之後停止第一凹部86的蝕刻。
在第10A圖及第10B圖中，蝕刻由第一凹部86暴露的第一半導體材料（例如，第一奈米結構52）形成的多層堆疊64的層的側壁部分，以在n型區50N中形成側壁凹部88，並且蝕刻由第一凹部86暴露的第二半導體材料（例如第二奈米結構54）形成的多層堆疊56的層的側壁的部分以在p型區50P中形成側壁凹部88。儘管側壁凹部88中的第一奈米結構52及第二奈米結構54的側壁在第10B圖中被示為直的，但側壁可為凹形或凸形。可以使用各向同性蝕刻製程（諸如，濕蝕刻等）蝕刻側壁。可以使用遮罩（未示出）保護p型區50P，同時使用對第一半導體材料具有選擇性的蝕刻劑蝕刻第一奈米結構52，使得相比於n型區50N中的第一奈米結構52，第二奈米結構54及基板50保持未蝕刻。類似地，可以使用遮罩（未示出）來保護n型區50N，同時使用對第二半導體材料具有選擇性的蝕刻劑來蝕刻第二奈米結構54，使得第一奈米結構52及基板50與p型區50P中的第二奈米結構54相比保持相對不蝕刻。在其中第一奈米結構52包括例如SiGe並且第二奈米結構54包括例如Si或SiC的實施例中，可以使用具有四甲基氫氧化銨(tetramethylammonium hydroxide, TMAH)、氫氧化銨(NH 4OH)等的乾式蝕刻製程來蝕刻n型區50N中的第一奈米結構52的側壁，並且可以使用氟化氫、另一種氟基蝕刻劑等的濕式或乾式蝕刻製程來蝕刻p型區50P中的第二奈米結構54的側壁。
在第11A圖、第11B圖及第11C圖中，在側壁凹部88中形成側壁間隔物90。側壁間隔物90可以藉由在第10A圖及第10B圖所示的結構上沉積內部間隔物層（未單獨示出）來形成。側壁間隔物90用作隨後形成的源極/汲極區與閘極結構之間的隔離特徵。如下面將更詳細論述的，源極/汲極區將形成在第一凹部86中，而n型區50N中的第一奈米結構52及p型區50P中的第二奈米結構54將被對應的閘極結構替換。
可藉由共形沉積製程（如CVD、ALD等）沉積內部間隔物層。內部間隔物層可以包含諸如氮化矽或氧氮化矽的材料，但可以使用任何合適的材料，諸如介電常數值小於約3.5的低介電常數（低k）材料。隨後可以各向異性地蝕刻內部間隔物層以形成側壁間隔物90。儘管側壁間隔物90的外側壁被示出為與n型區50N中的第二奈米結構54的側壁齊平並且與p型區50P中的第一奈米結構52的側壁齊平，但側壁間隔物90的外側壁可以分別延伸超過第二奈米結構54及/或第一奈米結構52的側壁或從第二奈米結構54及/或者第一奈米結構52的側壁凹陷。
此外，儘管第11B圖中側壁間隔物90的外側壁被示為直的，但側壁間隔物90的外側壁可為凹形或凸形。作為實例，第11C圖示出了一個實施例，其中第一奈米結構52的側壁為凹形的，側壁間隔物90的外側壁為凹形的，並且側壁間隔物90在n型區50N中從第二奈米結構54的側壁凹陷。進一步示出了實施例，其中第二奈米結構54的側壁為凹形，側壁間隔物90的外側壁為凹形，並且側壁間隔物90在p型區50P中從第一奈米結構52的側壁凹陷。可以藉由各向異性蝕刻製程（諸如，RIE、NBE等）蝕刻內部間隔物。側壁間隔物90可用於防止後續蝕刻製程（諸如用於形成閘極結構的蝕刻製程）對後續形成的源極/汲極區（諸如，以下參照第16A圖至第16D圖論述的磊晶源極/汲極區102）造成損壞。
在第12A圖及第12B圖中，第一絕緣膜92沉積在第11A圖及第11B圖所示的結構上以及第一凹部86中，包括沿著第一凹部86的溝槽底部。第一絕緣膜92可以使用任何合適的製程及任何合適的材料形成。在一些實施例中，使用可流動CVD製程在約30°C至約100°C（諸如約40°C至85°C）之間的製程溫度及約0.1托至50托（諸如約2托至10托）之間的製程壓力下沉積第一絕緣膜92。第一絕緣膜92的材料可為具有低介電常數值（介電常數值小於6）的材料。第一絕緣膜92的低介電常數值可以藉由在製程條件下增加孔隙率及/或藉由增加氧氣相對於第一絕緣膜92的其他材料的相對百分比來實現。在一些實施例中，第一絕緣膜92的材料為氧氮化矽(SiON)（其中Si在40%與60%之間，O在40%與50%之間，以及N在10%與20%之間（以原子百分比計），介電常數值在4與5.5之間。在其他實施例中，第一絕緣膜92的材料為矽氧碳氮化物(SiOCN)（其中Si在20%與40%之間，O在50%與60%之間，C在20%與30%之間，N在5%與10%之間，以原子百分比計），其介電常數值在3與5之間。第一絕緣膜92可以被沉積為沿著閘極結構具有約3 nm至約5 nm的側壁厚度（例如，具有與第二間隔物83或第一間隔物81的介面），並且第一凹部86中的底部厚度在約18 nm與約22 nm之間。
在第13A圖及第13B圖中，使用可接受的蝕刻製程蝕刻第一絕緣膜92，以去除第一絕緣膜92的側壁部分並形成下隔離結構93。在所示實施例中，也移除虛擬閘極結構的遮罩78上方的部分，然而，在一些實施例中，第一絕緣膜92的在遮罩78上方的部分可以保留（並在後續製程中被移除）。移除可以藉由任何合適的蝕刻製程進行，諸如藉由使用合適的蝕刻劑（諸如含氟蝕刻劑）的乾式蝕刻製程進行，製程溫度在約50°C至約200°C之間。第一凹部86底部的第一絕緣膜92的剩餘部分形成下隔離結構93，但這些部分的厚度可以從第一絕緣膜92減小到下隔離結構93。例如，下隔離結構93的厚度可為第一絕緣膜92的對應底部的厚度的約25%至35%或約27%至33%。在一些實施例中，下隔離結構93的厚度在其最厚點處可以在約12 nm與16 nm之間。
如第13A圖及第13B圖所示，下隔離結構93可向上延伸至第一凹部86下部的側壁（對應於鰭狀物66）。在一些實施例中，鰭狀物66的暴露部分可以被下隔離結構93完全覆蓋，而在其他實施例中，一些鰭狀物66仍然可以從下隔離結構93暴露。下面結合第15C圖及第15D圖提供並論述了此些實例。
在第14A圖及第14B圖中，第二絕緣膜94沉積在第13A圖及第13B圖所示的結構上以及第一凹部86中，包括沿著下溝槽結構93沉積。第二絕緣膜94可以使用任何合適的製程及任何合適的材料形成。在一些實施例中，第二絕緣膜94使用可流動CVD製程在約100°C至約150°C之間（諸如約110°C至約140°C之間）的製程溫度及約0.1托至50托（諸如約2托至10托）之間的製程壓力下沉積。在其他實施例中，第二絕緣膜94使用ALD製程在約200°C至約500°C之間（諸如約300°C至400°C之間）的製程溫度及約1托至20托（諸如約3托至10托）之間的製程壓力下沉積。
第二絕緣膜94的材料使用比第一絕緣膜92更高的溫度製程形成。因此，第二絕緣膜94將被形成為比第一絕緣膜92更緻密，並且具有比第一絕緣薄膜92更高的抗蝕刻性或蝕刻選擇性。例如，第二絕緣膜94對第一絕緣膜92的蝕刻選擇性可以大於約5，例如在約5與8之間。
第二絕緣膜94可為任何可接受的材料組合。在一些實施例中，第二絕緣膜94的材料為氮氧化矽(SiON)（其中Si在40%與60%之間，O在30%與50%之間，並且N在10%與30%之間，以原子百分比計），介電常數值在4與5.5之間。在其他實施例中，第二絕緣膜94的材料為矽氧碳氮化物(SiOCN)（其中Si在20%與40%之間，O在40%與60%之間，C在20%與30%之間，N在10%與20%之間，以原子百分比計），其介電常數值在3與5之間的。在另一些實施例中，第二絕緣膜94的材料為氮化矽(SiN)（其中Si以原子百分比計在40%與60%之間，而N以原子百分比在40%與50%之間），其介電常數值在5與6之間。第二絕緣膜94可以被沉積為具有沿著閘極結構（例如，具有與第二間隔物83或第一間隔物81的介面）的約2 nm至約4 nm的側壁厚度，並且第一凹部86中（在下隔離結構93上）的底部厚度在約12 nm至約14 nm之間。
在下隔離結構93的材料（即，來自第一絕緣膜92的材料）與第二絕緣膜94的材料相同的實施例中，第二絕緣膜94的氧含量百分比低於下絕緣結構93。此外，第二絕緣膜94的材料具有比下隔離結構93更多的N及/或更多的C（若適用），這提供了更高的抗蝕刻性。
在第15A圖及第15B圖中，使用可接受的蝕刻製程蝕刻第二絕緣膜94，以去除第二絕緣薄膜94的側壁部分並形成上隔離結構95。下隔離結構93及上隔離結構95一起形成可以稱為溝槽隔離結構97的結構。在所示實施例中，第二絕緣膜94在虛擬閘極結構的遮罩78上的部分也被移除，然而，在一些實施例中，第二絕緣薄膜94在遮罩78上的部分可以保留（並在後續製程中被移除）。移除可以藉由任何合適的蝕刻製程進行，諸如在約50°C至約200°C的製程溫度下使用合適的蝕刻劑（諸如含氟蝕刻劑）的乾式蝕刻製程。第一凹部86底部的第二絕緣膜94的剩餘部分形成上隔離結構95，儘管這些部分的厚度可以從第二絕緣膜94減小到上隔離結構95。例如，上隔離結構95的厚度可為第二絕緣膜94的對應底部的厚度的約40%至80%。在一些實施例中，上隔離結構95的厚度在其最厚點處可以在約4 nm與5 nm之間。
第15C圖示出了根據一些實施例的第15B圖的F15CDN及F15CDP的放大部分。在一些實施例中，下隔離結構93部分地向上延伸到第一凹部86，並覆蓋鰭狀物66的一部分，而鰭狀物66中的一部分保持沒有下隔離結構93（未覆蓋）。隨後，隨後形成的上隔離結構95形成在下隔離結構93上，並且上隔離結構部分地向上延伸到第一凹部86並覆蓋從下隔離結構93暴露的鰭狀物66的剩餘部分。以這種方式，當形成第一凹部86時暴露的所有鰭狀物66被下隔離結構93及上隔離結構95的組合覆蓋。下隔離結構93的厚度t1與上隔離結構95的厚度t2的比率在約2:1至約1:1之間。
上隔離結構95可以具有與側壁間隔物90的介面，例如在n型區50N中，或者第一奈米結構52A的一部分，例如在p型區50P中。在一些實施例中，p型區50P可以使用與n型區相同的第二奈米結構54形成（見第24A圖、第24B圖及第24C圖），在這種情況下，上隔離結構95可以具有與p型區50p中第一奈米結構52A旁邊的側壁間隔物90的介面。因為下隔離結構93沒有完全覆蓋鰭狀物66，留下暴露的鰭狀物的一部分，該部分隨後被上隔離結構95覆蓋，所以下隔離結構93不接觸側壁間隔物90及第一奈米結構52A。
第15D圖示出了根據其他實施例的第15B圖的F15CDN及F15CDP的放大部分。在一些實施例中，下隔離結構93部分地向上延伸到第一凹部86並覆蓋所有暴露的鰭狀物66。隨後，隨後形成的上隔離結構95形成在下隔離結構93上，並且上隔離結構95部分地向上延伸到第一凹部86。以這種方式，當形成第一凹部86時暴露的所有鰭狀物66僅被下隔離結構93覆蓋，並且上隔離結構95不與任何鰭狀物66接觸或具有介面。下隔離結構93的厚度t1與上隔離結構95的厚度t2的比率在約2:1至約1:1之間。
上隔離結構95可以具有與側壁間隔物90的介面（即，實體接觸），例如在n型區50N中，或者第一奈米結構52A的一部分，例如在p型區50P中。在一些實施例中，p型區50P可以使用與n型區50N相同的第二奈米結構54形成（見第24A圖、第24B圖及第24C圖），在這種情況下，上隔離結構95可以具有與p型區50P中第一奈米結構52A旁邊的側壁間隔物90的介面。同樣，下隔離結構93也可以具有與側壁間隔物90或第一奈米結構52A的一部分的介面（即，實體接觸）。
提供溝槽隔離結構97（包括下隔離結構93及上隔離結構95）減少了寄生電容問題，並減少了通過鰭狀物66及/或基板50的電流洩漏。在下隔離結構93上利用上隔離結構95提供了具有改進的抗蝕刻性的更密集的隔離結構，這有助於保護下隔離結構93免受後續清潔製程及剩餘第一凹部86中磊晶區的生長影響。利用下隔離結構93提供了低介電常數隔離特徵，其例如在高介電常數材料上提供了更好的隔離，但也可能更容易損壞。因此，將上隔離結構95與下隔離結構93的組合用於溝槽隔離結構97提供了良好的隔離及穩健性。
在第16A圖、第16B圖、第16C圖及第16D圖中，磊晶源極/汲極區102形成在溝槽隔離結構97的上隔離結構95上方的第一凹部86中。在一些實施例中，源極/汲極區102可以在n型區50N中的第二奈米結構54及p型區50P中的第一奈米結構52上施加應力，從而提高效能。如第16B圖所示，磊晶源極/汲極區102形成在第一凹部86中，使得每個虛擬閘極76設置在磊晶源極及汲極區102的相應相鄰對之間。在一些實施例中，第一間隔物81用於將磊晶源極/汲極區102與虛擬閘極76分離，並且第一側壁間隔物90用於將磊晶源極/汲極區102與奈米結構55分離適當的橫向距離，以便磊晶源極/汲極區102不會因所得奈米FET的後續形成的閘極而短路。
n型區50N（例如 NMOS區）中的磊晶源極/汲極區102可以藉由掩蔽p型區50P（例如PMOS區）來形成。隨後，磊晶源極/汲極區102在n型區50N中的第一凹部86中磊晶生長。磊晶源極/汲極區102可以包括適合於n型奈米FET的任何可接受材料。例如，若第二奈米結構54為矽，則磊晶源極/汲極區102可以包括在第二奈米結構54上施加拉伸應變的材料，諸如矽、碳化矽、磷摻雜碳化矽及磷化矽等。磊晶源極/汲極區102可以具有從奈米結構55的相應上表面凸起的表面，並且可以具有刻面。
p型區50P（例如PMOS區）中的磊晶源極/汲極區102可以藉由掩蔽n型區50N（例如 NMOS區）來形成50P。隨後，磊晶源極/汲極區102在p型區50P中的第一凹部86中磊晶生長。磊晶源極/汲極區102可以包括適合於p型奈米FET的任何可接受材料。例如，若第一奈米結構52為矽鍺，則磊晶源極/汲極區102可以包含在第一奈米結構52上施加壓縮應變的材料，諸如矽鍺、硼摻雜矽鍺、鍺、鍺錫等。磊晶源極/汲極區102亦可以具有從多層堆疊56的相應表面凸起的表面，並且可以具有刻面。
磊晶源極/汲極區102、第一奈米結構52、第二奈米結構54及/或基板50可以植入摻雜劑以形成源極/汲極區，類似於之前論述的形成輕摻雜源極/汲極區時的製程，隨後進行退火。源極/汲極區可以具有約1x10 19個原子/cm 3與約1x10 21個原子/cm 3之間的雜質濃度。源極/汲極區的n型及/或p型雜質可為先前論述的任何雜質。在一些實施例中，磊晶源極/汲極區102可以在生長期間原位摻雜。
作為用於在n型區50N及p型區50P中形成磊晶源極/汲極區102的磊晶製程的結果，磊晶源極/汲極區102的上表面具有橫向向外擴展超過奈米結構55側壁的刻面。在一些實施例中，這些刻面導致同一奈米FET的相鄰磊晶源極/汲極區102合併，如第16A圖所示。在其他實施例中，如第16C圖所示，在磊晶製程完成後，相鄰磊晶源極/汲極區102保持分離。在第16A圖及第16C圖所示的實施例中，第一間隔物81可以形成到STI區68的頂表面，從而阻止磊晶生長。在一些其他實施例中，第一間隔物81可以覆蓋奈米結構55的側壁的部分，進一步阻止磊晶生長。在一些其他實施例中，可以調整用於形成第一間隔物81的間隔物蝕刻以移除間隔物材料，以允許磊晶生長區域延伸到STI區68的表面。
磊晶源極/汲極區102可包含一或多個半導體材料層。例如，磊晶源極/汲極區102可以包含第一半導體材料層102A、第二半導體材料層102B、及第三半導體材料層102C。任何數量的半導體材料層可用於磊晶源極/汲極區102。第一半導體材料層102A、第二半導體材料層102B、及第三半導體材料層102C中的每一個可以由不同的半導體材料形成，並且可以摻雜到不同的摻雜劑濃度。在一些實施例中，第一半導體材料層102A可以具有小於第二半導體材料層102B且大於第三半導體材料層102C的摻雜劑濃度。在磊晶源極/汲極區102包含三個半導體材料層的實施例中，可以沉積第一半導體材料層102A，可以在第一半導體材料層102A上沉積第二半導體材料層102B，並且第三半導體材料層102C可以沉積在第二半導體材料層102B上。在一些實施例中，第一半導體材料層102A將形成在上隔離結構95上方的第一凹部86的底部（見第15A圖及第15B圖），並具有彎曲/碗狀外表面（外表面與沉積第一半導體材料層102A的表面相對）。此外，第一半導體材料層102A可以沿著側壁間隔物90形成並具有向外的曲線/按鈕形狀。因此，形成在側壁間隔物90上的第一半導體材料層102A可以具有與形成在第一凹部86底部的第一半導體材料層102A相對的外表面形狀。換言之，當設置在第一凹部86的底部上的第一半導體材料層102A為凹形時，設置在側壁間隔物90上的第一半導體材料層102A為凸形。如第16D圖所示，即使側壁間隔物90具有曲面，也可能出現這種情況。在一些實施例中，第一凹部86底部的第一半導體材料層102A可以與側壁間隔物90上的第一半導體層102A合併。
由於溝槽隔離結構97的上隔離結構95，當形成磊晶源極/汲極區102（例如包括第一半導體材料層102A）時，因為上隔離結構95比下隔離結構93更堅固，溝槽隔離結構97的下隔離結構93在生長過程中受到保護避免損壞。此外，溝槽隔離結構97提供了磊晶源極/汲極區102與鰭狀物66的良好隔離，特別是由於下隔離結構93的低介電常數絕緣材料。
在一些實施例中，在生長磊晶源極/汲極區102之前，可以使用清潔製程來去除蝕刻側壁間隔物層、第一絕緣膜92及/或第二絕緣膜94之後可能殘留的蝕刻殘留物。清潔過程可以使用例如稀釋氫氟酸(dHF)、去離子水或其他合適的清潔劑來去除此種殘留物。儘管下隔離結構93具有比上隔離結構95低的介電常數值，但上隔離結構95比下隔離結構93具有更高的抗蝕刻性，因此保護下隔離結構93免受清潔製程可能導致的損壞。
第16D圖示出了一個實施例，其中n型區50N中的第一奈米結構52的側壁及p型區50P中的第二奈米結構54的側壁為凹形，側壁間隔物90的外側壁為凹形，並且側壁間隔物90分別從第二奈米結構54及第一奈米結構52的側壁凹陷。如第16D圖所示，磊晶源極/汲極區102可以形成為與側壁間隔物90接觸，並且可以延伸過n型區50N中的第二奈米結構54的側壁及p型區50P中的第一奈米結構52的側壁。
在第17A圖、第17B圖及第17C圖中，第一層間介電質(interlayer dielectric, ILD)106分別沉積在第16A圖、第16B圖及第16C圖所示的結構上（與第7A圖至第16D圖相關的製程不會改變第6A圖所示的橫截面）。第一ILD 106可以由介電材料形成，並且可以藉由任何合適的方法沉積，諸如CVD、電漿增強CVD(plasma-enhanced CVD, PECVD)或FCVD。介電材料可包括磷矽酸鹽玻璃(phospho-silicate glass, PSG)、硼矽酸鹽玻璃(boro-silicate glass, BSG)、硼摻雜磷矽酸鹽玻璃(boron-doped phospho-silicate glass, BPSG)、未摻雜矽酸鹽玻璃(undoped silicate glass, USG)等。可以使用藉由任何可接受的製程形成的其他絕緣材料。在一些實施例中，接觸蝕刻停止層(contact etch stop layer, CESL)104設置在第一ILD 106與磊晶源極/汲極區102、遮罩78及第一間隔物81之間。CESL 104可包含介電材料，諸如氮化矽、氧化矽、氧氮化矽等，其具有與上覆第一ILD 106的材料不同的蝕刻速率。
在第18A圖及第18B圖中，可以執行平坦化製程，諸如CMP，以使第一ILD 106的頂面與虛擬閘極76或遮罩78的頂面齊平。平坦化製程亦可以移除虛擬閘極76上的遮罩78以及沿著遮罩78的側壁的第一間隔物81的部分。在第一絕緣膜92及/或第二絕緣膜94中的一些保留在遮罩78上的實施例中，平坦化製程進一步將移除第一絕緣膜92及/或第二絕緣膜94的此類剩餘部分。在平坦化製程之後，虛擬閘極76、第一間隔物81、及第一ILD 106的頂表面在製程變化內為齊平的。因此，虛擬閘極層72的頂表面透過第一ILD 106暴露。在一些實施例中，遮罩78可以保留，在這種情況下，平坦化製程將第一ILD 106的頂表面與遮罩78及第一間隔物81的頂表面齊平。
在第19A圖及第19B圖中，在一或多個蝕刻步驟中移除虛擬閘極76及遮罩78（若存在），從而形成第二凹部105。也移除第二凹部105中的虛擬閘極介電質71的多個部分。在一些實施例中，藉由各向異性乾式蝕刻製程去除虛擬閘極76及虛擬閘極介電質71。例如，蝕刻製程可以包括使用反應氣體的乾式蝕刻製程，其以比第一ILD 106或第一間隔物81更快的速率選擇性地蝕刻虛擬閘極76。每個第二凹部105暴露及/或覆蓋奈米結構55的多個部分，其在隨後完成的奈米FET中充當通道區。奈米結構55的用作通道區的部分設置在相鄰的磊晶源極/汲極區102對之間。在移除期間，當蝕刻虛擬閘極76時，虛擬閘極介電質71可用作蝕刻停止層。隨後可以在移除虛擬閘極76之後移除虛擬閘極介電質71。
在第20A圖及第20B圖中，n型區50N中的第一奈米結構52及p型區50P中的第二奈米結構54藉由延伸第二凹部105而被移除。可以藉由在p型區50P上形成遮罩（未示出）並使用對第一奈米結構52的材料具有選擇性的蝕刻劑執行各向同性蝕刻製程（諸如濕蝕刻等）來移除第一奈米結構52，而與第一奈米結構52相比，第二奈米結構54、基板50、STI區68保持相對未蝕刻。在第一奈米結構52包括例如SiGe並且第二奈米結構54A~54C包括例如Si或SiC的實施例中，可以使用氫氧化四甲基銨(TMAH)、氫氧化銨(NH 4OH)等來移除n型區50N中的第一奈米結構52。
可以藉由在n型區50N上形成遮罩（未示出）並使用對第二奈米結構54的材料具有選擇性的蝕刻劑執行各向同性蝕刻製程（諸如濕蝕刻等）來移除p型區50P中的第二奈米結構54，而與第二奈米結構54相比，第一奈米結構52、基板50、STI區68保持相對未蝕刻。在第二奈米結構54包括例如SiGe並且第一奈米結構52包括例如Si或SiC的實施例中，氟化氫、另一種氟基蝕刻劑等可用於移除p型區50P中的第二奈米結構54。
在其他實施例中，可以同時形成n型區50N及p型區50P中的通道區，例如，藉由移除n型區50N及p型區50P兩者中的第一奈米結構52，或者移除n型區50N及p型區50P兩者中的第二奈米結構54。在此種實施例中，n型奈米FET及p型奈米FET的通道區可以具有相同的材料組成，諸如矽、矽鍺等。由其中p型區50P及n型區50N中的通道區由第二奈米結構54提供並且包含例如矽的實施例產生的結構示出在第24A圖、第24B圖及第24C中。
在第21A圖及第21B圖中，形成閘極介電層110及閘極112用於替換閘極。閘極介電層110共形地沉積在第二凹部105中。在n型區50N中，閘極介電層110可以形成在基板50的頂表面及側壁上以及第二奈米結構54的頂表面、側壁及底表面上，並且在p型區50P中，閘極介電層110可以形成在基板50的頂表面及側壁上以及第一奈米結構52的頂表面、側壁及底表面上。閘極介電層110亦可以沉積在第一ILD 106、CESL 104、第一間隔物81、及STI區68的頂表面上。
根據一些實施例，閘極介電層110包含一或多個介電層，諸如氧化物、金屬氧化物等或其組合。例如，在一些實施例中，閘極介電質可以包含氧化矽層及氧化矽層上的金屬氧化物層。在一些實施例中，閘極介電層110包括高介電常數介電材料，並且在這些實施例中閘極介電層110可以具有大於約7.0的介電常數值，並且可以包括鉿、鋁、鋯、鑭、錳、鋇、鈦、鉛及其組合的金屬氧化物或矽酸鹽。閘極介電層110的結構在n型區50N及p型區50P中可以相同或不同。閘極介電層110的形成方法可以包括分子束沉積(molecular-beam deposition, MBD)、ALD、PECVD等。
閘極112分別沉積在閘極介質層110上，並填充第二凹部105的剩餘部分。閘極112可以包括含金屬材料，諸如氮化鈦、氧化鈦、氮化鉭、碳化鉭、鈷、釕、鋁、鎢、它們的組合或它們的多層。例如，儘管第21A圖及第21B圖中示出了單層閘極112，但閘極112可以包含任何數量的襯墊層、任何數量的功函數調諧層及填充材料。構成閘極112的層的任何組合可以沉積在相鄰的第二奈米結構54之間的n型區50N中以及第二奈米組織54A與基板50之間，並且可以沉積在第一奈米結構52中的相鄰奈米結構之間的p型區50P中。
n型區50N及p型區50P中的閘極介電層110的形成可以同時發生，使得每個區域中的閘極介電層110由相同的材料形成，並且閘極112的形成可以同時發生，使得每個區域中的閘極112由相同材料形成。在一些實施例中，每個區域中的閘極介電層110可以藉由不同的製程形成，使得閘極介電層110可以為不同的材料及/或具有不同數量的層，及/或每個區域中閘極電極112可以藉由不同製程形成，使得閘極112可為不同的材料及/或具有不同數量的層。當使用不同的製程時，可以使用各種離散製程來遮蔽及暴露適當的區域。
在填充第二凹部105之後，可以執行平坦化製程，諸如CMP，以去除閘極介質層110的多餘部分及閘極112的材料，這些多餘部分位於第一ILD 106的頂表面之上。閘極112及閘極介質層110的材料的剩餘部分因此形成所得奈米FET的替換閘極結構。閘極112及閘極介電層110可以統稱為「閘極結構」。
在第22A圖、第22B圖及第22C圖中，閘極結構（包括閘極介電層110及對應的上覆閘極112）為凹陷的，從而在閘極結構上及第一間隔物81的相對部分之間直接形成凹部。包含一或多個介電材料層（諸如氮化矽、氧氮化矽等）的閘極遮罩114填充在凹部中，隨後進行平坦化製程以去除在第一ILD 106上延伸的介電材料的多餘部分。隨後形成的閘極接觸（如下文關於第23A圖及第23B圖論述的觸點124）穿透閘極遮罩114以接觸凹陷閘極112的頂表面。
如第22A圖至第22C圖所示，第二ILD 116沉積在第一ILD 106及閘極遮罩114上。在一些實施例中，第二ILD 116為藉由FCVD形成的可流動膜。在一些實施例中，第二ILD 116由介電材料形成，諸如PSG、BSG、BPSG、USG等，並且可以藉由任何合適的方法沉積，諸如CVD、PECVD等。
在第23A圖、第23B圖及第23C圖中，蝕刻第二ILD 116、第一ILD 106、CESL 104及閘極遮罩114，以形成暴露磊晶源極/汲極區102及/或閘極結構表面的第三凹部。可以藉由使用各向異性蝕刻製程（諸如RIE、NBE等）進行蝕刻來形成第三凹部。在一些實施例中，可以使用第一蝕刻製程穿過第二ILD 116及第一ILD 106蝕刻第三凹部；可以使用第二蝕刻製程穿過閘極遮罩114蝕刻；隨後可以使用第三蝕刻製程穿過CESL 104蝕刻。可以在第二ILD 116上形成遮罩（諸如光阻劑）並圖案化，以從第一蝕刻製程及第二蝕刻製程中遮蔽第二ILD 116的部分。在一些實施例中，蝕刻製程可以過度蝕刻，因此，第三凹部延伸到磊晶源極/汲極區102及/或閘極結構中，並且第三凹部的底部可以齊平（例如，在相同的位準，或距離基板具有相同的距離），或低於（例如更接近基板）磊晶源極/汲極區102及/或閘極結構。儘管第23B圖示出了在相同橫截面中形成在第三凹部中的接觸122及124，但在各種實施例中，磊晶源極/汲極區102及閘極結構可以由不同橫截面中的第三凹部暴露，從而降低了隨後形成的接觸短路的風險。在形成第三凹部之後，在磊晶源極/汲極區102上形成矽化物區120。在一些實施例中，矽化物區120藉由首先沉積金屬（未示出）來形成，該金屬能夠與下面磊晶源極/汲極區102的半導體材料（例如矽、矽鍺、鍺）反應以在磊晶源極/汲極區102的暴露部分上形成矽化物或鍺化物區域，諸如鎳、鈷、鈦、鉭、鉑、鎢、其他貴金屬、其他難熔金屬、稀土金屬或其合金，隨後執行熱退火製程以形成矽化物區120。隨後，例如藉由蝕刻製程去除沉積金屬的未反應部分。儘管矽化物區域120被稱為矽化物區，但矽化物區120也可以為鍺化物區或鍺化矽區（例如，包含矽化物及锗化物的區域）。在一實施例中，矽化物區域120包含TiSi，並且具有在約2 nm與約10 nm之間的範圍內的厚度。
接下來，在第三凹部形成觸點122及124（也可稱為觸點插塞）。觸點122及124可各自包含一或多個層，諸如阻擋層、擴散層及填充材料。例如，在一些實施例中，觸點122及124各自包括阻擋層及導電材料，並且電耦合到下面的導電特徵（例如，在所示實施例中的閘極112及/或矽化物區域120）。觸點124電耦合到閘極112並可被稱為閘極觸點，觸點122電耦合到矽化物區域120並可被稱作源極/汲極觸點。阻擋層可以包括鈦、氮化鈦、鉭、氮化鉭等。導電材料可為銅、銅合金、銀、金、鎢、鈷、鋁、鎳等。可以執行平坦化製程，諸如CMP，以從第二ILD 116的表面移除多餘材料。
第23B圖提供了四個標註圓(A)、(B)、(C)及(D)，它們顯示了溝槽隔離結構97如何與側壁間隔物90及第二奈米結構54A(通道區)相互作用的變化。為n型區50N提供了標註圓變化，但是應當理解，若要用第一奈米結構52A(通道區)代替側壁間隔物90，標註圓(B)及(D)適用於p型區50P。在這些實施例中，標註圓(A)及(C)將不適用於p型區50P，因為第一奈米結構52A（若代替側壁間隔物90、閘極介電層110及閘極112）將被溝槽隔離結構97覆蓋。應注意，這些變化可與第15C圖及第15D圖中的上述描述相結合，其描述了溝槽隔離結構97與鰭狀物66的相互作用。此外，關於下面論述的標註圓(A)、(B)、(C)及(D)，可以適當地組合上隔離結構95及下隔離結構93的此些態樣中的每一個。
關於下隔離結構93，在標註圓(A)中，下隔離結構93被示出為不接觸側壁間隔物90。下隔離結構93替代地僅覆蓋鰭狀物66的一部分，並且鰭狀物66中的一部分保持不與下隔離結構93接觸。在標註圓(B)中，下隔離結構93覆蓋所有鰭狀物66並與側壁間隔物90的底部重合。在標註圓(C)中，下隔離結構93覆蓋所有鰭狀物66並且進一步覆蓋所有側壁間隔物90。在標註圓(D)中，下隔離結構93覆蓋所有鰭狀物66，並具有與側壁間隔物90的介面，該介面停止在側壁間隔物90的上表面與側壁間隔物90的下表面之間的位置。
關於上隔離結構95，在標註圓(A)中，上隔離結構95被示出為覆蓋所有側壁間隔物90。此外，上隔離結構95可以接觸第二奈米結構54A的一部分。上隔離結構95進一步可以接觸鰭狀物66的一部分。在標註圓(B)中，上隔離結構95具有與側壁間隔物90的介面，該介面在介於側壁間隔物90的上表面與側壁間隔物90的下表面之間的位置處停止。在標註圓(C)中，上隔離結構95與第二奈米結構54A具有一介面。在標註圓(D)中，上隔離結構95具有與側壁間隔物90的介面，該介面從介於側壁間隔物90的上表面與側壁間隔物90的下表面之間的位置開始，並在介於側壁間隔物90的上表面與側壁間隔物90的下表面間的位置停止，其中開始位置低於停止位置。
第24A圖、第24B圖及第24C圖示出了根據一些替代實施例的裝置的橫截面圖。第24A圖示出了第1圖所示的參考橫截面A-A'。第24B圖示出了第1圖所示的參考橫截面B-B'。第24C圖示出了第1圖所示的參考橫截面C-C'。在第24A圖至第24C圖中，相同的元件符號表示藉由與第23A圖至第23C圖的結構相同的製程形成的相同元件。然而，在第24A圖至第24C圖中，n型區50N及p型區50P中的通道區包括相同的材料。例如，包含矽的第二奈米結構54為p型區50P中的p型奈米FET及n型區50N中的n型奈米FET提供通道區。第24A圖至第24C圖的結構可以例如藉由同時從p型區50P及n型區50N移除第一奈米結構52來形成；在p型區50P中的第二奈米結構54周圍沉積閘極介電層110及閘極112P（例如，適用於p型奈米FET的閘極）；以及在n型區50N中的第二奈米結構54周圍沉積閘極介電層110及閘極112N（例如適合於n型奈米FET的閘極）。在此種實施例中，如上，磊晶源極/汲極區102的材料在n型區50N中可以與p型區50P中不同。
第24B圖示出了以上關於第23B圖論述的標註圓(A)、(B)、(C)及(D)。由於第24A圖至第24C圖所示的實施例利用第二奈米結構54作為n型奈米FET及p型奈米FET的通道區，上文關於標註圓(A)、(B)、(C)及(D)中每一者的描述適用於第24A圖至第24C圖所示n型區50N及p型區50P。
實施例可以實現優點。例如，實施例在磊晶區102下提供溝槽隔離結構（例如，溝槽隔離結構97（包括下隔離結構93及上隔離結構95）），這減少了寄生電容，並減少了通過鰭狀物66及/或基板50的電流洩漏。下隔離結構93提供低介電常數絕緣材料，其提供更好的隔離，例如高於高介電常數絕緣材料的隔離，以減少寄生電容及電流洩漏，但也可能更容易損壞。上隔離結構95是比下隔離結構93具有更高抗蝕刻性的更緻密的材料組合物，其用於保護下隔離結構93免受後續清潔製程及/或剩餘第一凹部86中磊晶區生長所導致的損壞。因此，將上隔離結構95及下隔離結構93的組合用於溝槽隔離結構97提供了與磊晶源極/汲極區的良好隔離及結構穩固性。
一個實施例為一種方法，包括在半導體基板上形成交替的複數個第一半導體材料層及複數個第二半導體材料層的多層堆疊。方法進一步包括將多層堆疊圖案化為第一鰭狀物，第一鰭狀物具有第一縱向方向。方法也包括在第一鰭狀物上形成虛擬閘極結構，虛擬閘極結構具有第二縱向方向。方法也包括蝕刻出鄰近虛擬閘極結構的第一鰭狀物中的第一凹部，第一凹部延伸到半導體基板中。方法也包括在第一凹部中沉積第一絕緣膜，第一絕緣膜具有第一介電常數值。方法也包括在第一絕緣膜上方的第一凹部中沉積第二絕緣膜，第二絕緣薄膜具有第二介電常數值，第二介電常數值大於第一介電常數值。方法也包括在第二絕緣膜上的第一凹部中形成磊晶區。在一實施例中，方法包括在沉積第一絕緣膜之後，蝕刻第一絕緣膜以沿著虛擬閘極結構的複數個側壁移除第一絕緣膜的一部分；在沉積第二絕緣膜之後，蝕刻第二絕緣膜以沿著虛擬閘極結構的這些側壁移除第二絕緣膜的一部分。在一實施例中，在蝕刻第二絕緣膜之後，第一絕緣膜或第二絕緣膜的一部分保留在虛擬閘極結構上。在一實施例中，形成磊晶區可以包括在側壁間隔物上形成第一磊晶層，第一磊晶層的表面具有與側壁間隔物的側壁相對的彎曲面，以及在第一磊晶層上形成第二磊晶層。在一實施例中，在形成磊晶區之後，第二絕緣膜與側壁間隔物具有一介面。在一實施例中，第一鰭狀物可以包括位於半導體基板的鰭狀部分上方的多層堆疊的鰭狀部分，其中第一凹部暴露半導體基板的鰭狀部分，其中在形成磊晶區之後，第一絕緣膜完全覆蓋半導體基板的鰭狀部分。在一實施例中，在低於用於沉積第二絕緣膜的處理溫度的處理溫度下沉積第一絕緣膜。在一實施例中，第二絕緣膜比第一絕緣膜更緻密。
另一實施例為一種方法，包括在基板上形成複數個第一奈米結構及複數個第二奈米結構，每個第一奈米結構與每個第二奈米結構交替，堆疊基板、這些第一奈米結構、及這些第二奈米結構以形成第一鰭狀物。方法進一步包括在第一鰭狀物上方形成虛擬閘極結構。方法進一步包括在鄰近虛擬閘極結構的第一鰭狀物中形成凹部，凹部連續穿過這些第一奈米結構、這些第二奈米結構，並暴露基板。方法進一步包括在凹部中及虛擬閘極結構上方沉積第一絕緣層。方法進一步包括蝕刻第一絕緣層以在凹部底部形成第一隔離結構。方法進一步包括在第一隔離結構上方及虛擬閘極結構上方的凹部中沉積第二絕緣層。方法進一步包括蝕刻第二絕緣層以在第一隔離結構上形成第二隔離結構，其中第二絕緣層的耐蝕刻性大於第一絕緣層的耐蝕刻性。在一實施例中，第二絕緣層以比第一絕緣層更低的氧含量沉積。在一實施例中，凹部中的基板的一部分不含第一隔離結構，其中第二隔離結構接觸凹部中的基板，其中在形成第二隔離結構之後，第二隔離結構的一部分接觸側壁間隔物。在一實施例中，方法包括在這些側壁間隔物上沉積磊晶區的第一層的第一部分及在第二隔離結構上沉積磊晶區的第一層的第二部分，其中第一部分具有與側壁間隔物的側壁相對的彎曲面，第二部分與第二隔離結構具有一介面，第二部分具有與介面相對的彎曲面，其中第一部分與第二部分合併；並且方法包括在磊晶區的第一層上沉積磊晶區的第二層，第二層填充凹部。
另一實施例為包括第一奈米結構及在第一奈米結構上方的第二奈米結構的裝置。裝置進一步包括介於第二奈米結構的端部與第一奈米結構的對應端部之間的第一間隔物。裝置進一步包括介於在第一奈米結構的相應端部與基板之間的第二間隔物。裝置也包括鄰近第一奈米結構及第二奈米結構的磊晶區，磊晶區接觸第一間隔物、第二奈米結構的端部及第一奈米結構的對應端部。裝置進一步包括在磊晶區下方的溝槽隔離結構，溝槽隔離結構包括在第二隔離結構下方的第一隔離結構，第一隔離結構與基板接觸，第一隔離結構具有比第二隔離結構低的介電常數值。在一實施例中，第一隔離結構的氧含量大於第二隔離結構的氧含量。在一實施例中，第一隔離結構及第二隔離結構可以包括具有不同材料原子百分比的相同材料。在一實施例中，磊晶區可包括接觸第二隔離結構、第一間隔物及第二間隔物的第一層，第一層具有與第二隔離結構、第一間隔物及第二隔離物的複數個相應介面相對的曲線表面。在一實施例中，第二隔離結構與第一隔離結構的厚度比在0.5:1至1:1之間。在一實施例中，基板的一部分不含第一隔離結構，其中第二隔離結構與鄰近第一隔離結構的基板接觸。在一實施例中，第二隔離結構接觸第二間隔物的側壁。
上文概述若干實施例的特徵，使得熟習此項技術者可更好地理解本揭示案之態樣。熟習此項技術者應瞭解，可輕易使用本揭示案作為設計或修改其他製程及結構的基礎，以便實施本文所介紹之實施例的相同目的及/或實現相同優勢。熟習此項技術者亦應認識到，此類等效結構並未脫離本揭示案的精神及範疇，且可在不脫離本揭示案的精神及範疇的情況下產生本文的各種變化、替代及更改。
20:分隔線 50:基板 50N:n型區 50P:p型區 51:第一半導體層 51A:第一半導體層 51B:第一半導體層 51C:第一半導體層 52:第一奈米結構 52A:第一奈米結構 52B:第一奈米結構 52C:第一奈米結構 53:第二半導體層 53A:第二半導體層 53B:第二半導體層 53C:第二半導體層 54:第二奈米結構 54A:第二奈米結構 54B:第二奈米結構 54C:第二奈米結構 55:奈米結構 56:多層堆疊 64:多層堆疊 66:鰭狀物 68:STI區 70:虛擬介電層 71:虛擬閘極介電質 72:虛擬閘極 74:遮罩層 76:虛擬閘極 78:遮罩 80:第一間隔物層 81:第一間隔物 82:第二間隔物層 83:第二間隔物 86:第一凹部 88:側壁凹部 90:第一內部間隔物 92:第一絕緣膜 93:下隔離結構 94:第二絕緣膜 95:上隔離結構 97:溝槽隔離結構 102:磊晶源極/汲極區 102A:第一半導體材料層 102B:第二半導體材料層 102C:第三半導體材料層 104:接觸蝕刻停止層 105:第二凹部 106:第一ILD 110:閘極介電層 112:閘極 112N:閘極 112N/112P:閘極 112P:閘極 114:閘極遮罩 116:第二ILD 120:矽化物區 122:觸點 124:觸點 A-A’:參考橫截面 B-B’:參考橫截面 C-C’:參考橫截面 t1:厚度 t2:厚度
當結合附圖閱讀時，自以下詳細描述很好地理解本揭示案之態樣。應當注意，根據工業中標準實務，各特徵未按比例繪製。事實上，為論述清楚，可任意地增加或縮小各特徵之大小。 第1圖根據一些實施例以三維視圖說明了奈米結構場效電晶體(nanostructure field-effect transistor, nano -FET)的實例。 第2圖、第3圖、第4圖、第5圖、第6A圖、第6B圖、第7A圖、第7B圖、第8A圖、第8B圖、第9A圖、第9B圖、第10A圖、第10B圖、第11A、第11B圖、第11C圖、第12A圖、第12B圖、第13A圖、第13B圖、第14A圖、第14B圖、第15A圖、第15B圖、第15C圖、第15D圖、第16A圖、第16B圖、第16C圖、第16D圖、第17A圖、第17B圖、第17C圖、第18A圖、第18B圖、第19A圖、第19B圖、第20A圖、第20B圖、第21A圖、第21B、第22A圖、第22B圖、第22C圖、第23A圖、第23B圖及第23C圖根據一些實施例為奈米FET製造過程的中間階段的橫截面圖。 第24A圖、第24B圖及第24C圖根據一些實施例為奈米FET的橫截面圖。
50:基板
50N:n型區
50P:p型區
52A:第一奈米結構
52B:第一奈米結構
52C:第一奈米結構
54A:第二奈米結構
54B:第二奈米結構
54C:第二奈米結構
55:奈米結構
66:鰭狀物
71:虛擬閘極介電質
76:虛擬閘極
78:遮罩
81:第一間隔物
83:第二間隔物
86:第一凹部
90:側壁間隔物
93:下隔離結構
95:上隔離結構
97:溝槽隔離結構

Claims (20)

  1. 一種方法，包含： 在一半導體基板上形成交替的複數個第一半導體材料層及複數個第二半導體材料層的一多層堆疊； 將該多層堆疊圖案化為一第一鰭狀物，該第一鰭狀物具有一第一縱向方向； 在該第一鰭狀物上形成一虛擬閘極結構，該虛擬閘極結構具有一第二縱向方向； 蝕刻出鄰近該虛擬閘極結構的該第一鰭狀物中的一第一凹部，該第一凹部延伸到該半導體基板中； 在該第一凹部中沉積一第一絕緣膜，該第一絕緣膜具有一第一介電常數值； 在該第一絕緣膜上方的該第一凹部中沉積一第二絕緣膜，該第二絕緣薄膜具有一第二介電常數值，該第二介電常數值大於該第一介電常數值；以及 在該第二絕緣膜上方的該第一凹部中形成一磊晶區。
  2. 如請求項1所述的方法，進一步包含： 在沉積該第一絕緣膜之後，蝕刻該第一絕緣膜以沿著該虛擬閘極結構的複數個側壁移除該第一絕緣膜的一部分；以及 在沉積該第二絕緣膜之後，蝕刻該第二絕緣膜以沿著該虛擬閘極結構的該些側壁移除該第二絕緣膜的一部分。
  3. 如請求項2所述的方法，其中在蝕刻該第二絕緣膜之後，該第一絕緣膜或該第二絕緣膜的一部分保留在該虛擬閘極結構上。
  4. 如請求項1所述的方法，進一步包含： 沿該第一鰭狀物的一第一層的一側壁在該第一凹部中形成一側壁間隔物，其中形成該磊晶區包含在該側壁間隔物上形成一第一磊晶層，該第一磊晶層的一表面具有與該側壁間隔物的一側壁相對的一彎曲面，並且在該第一磊晶層上形成一第二磊晶層。
  5. 如請求項4所述的方法，其中在形成該磊晶區之後，該第二絕緣膜與該側壁間隔物具有一介面。
  6. 如請求項1所述的方法，其中該第一鰭狀物包含該多層堆疊的一鰭狀部分，該鰭狀部分位於該半導體基板的一鰭狀部分上，其中該第一凹部暴露該半導體基板的該鰭狀部分，其中在形成該磊晶區之後，該第一絕緣膜完全覆蓋該半導體基板的該鰭狀部分。
  7. 如請求項1所述的方法，其中在低於用於沉積該第二絕緣膜的一處理溫度的一處理溫度下沉積該第一絕緣膜。
  8. 如請求項1所述的方法，其中該第二絕緣膜比該第一絕緣膜更緻密。
  9. 一種方法，包含： 在一基板上形成複數個第一奈米結構及複數個第二奈米結構，每個第一奈米結構與每個第二奈米結構交替，其中該基板、該些第一奈米結構及該些第二奈米結構堆疊以形成一第一鰭狀物； 在該第一鰭狀物上方形成一虛擬閘極結構； 在鄰近該虛擬閘極結構的該第一鰭狀物中形成一凹部，該凹部連續穿過該些第一奈米結構、該些第二奈米結構，並暴露該基板； 在該凹部中及該虛擬閘極結構上方沉積一第一絕緣層； 蝕刻該第一絕緣層以在該凹部的一底部形成一第一隔離結構； 在該第一隔離結構上方及該虛擬閘極結構上方的該凹部中沉積一第二絕緣層；以及 蝕刻該第二絕緣層以在該第一隔離結構上形成一第二隔離結構，其中該第二絕緣層的一耐蝕刻性不同於該第一絕緣層的一耐蝕刻性。
  10. 如請求項9所述的方法，其中該第二絕緣層以比該第一絕緣層低的一氧含量沉積。
  11. 如請求項9所述的方法，其中該凹部中的該基板的一部分不含該第一隔離結構，其中該第二隔離結構接觸該凹部中的該基板。
  12. 如請求項9所述的方法，進一步包含： 在該些第一奈米結構的一基底奈米結構的複數個側壁上形成複數個側壁間隔物，其中在形成該第二隔離結構之後，該第二隔離結構的一部分接觸該些側壁間隔物。
  13. 如請求項12所述的方法，進一步包含： 在該些側壁間隔物上沉積一磊晶區的一第一層的一第一部分，並在該第二隔離結構上沉積該磊晶區的該第一層的一第二部分，該第一部分具有與該些側壁間隔物的一側壁相對的一彎曲面，該第二部分與該第二隔離結構具有一介面，該第二部分具有與該介面相對的一彎曲面，其中該第一部分與該第二部分合併；以及 在該磊晶區的該第一層上沉積該磊晶區的一第二層，該第二層填充該凹部。
  14. 一種裝置，包含： 一第一奈米結構； 一第二奈米結構，在該第一奈米結構上方； 一第一間隔物，介於該第二奈米結構的一端部與該第一奈米結構的一對應端部之間； 一第二間隔物，介於該第一奈米結構的該對應端部與一基板之間； 鄰近該第一奈米結構及該第二奈米結構的一磊晶區，該磊晶區接觸該第一間隔物、該第二奈米結構的該端部，以及該第一奈米結構的該對應端部；以及 該磊晶區下方的一溝槽隔離結構，該溝槽隔離結構包含在一第二隔離結構下方的一第一隔離結構，該第一隔離結構與該基板接觸，該第一隔離結構具有比該第二隔離結構低的一介電常數值。
  15. 如請求項14所述的，其中該第一隔離結構的一氧含量大於該第二隔離結構的一氧含量。
  16. 如請求項14所述的裝置，其中該第一隔離結構及該第二隔離結構包含具有不同材料原子百分比的相同材料。
  17. 如請求項14所述的裝置，其中該磊晶區包含接觸該第二隔離結構、該第一間隔物、及該第二間隔物的一第一層，該第一層具有與該第二隔離結構、該第一間隔物以及該第二間隔物的複數個相應介面相對的一曲線表面。
  18. 如請求項14所述的裝置，其中該第二隔離結構與該第一隔離結構的一厚度比在0.5:1至1:1之間。
  19. 如請求項14所述的裝置，其中該基板的一部分不含該第一隔離結構，其中該第二隔離結構與鄰近該第一隔離結構的該基板接觸。
  20. 如請求項14所述的，其中該第二隔離結構接觸該第二間隔物的一側壁。
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