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TW202341500A - 多堆疊半導體裝置中的垂直pn連接 - Google Patents

多堆疊半導體裝置中的垂直pn連接 Download PDF

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TW202341500A
TW202341500A TW112110678A TW112110678A TW202341500A TW 202341500 A TW202341500 A TW 202341500A TW 112110678 A TW112110678 A TW 112110678A TW 112110678 A TW112110678 A TW 112110678A TW 202341500 A TW202341500 A TW 202341500A
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Taiwan
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drain region
semiconductor device
stacked semiconductor
contact structure
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TW112110678A
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Inventor
權旭炫
洪炳鶴
朴修永
康一 徐
Original Assignee
南韓商三星電子股份有限公司
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Publication date
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Abstract

本發明提供一種多堆疊半導體裝置，包含：基底；下部場效電晶體，包含下部通道結構、圍繞下部通道結構的下部閘極結構以及第1源極/汲極區及第2源極/汲極區；以及上部場效電晶體，位於下部場效電晶體上，所述上部場效電晶體包含上部通道結構、圍繞上部通道結構的上部閘極結構以及分別垂直地位於第1源極/汲極區及第2源極/汲極區上方的第3源極/汲極區及第4源極/汲極區，其中第1源極/汲極區連接至正電壓源及負電壓源中的一者，且第3源極/汲極區連接至正電壓源及負電壓源中的另一者，且其中第2源極/汲極區的頂部部分及第4源極/汲極區的底部部分彼此連接。

Description

多堆疊半導體裝置中的垂直PN連接
與本揭露內容的例示性實施例一致的設備是關於在上部源極/汲極區與下部源極/汲極區之間具有垂直PN連接結構的多堆疊半導體裝置。 [相關申請案的交叉參考]
本申請案是基於2022年4月11日在美國專利商標局（U.S. Patent and Trademark Office）申請的美國臨時申請案第63/329,726號且主張來自所述美國臨時申請案的優先權，所述臨時申請案的揭露內容以全文引用的方式併入本文中。
以致力於提高半導體裝置的效能及裝置密度，已開發多堆疊半導體裝置或三維堆疊半導體裝置（在下文中，統稱為「多堆疊半導體裝置」）。舉例而言，兩個場效電晶體可分別形成於下部堆疊及上部堆疊處，以構成多堆疊半導體裝置。此處，下部堆疊場效電晶體及上部堆疊場效電晶體可各自為全圍繞閘極（gate-all-around；GAA）電晶體，諸如鰭式場效電晶體（fin field-effect transistor；FinFET）或亦稱作多橋通道場效電晶體（multi-bridge channel field-effect transistor；MBCFET）的奈米片電晶體。
然而，由於在完成多堆疊半導體裝置時亦需要將下部堆疊場效電晶體及上部堆疊場效電晶體連接至電源及其他電路元件的多個連接結構或接觸結構，多堆疊半導體裝置本身的結構及其製造製程變得更複雜且暴露各種挑戰。
此背景章節中所揭露的資訊在達成本申請案的實施例之前已由發明者知曉，或為在達成實施例的製程中獲取的技術資訊。因此，其可含有未形成已由公眾知曉的先前技術的資訊。
本揭露內容提供一種具有階梯式奈米片結構的半導體裝置，所述階梯式奈米片結構在奈米片層之間具有不同通道區寬度。
根據實施例，提供一種多堆疊半導體裝置，所述多堆疊半導體裝置可包含：基底；下部場效電晶體，包含下部通道結構、圍繞下部通道結構的下部閘極結構以及第1源極/汲極區及第2源極/汲極區；以及上部場效電晶體，位於下部場效電晶體上，所述上部場效電晶體包含上部通道結構、圍繞上部通道結構的上部閘極結構以及分別垂直地位於第1源極/汲極區及第2源極/汲極區上方的第3源極/汲極區及第4源極/汲極區，其中第1源極/汲極區連接至正電壓源及負電壓源中的一者，且第3源極/汲極區連接至正電壓源及負電壓源中的另一者，且其中第2源極/汲極區的頂部部分及第4源極/汲極區的底部部分彼此連接。
根據實施例，第4源極/汲極區及第2源極/汲極區可彼此直接連接以形成具有電壓障壁的PN接面。
根據實施例，多堆疊半導體裝置可更包含位於第4源極/汲極區的底部部分與第2源極/汲極區的頂部部分之間的連接結構，連接結構基於歐姆接觸將第4源極/汲極區連接至第2源極/汲極區。本文中，連接結構可由金屬、金屬化合物或矽形成，其中第4源極/汲極區包含接觸連接結構的金屬離子佈植，且第2源極/汲極區包含接觸連接結構的另一金屬離子佈植。
根據實施例，提供一種多堆疊半導體裝置，所述多堆疊半導體裝置可包含：下部堆疊電晶體結構，為p型及n型中的一者；以及上部堆疊電晶體結構，為p型及n型中的另一者，其中下部堆疊電晶體結構的第1源極/汲極區垂直地設置於上部堆疊電晶體結構的第2源極/汲極區下方，且其中第1源極/汲極區及第2源極/汲極區在無外部接觸件或連接結構的情況下彼此直接連接。
根據實施例，提供一種多堆疊半導體裝置，所述多堆疊半導體裝置可包含：下部堆疊電晶體結構，為p型及n型中的一者；以及上部堆疊電晶體結構，為p型及n型中的另一者，其中下部堆疊電晶體結構的第1源極/汲極區垂直地設置於上部堆疊電晶體結構的第2源極/汲極區下方，其中第1源極/汲極區及第2源極/汲極區經由在第1源極/汲極區與第2源極/汲極區之間形成歐姆接觸的連接結構彼此連接，且其中連接結構可由金屬、金屬化合物或矽形成。
根據實施例所揭露的多堆疊半導體裝置的結構特徵可提供至少更簡化的製造製程及增加的裝置密度。
本文中所描述的實施例為例示性實施例，且因此，本揭露內容不限於此且可以各種其他形式實現。以下描述中所提供的實施例中的各者不排除與本文中亦提供或本文中未提供但與本揭露內容一致的另一實例或另一實施例的一或多個特徵相關聯。舉例而言，即使特定實例或實施例中所描述的物質未在另外的不同實例或實施例中描述，除非在其描述中另外提及，否則所述物質仍可理解為與不同實例或實施例相關或與不同實例或實施例組合。另外，應理解，對本揭露內容的原理、態樣、實例以及實施例的所有描述均意欲涵蓋所述原理、態樣、實例以及特定實施例的結構及功能等效物。此外，此等等效物應理解為不僅包含當前眾所周知的等效物，且亦包含未來待開發的等效物，亦即，發明以執行相同功能的所有裝置，無論其結構如何。
應理解，當將半導體裝置的元件、組件、層、圖案、結構、區等（在下文中統稱為「元件」）稱為「在」半導體裝置的另一元件「之上」、「上方」、「上」、「下方」、「之下」、「底下」、「連接至」或「耦接至」所述另一元件時，其可直接「在」所述另一元件「之上」、「上方」、「上」、「下方」、「之下」、「底下」、「連接至」或「耦接至」所述另一元件，或可存在插入元件。相反，當將半導體裝置的元件稱為「直接在」半導體裝置的另一元件「之上」、「直接在」所述另一元件「上方」、「直接在」所述另一元件「上」、「直接在」所述另一元件「下方」、「直接在」所述另一元件「之下」、「直接在」所述另一元件「底下」、「直接連接至」或「直接耦接至」所述半導體裝置的另一元件時，不存在插入元件。相同標號貫穿本揭露內容指相同元件。
為易於描述，本文中可使用諸如「在…之上」、「在…上方」、「在…上」、「下方」、「在…下方」、「在…之下」、「在…底下」、「下部」、「頂部」以及「底部」及類似者的空間相對術語以描述如在諸圖中所示出的一個元件與另一元件的關係。應理解，除了圖中所描繪的定向之外，空間相對術語意欲涵蓋半導體裝置在使用或操作中的不同定向。舉例而言，若將圖中的半導體裝置上下顛倒或翻轉，則描述為「在」其他元件「下方」或「在」其他元件「下」的元件隨後將定向「在」其他元件「上方」，且元件的「頂部」表面或「上部」表面將為元件的「底部」表面或「下部」表面。因此，舉例而言，術語「在…下方」可涵蓋上方及下方兩者定向，且取決於對應情況，術語「頂部」可涵蓋頂部及底部的位置。半導體裝置可以其他方式定向（旋轉90度或處於其他定向），且本文中所使用的空間相對描述詞可相應地進行解釋。
應理解，儘管本文中可使用術語第一（第1）、第二（第2）、第三（第3）、第四（第4）等以描述各種元件，但此等元件不應受限於此等術語。此等術語僅用以將一個元件與另一元件區分開來。因此，即使在說明書或申請專利範圍中無「第一（第1）」元件的情況下在申請專利範圍中列舉「第二（第2）」元件，但「第二（第2）」元件仍可與另一元件區分開，且說明書中所描述的「第二（第2）」元件在申請專利範圍中可被稱為「第一（第1）」元件。
如本文中所使用，諸如「……中的至少一者」的表述在位於元件清單之前時修改整個元件清單，而並不修改清單中的個別元件。舉例而言，表述「a、b以及c中的至少一者」應理解為包含僅a、僅b、僅c、a及b兩者、a及c兩者、b及c兩者，或a、b以及c中的所有。
亦應理解，即使製造設備或結構的某一步驟或操作比另一步驟或操作更晚描述，所述步驟或操作亦可比另一步驟或操作更晚執行，除非將所述另一步驟或操作描述為在所述步驟或操作之後進行。
本文中參考作為實施例（及中間結構）的示意性圖示的橫截面圖示來描述許多實施例。因此，預期圖解說明的形狀可以因為例如製造技術及/或公差而有所變化。因此，實施例不應視為受限於本文中所示的區的特定形狀，而應包含由於例如製造造成的形狀偏差。舉例而言，示出為矩形之植入區通常將在其邊緣具有圓形或曲線特徵及/或植入物濃度梯度，而非自植入區至非植入區之二元改變。同樣，由植入形成的內埋區可在內埋區與進行植入的表面之間的區中產生某種植入。因此，諸圖中所示出的區在本質上為示意性的，且其形狀並不意欲示出裝置區的實際形狀，且並不意欲限制本發明概念的範疇。此外，在圖式中，出於清楚起見，可放大層及區的大小及相對大小。
出於簡潔起見，半導體裝置的一些習知元件可在或可不在本文中詳細描述或繪示於圖式中。舉例而言，可不描述或繪示形成以將電晶體或其元件與另一電晶體或電晶體的另一元件絕緣或隔離的間隔件、淺溝槽隔離（shallow trench isolation；STI）結構等。
圖1A示出根據實施例的包含下部場效電晶體及上部場效電晶體的多堆疊半導體裝置的透視圖。圖1B示出根據實施例的圖1A的多堆疊半導體裝置沿圖1A所示的平面I-I'截取的橫截面圖。圖1C示出根據實施例的圖1A的多堆疊半導體裝置沿圖1A所示的平面II-II'截取的橫截面圖。圖1D示出由根據實施例的圖1A至圖1C的多堆疊半導體裝置形成的反相器電路的電路示意圖。
根據圖1A及圖1B，多堆疊半導體裝置10可包含：基底100；下部場效電晶體110，形成於基底100上；以及上部場效電晶體120，堆疊於基底100上的下部奈米片電晶體110上方。基底100可為半導體材料的塊狀基底，例如矽（Si）、矽-鍺（SiGe）或絕緣體上矽（silicon-on-insulator；SOI）基底，但不限於此。
形成於基底100上的下部堆疊處的下部場效電晶體110可包含圍繞下部通道結構112的下部閘極結構111，所述下部通道結構112由在D3方向上堆疊且在D1方向及D2方向上延伸的多個奈米片層形成。此處，D1方向、D2方向及D3方向彼此垂直。在D2方向上的下部通道結構112的兩個末端處，第1源極/汲極區113及第2源極/汲極區114可分別形成為經由下部通道結構112連接，所述下部通道結構112充當下部場效電晶體110的電流流動通道。
類似地，形成於下部場效電晶體110上方的上部堆疊處的上部場效電晶體120可包含圍繞上部通道結構122的上部閘極結構121，所述上部通道結構122由在D3方向上堆疊且在D1方向及D2方向上延伸的多個奈米片層形成。在D2方向上的上部通道結構122的兩個末端處，第3源極/汲極區123及第4源極/汲極區124可分別形成為經由上部通道結構122連接，所述上部通道結構122充當上部場效電晶體120的電流流動通道。
閘極結構111及閘極結構121可藉由形成於多堆疊半導體裝置10的下部堆疊與上部堆疊之間的隔離層131彼此隔離。多堆疊半導體裝置10亦可包含將多堆疊半導體裝置10與諸如另一多堆疊半導體裝置的另一裝置絕緣的層間介電（interlayer dielectric；ILD）層。隔離層131及ILD層可由氧化矽（SiO）、氮化矽（SiN）及/或氮氧化矽（SiON）形成，但不限於此。
如圖1B及圖1C所示，形成通道結構112及通道結構122的奈米片層可在D1方向上具有相同寬度W1，且自通道結構112及通道結構122生長的第1源極/汲極區113、第2源極/汲極區114、第3源極/汲極區123以及第4源極/汲極區124可在D1方向上具有相同寬度W2。此外，相同數目的奈米片層可形成通道結構112及通道結構122中的各者。因此，在單位時間內流動穿過通道結構112及通道結構122的各別電流量可彼此相等。雖然圖1B繪示形成通道結構112及通道結構122中的各者的奈米片層的數目為兩（2）個，但根據實施例，具有相同寬度的多於兩個的奈米片層可形成通道結構112及通道結構122中的各者。
在一些實施例中，形成通道結構112及通道結構122的奈米片層可由與形成基底100的材料相同或不同的材料形成，且可經由許多製造步驟獲得，所述製造步驟包含微影製程及減法蝕刻，但不限於此。第1源極/汲極區113、第2源極/汲極區114、第3源極/汲極區123以及第4源極/汲極區124可藉由基底100及/或通道結構112及通道結構122的磊晶生長獲得，且因此，第1源極/汲極區113、第2源極/汲極區114、第3源極/汲極區123以及第4源極/汲極區124亦可包含形成基底100及通道結構112及通道結構122的材料。閘極結構111及閘極結構121中的各者可由包含功函數金屬層及閘極電極層的多個層組成。功函數金屬層可包含鈦（Ti）、鉭（Ta）或其化合物，且閘極電極可包含銅（Cu）、鋁（Al）、鎢（W）、鉬（Mo）、釕（Ru）或其化合物，但不限於此。閘極結構111及閘極結構121可經由諸如原子層沈積（atomic layer deposition；ALD）、化學氣相沈積（chemical vapor deposition；CVD）、物理氣相沈積（physical vapor deposition；PVD）、電漿增強型CVD（plasma-enhanced CVD；PECVD）、反應性離子蝕刻（reactive ion etching；RIE）、化學氧化物移除（chemical oxide removal；COR）或其組合的製程形成。
在圖1A及圖1B所示的多堆疊半導體裝置10中，下部場效電晶體110可為n型場效電晶體（n-type field-effect transistor；NFET），其中第1源極/汲極區113及第2源極/汲極區114可由矽（Si）形成且摻雜有諸如磷及/或砷的n型雜質。相反，上部場效電晶體120可為p型場效電晶體（p-type field-effect transistor；PFET），其中第3源極/汲極區123及第4源極/汲極區124可由矽（Si）或矽-鍺（SiGe）形成且摻雜有諸如硼及/或鎵的p型雜質。然而，本揭露內容不限於此。在其他實施例中，下部場效電晶體110及上部場效電晶體120可分別為PFET及NFET，或可各自為PFET或NFET。
為了向下部場效電晶體110及上部場效電晶體120供電及/或將此等兩個場效電晶體連接至一或多個其他電路元件（圖中未示），多堆疊半導體裝置10可包含在D3方向上向下延伸且分別連接至兩個場效電晶體110及場效電晶體120的第1源極/汲極區113、第2源極/汲極區114、第3源極/汲極區123以及第4源極/汲極區124的第1接觸結構115、第2接觸結構116、第3接觸結構125以及第4接觸結構126。第1接觸結構115、第2接觸結構116、第3接觸結構125以及第4接觸結構126經由諸如金屬圖案（圖中未示）的一或多個後段製程（back-end-of-line；BEOL）元件或諸如形成於多堆疊半導體裝置10上方的通孔結構（圖中未示）的一或多個中間段製程（middle-of-line；MOL）元件將兩個場效電晶體110及場效電晶體120連接至電源及/或其他電路元件。第1接觸結構115、第2接觸結構116、第3接觸結構125以及第4接觸結構126中的各者可由導電材料形成，例如諸如鈷（Co）、鎢（W）、釕（Ru）或其組合的導體金屬材料，但不限於此。此等接觸結構可經由諸如RIE的直接及/或濕式蝕刻及諸如CVD、PECVD的沈積來形成，但不限於此。
根據實施例，多堆疊半導體裝置10可形成其電路示意圖在圖1D中示出的反相器電路。圖1C所示的反相器電路包含串聯連接的PFET及NFET。對於反相器電路至電源及另一電路元件的連接，PFET及NFET的源極節點分別連接至正電壓源Vdd及負電壓源Vss，且PFET及NFET的汲極節點合併以基於共同閘極輸入信號連接至另一電路元件。此處，PFET及NFET可分別由圖1A至圖1C所示的上部堆疊場效電晶體110及下部堆疊場效電晶體120形成。
因此，下部場效電晶體110的第1源極/汲極區113可經由第1接觸結構115連接至負電壓源Vss，且上部場效電晶體120的第3源極/汲極區123可經由第3接觸結構125連接至正電壓源Vdd。此外，下部場效電晶體110的第2源極/汲極區114及第4源極/汲極區124可藉由將第2接觸結構116連接至第4接觸結構126來彼此合併。
此處，應注意，上部場效電晶體120的第3源極/汲極區123及第4源極/汲極區124分別與下部場效電晶體110的第1源極/汲極區113及第2源極/汲極區114垂直交疊。因此，自至少一個BEOL元件或MOL元件（圖中未示）直線向下延伸的第1接觸結構115及第2接觸結構116可需要彎曲以與下部場效電晶體110的第1源極/汲極區113及第2源極/汲極區114的側面部分或表面各別橫向接觸。此外，第4接觸結構126亦與待連接至第2接觸結構116的第4源極/汲極區124的側面部分或表面橫向接觸。僅第3接觸結構125可自至少一個BEOL元件或MOL元件（圖中未示）直線向下延伸以直接落在第3源極/汲極區123的頂部部分或表面上而不彎曲。
然而，使用彎曲形狀接觸結構極難實現前述至下部堆疊處的場效電晶體的源極/汲極區的橫向連接。此外，使用彎曲形狀接觸結構的橫向連接可增加多堆疊半導體裝置的整個大小。
多堆疊半導體裝置中的前述交疊源極/汲極結構及彎曲接觸結構是由多堆疊半導體裝置的下部堆疊及上部堆疊兩者中至少在D1方向上具有相同大小（例如，圖1B中的奈米片層的通道寬度）的通道結構及源極/汲極區引起的。因此，下文提供多堆疊半導體裝置的另一實施例，其包含在多堆疊半導體裝置的下部堆疊及上部堆疊中具有不同大小的通道結構及源極/汲極區。
圖2A示出根據另一實施例的包含下部場效電晶體及上部場效電晶體的多堆疊半導體裝置的透視圖。圖2B示出根據實施例的圖2A的多堆疊半導體裝置沿圖2A所示的平面I-I'截取的橫截面圖。圖2C示出根據實施例的圖2A的多堆疊半導體裝置沿圖2A所示的平面II-II'截取的橫截面圖。圖2D示出根據實施例的圖2A的多堆疊半導體裝置沿圖2A所示的平面III-III'截取的橫截面圖。
根據圖2A至圖2D，多堆疊半導體裝置20可包含：基底200；下部場效電晶體210，形成於基底200上；以及上部場效電晶體220，堆疊於基底200上的下部奈米片電晶體210上方。與圖1A至圖1C所示的基底100相同，基底200亦可為諸如矽的半導體材料的塊狀基底或SOI基底，但不限於此。
根據實施例，多堆疊半導體裝置20亦可形成其電路示意圖在圖1D所示的反相器電路，如上所述。類似地，在本實施例中，下部場效電晶體210及上部場效電晶體220可分別為NFET及PFET。
類似於圖1A及圖1B所示的下部場效電晶體110，形成於基底200上的下部堆疊處的下部場效電晶體210可包含圍繞下部通道結構212的下部閘極結構211，所述下部通道結構212由在D3方向上堆疊且在D1方向及D2方向上延伸的多個奈米片層形成。在D2方向上的下部通道結構212的兩個末端處，第1源極/汲極區213及第2源極/汲極區214可分別形成為經由下部通道結構212連接，所述下部通道結構212充當下部場效電晶體210的電流流動通道。類似地，形成於下部場效電晶體210上方的上部堆疊處的上部場效電晶體220可包含圍繞上部通道結構222的上部閘極結構221，所述上部通道結構222由在D3方向上堆疊且在D1方向及D2方向上延伸的多個奈米片層形成。在D2方向上的上部通道結構222的兩個末端處，第3源極/汲極區223及第4源極/汲極區224可分別形成為經由上部通道結構222連接，所述上部通道結構222充當上部場效電晶體220的電流流動通道。
形成通道結構212及通道結構222、閘極結構211及閘極結構221以及第1源極/汲極區213、第2源極/汲極區214、第3源極/汲極區223以及第4源極/汲極區224的材料及方法可分別與形成多堆疊半導體裝置10中的通道結構112及通道結構122、閘極結構111及閘極結構121以及第1源極/汲極區113、第2源極/汲極區114、第3源極/汲極區123以及第4源極/汲極區124的材料及方法相同，且因此在本文中省略重複描述。
然而，圖2A及圖2B所示的根據本實施例的上部場效電晶體220的上部通道結構222及第3源極/汲極區223及第4源極/汲極區224的尺寸不同於圖1A及圖1B所示的上部場效電晶體120的上部通道結構122及第3源極/汲極區123及第4源極/汲極區124。
根據實施例，形成下部場效電晶體210的下部通道結構212的各奈米片層可具有與形成下部場效電晶體110的下部通道結構112的各奈米片層相同的通道寬度W1。然而，形成上部場效電晶體120的上部通道結構222的各奈米片層可具有小於下部場效電晶體210的下部通道結構212的通道寬度W1的通道寬度W3。因此，自上部場效電晶體220的上部通道結構222生長的第3源極/汲極區223及第4源極/汲極區224中的各者的寬度W4可小於自下部場效電晶體210的下部通道結構212生長的第1源極/汲極區213及第2源極/汲極區214中的各者的寬度W2。
根據實施例，上述對上部通道結構222及第3源極/汲極區223及第4源極/汲極區224的寬度的調整可使多堆疊半導體裝置20具有減小數目的接觸結構，所述接觸結構將下部場效電晶體210及上部場效電晶體220連接至一或多個電壓源及其他電路元件。雖然圖1A及圖1B所示的先前實施例的多堆疊半導體裝置10需要用於下部場效電晶體110及上部場效電晶體120的連接的四個接觸結構115、接觸結構116、接觸結構125以及接觸結構126，但如下所述，所示的本發明實施例的多堆疊半導體裝置20可在減小的空間中僅需要三個接觸結構。
圖2A至圖2D繪示多堆疊半導體裝置20僅包含三個接觸結構，亦即，第1接觸結構215、第2接觸結構216以及第3接觸結構225。形成此等接觸結構使用的材料及方法可與先前實施例中的多堆疊半導體裝置10的第1接觸結構115、第2接觸結構116、第3接觸結構125以及第4接觸結構126相同或類似，且因此在本文中省略重複描述。
與第3接觸結構125相同，多堆疊半導體裝置20的第3接觸結構225亦可自一或多個BEOL元件或MOL元件直線向下延伸且連接至第3源極/汲極區223的頂部部分或表面以提供正電壓。
然而，與用於橫向連接至下部場效電晶體110的第1源極/汲極區113的側面部分或表面而彎曲的第1接觸結構115不同，如圖2C所示，在本實施例中的第1接觸結構215可能夠直線落在下部場效電晶體210的第1源極/汲極區213的頂部部分或表面上。亦即，第1接觸結構215可不需要彎曲以連接至第1源極/汲極區213。第1接觸結構215的此簡化連接結構可分別藉由形成於下部場效電晶體210的下部通道結構212及第1源極/汲極區213上方的上部場效電晶體220的上部通道結構222的減小寬度W3及第3源極/汲極區223的減小寬度W4來實現。由於此連接結構，第1接觸結構215可經由設置於第3源極/汲極區223的側面處的空間自一或多個BEOL元件或MOL元件直線向下延伸。
此外，上部通道結構222的減小寬度W3及第4源極/汲極區224的減小寬度W4可使第2源極/汲極區214使用單個接觸結構216與第4源極/汲極區224合併，以形成由多堆疊半導體裝置20形成的反相器電路的輸出節點。舉例而言，圖2A及圖2D繪示可在第4源極/汲極區224的側面處提供以供第2接觸結構216使用的空間，以直線落在第2源極/汲極區214的頂部部分或表面上，且進一步在多堆疊半導體裝置20中的第4源極/汲極區224的至少側面部分或表面上形成接觸。因此，一個單個接觸結構216可能夠合併多堆疊半導體裝置20中的兩個源極/汲極區214及源極/汲極區224，而多堆疊半導體裝置10需要兩個接觸結構116及接觸結構126以合併兩個源極/汲極區114及源極/汲極區124。
因此，雖然先前實施例中的多堆疊半導體裝置10需要兩個單獨接觸結構116及接觸結構126以合併第2源極/汲極區114及第4源極/汲極區124，但在本實施例中的多堆疊半導體裝置20可僅需要一個接觸結構（亦即，第2接觸結構216）以合併第2源極/汲極區214及第4源極/汲極區224以實施來自多堆疊半導體裝置20的反相器電路。
同時，根據實施例，雖然上部場效電晶體220具有比下部場效電晶體210更小的通道結構及源極/汲極區的寬度，但在多堆疊半導體裝置20中上部場效電晶體220可具有比下部場效電晶體210更多的形成通道結構的奈米片層。舉例而言，圖2A至圖2D繪示上部場效電晶體220的上部通道結構222可由三個奈米片層形成，且下部場效電晶體210的下部通道結構212可由兩個奈米片層形成。由於跨下部堆疊及上部堆疊的奈米片層的數目的此調整，通道結構212及通道結構222可在單位時間內具有相同電流流動能力。然而，形成通道結構212及通道結構222的奈米片層的數目可分別不限於兩個及三個。根據實施例，形成通道結構212及通道結構222的奈米片層的數目可分別多於兩個及三個，只要上部通道結構222具有比下部通道結構212更小的通道寬度，且在單位時間內相同電流量可流動穿過通道結構212及通道結構222。
因此，在本實施例中具有階梯式多堆疊結構的多堆疊半導體裝置20可藉由減小上部堆疊場效電晶體的通道結構及源極/汲極區的寬度來提供增強的裝置密度。
圖3A示出根據又一實施例的包含下部場效電晶體及上部場效電晶體的多堆疊半導體裝置的透視圖。圖3B示出根據實施例的圖3A的多堆疊半導體裝置沿圖3A所示的平面I-I'截取的橫截面圖。
參考圖3A及圖3B，多堆疊半導體裝置30可具有與多堆疊半導體裝置20相同或類似的階梯式多堆疊結構。因此，形成多堆疊半導體裝置30中的基底300、下部場效電晶體310以及上部場效電晶體320的材料及方法可與多堆疊半導體裝置20的材料及方法相同或類似。因此，本文中不提供對閘極結構311及閘極結構321、通道結構312及通道結構322、第1源極/汲極區313、第2源極/汲極區314、第3源極/汲極區323以及第4源極/汲極區324以及第1接觸結構315及第3接觸結構325的重複描述。
舉例而言，分別連接至第1源極/汲極區313及第3源極/汲極區323的第1接觸結構315及第3接觸結構325可具有與多堆疊半導體裝置20中分別連接至第1源極/汲極區213及第3源極/汲極區223的接觸結構215及接觸結構225相同的連接結構。
然而，下部場效電晶體310的第2源極/汲極區314及上部場效電晶體320的第4源極/汲極區324可在本實施例的多堆疊半導體裝置30中以不同方式合併。
圖3A及圖3B繪示根據實施例的兩個源極/汲極區314及源極/汲極區324直接合併，藉此在其間形成等效於二極體的PN接面。換言之，第2源極/汲極區314及第4源極/汲極區324在D3方向上直接合併，而不使用與在先前實施例的多堆疊半導體裝置20中提供的第2接觸結構216相同的接觸結構。舉例而言，第4源極/汲極區324的底部部分或表面及垂直地垂直面向第4源極/汲極區的底部部分或表面的第2源極/汲極區314的頂部部分或表面可彼此直接連接。
由於上部場效電晶體320及下部場效電晶體310在反相器電路中分別為PFET及NFET，形成於其中的PN接面僅當大於或等於二極體的操作電壓（例如，0.7伏）的電壓施加於PN接面以克服PN接面形成的障壁時才仍可能夠使電流自第4源極/汲極區324流動至第2源極/汲極區314。
根據實施例，為了直接合併兩個源極/汲極區324及源極/汲極區314，兩個源極/汲極區324及源極/汲極區314中的至少一者可自各別通道結構322及通道結構312磊晶地過度生長以具有比圖2A至圖2D中的兩個源極/汲極區224及源極/汲極區214中更厚的源極/汲極輪廓。舉例而言，如圖3A及圖3B所示，第2源極/汲極區314可磊晶地過度生長以接觸第4源極/汲極區324。然而，根據實施例，第4源極/汲極區324亦可磊晶地過度生長以接觸第2源極/汲極區314。
當兩個源極/汲極區324及源極/汲極區314以上述方式合併時，將合併的源極/汲極區324及源極/汲極區314連接至另一電路元件的第2接觸結構316可簡單地落在第4源極/汲極區324的頂部部分或表面上。亦即，此單個第2接觸結構316可簡單地自BEOL元件或MOL元件直線向下延伸，以直接落在第4源極/汲極區324的頂部部分或表面上。第2接觸結構316可將可為反相器電路的多堆疊半導體裝置的輸出信號輸出至另一電路元件。
由於上述直接源極/汲極區合併結構，與如圖2A及圖2D所示的多堆疊半導體裝置20的製造製程相比（其中對應第2接觸結構216在向下延伸至第2源極/汲極區214的頂部部分或表面之前接觸第4源極/汲極區224的側面部分或表面），多堆疊半導體裝置30的製造製程至少在形成接觸結構方面可變得更簡化。
雖然本實施例及先前實施例中的多堆疊半導體裝置形成具有合併的源極/汲極區作為反相器電路的輸出節點的反相器電路，但在除反相器電路外的各種不同電晶體電路中亦採用上部堆疊場效電晶體與下部堆疊場效電晶體之間的合併的源極/汲極區。當使用具有如圖3A及圖3B所示的直接源極/汲極區合併結構來形成此類不同電晶體電路時，根據實施例，第2接觸結構316可連接至供應大於或等於二極體操作電壓的電壓的另一電壓源。
多堆疊半導體裝置中的上述直接合併結構可以如下在其他實施例中所述的不同方式實施。
圖4A示出根據又一實施例的包含下部場效電晶體及上部場效電晶體的多堆疊半導體裝置的透視圖。圖4B示出根據實施例的圖4A的多堆疊半導體裝置沿圖4A所示的平面I-I'截取的橫截面圖。
參考圖4A及圖4B，多堆疊半導體裝置40可具有與多堆疊半導體裝置30相同或類似的階梯式多堆疊結構。因此，形成多堆疊半導體裝置40中的基底400、下部場效電晶體410以及上部場效電晶體420的材料及方法可與多堆疊半導體裝置30的材料及方法相同或類似。因此，本文中不提供對閘極結構411及閘極結構421、通道結構412及通道結構422、第1源極/汲極區413、第2源極/汲極區414、第3源極/汲極區423以及第4源極/汲極區424以及第1接觸結構415、第2接觸結構416以及第3接觸結構425的重複描述。
在圖3A及圖3B所示的多堆疊半導體裝置30中，第4源極/汲極區324及第2源極/汲極區314直接合併，而在下部場效電晶體310與上部場效電晶體320之間無外部接觸件或連接結構。相反，本實施例中的多堆疊半導體裝置40提供在D3方向上直接合併第4源極/汲極區424及第2源極/汲極區414的補充連接結構417。舉例而言，垂直地垂直面向彼此的第4源極/汲極區324的底部部分或表面及第2源極/汲極區314的頂部部分或表面可經由補充連接結構417彼此直接連接。
在本實施例中，兩個源極/汲極區424及源極/汲極區414與多堆疊半導體裝置30中的兩個源極/汲極區324及源極/汲極區314相同直接合併，亦即，不使用外部接觸件或連接結構，諸如圖2A及圖2D所示的多堆疊半導體裝置20中的第2接觸結構216。因此，在本實施例的多堆疊半導體裝置40中，第2接觸結構416可簡單地自BEOL元件或MOL元件直線向下延伸以直接落在第4源極/汲極區424的頂部部分或表面上。第2接觸結構416可將作為多堆疊半導體裝置40的輸出節點的合併的源極/汲極區424及源極/汲極區414連接至另一電路元件。
根據實施例，補充連接結構417可由金屬、金屬化合物或Si形成。補充連接結構417可在第2源極/汲極區414及第4源極/汲極區424的磊晶生長期間及之後經由包含微影製程、沈積及/或減法蝕刻的多個製造步驟形成，但不限於此。此外，根據實施例，面向彼此的第4源極/汲極區424的底部部分或表面及第2源極/汲極區414的頂部部分或表面可具有金屬離子佈植結構MI，以實現兩個源極/汲極區424與源極/汲極區414之間的歐姆接觸或準歐姆接觸。根據實施例，金屬離子佈植可使用離子束佈植技術或電漿佈植技術來執行，但不限於此。較佳地但非必須地，補充連接結構417可由比矽（Si）更易於形成歐姆接觸的金屬或金屬化合物形成。
在兩個源極/汲極區424與源極/汲極區414之間的此補充連接結構417的情況下，本實施例中的多堆疊半導體裝置40可不需要滿足克服圖3A及圖3B所示的先前實施例中的形成於兩個源極/汲極區324與源極/汲極區314之間的PN接面障壁的要求，亦即，將大於或等於二極體操作電壓的電壓施加至多堆疊半導體裝置30中形成於兩個源極/汲極區324與源極/汲極區314之間的PN接面的要求。
應注意，包含圖3A、圖3B、圖4A以及圖4B所示的直接源極/汲極區合併結構的多堆疊半導體裝置30及多堆疊半導體裝置40具有與圖2A至圖2D所示的多堆疊半導體裝置20相同的階梯式多堆疊結構。然而，當使用直接源極/汲極區合併結構時，多堆疊半導體裝置可具有與圖1A至圖1C所示的多堆疊半導體裝置10相同的多堆疊結構，如下所述。
圖5A示出根據又一實施例的包含下部場效電晶體及上部場效電晶體的多堆疊半導體裝置的透視圖。圖5B示出根據實施例的圖5A的多堆疊半導體裝置沿圖5A所示的線I-I'截取的橫截面圖。圖5C示出根據實施例的圖5A的多堆疊半導體裝置沿圖5A所示的線II-II'截取的橫截面圖。
參考圖5A至圖5C，多堆疊半導體裝置50可具有與圖1A至圖1C所示的多堆疊半導體裝置10相同或類似的多堆疊結構。因此，形成多堆疊半導體裝置50中的基底500、下部場效電晶體510以及上部場效電晶體520的材料及方法可與多堆疊半導體裝置10的材料及方法相同或類似。因此，本文中不提供對閘極結構511及閘極結構521、通道結構512及通道結構522以及第1源極/汲極區513、第2源極/汲極區514、第3源極/汲極區523以及第4源極/汲極區524的重複描述。
然而，多堆疊半導體裝置50的特徵在於圖3A及圖3B所示的多堆疊半導體裝置30中使用的直接源極/汲極區合併結構，及背側電源分佈網路（back side power distribution network；BSPDN）結構。
如圖5A至圖5C所示，在多堆疊半導體裝置50中，第2源極/汲極區514及第4源極/汲極區524彼此直接合併以形成PN接面。此外，單個第2接觸結構516可連接至第4源極/汲極區的頂部部分或表面，用於以與多堆疊半導體裝置30及多堆疊半導體裝置40中的第2接觸結構316及第2接觸結構416相同的方式將合併的源極/汲極區514及源極/汲極區524連接至另一電路元件。此外，為了避免諸如圖1A所示的第1接觸結構115的彎曲形狀接觸結構，第1接觸結構515可形成於下部場效電晶體510下方，例如作為結構的基底500內部，且連接至第1源極/汲極區513的底部部分或表面以向其供應負電壓。第1接觸結構515可經由包含微影製程、沈積及/或減法蝕刻的多個製造步驟形成，但不限於此。由於第1接觸結構515形成為BSPDN結構，因此多堆疊半導體裝置50不僅可能夠增加裝置密度而且能夠增加基底500的實用性。
在多堆疊半導體裝置50中，第3接觸結構525可連接至第3源極/汲極區523的頂部部分或表面，類似於多堆疊半導體裝置10中的第3接觸結構125，使得正電壓可經由第3接觸結構525供應至第3源極/汲極區523。
應注意，可以更簡化方式製造多堆疊半導體裝置50，而不需要像多堆疊半導體裝置10中那樣複雜的接觸結構，且此外，不需要像多堆疊半導體裝置30及多堆疊半導體裝置40中那樣形成階梯式多堆疊結構。
如上所述，直接源極/汲極區合併結構可使用連接至第4源極/汲極區的頂部部分或表面的單個第2接觸結構516以形成多堆疊半導體裝置50的輸出節點。第2接觸結構516可自形成於上部場效電晶體520上方的一或多個BEOL元件或MOL元件直線向下延伸以連接至第3源極/汲極區523的頂部部分或表面。然而，與第1接觸結構515相同，第2接觸結構516亦可自下部場效電晶體510下方延伸，例如在基底500內部，以連接至第2源極/汲極區514的底部部分或表面，如下所述。
根據實施例，圖6A示出圖5A至圖5C所示的多堆疊半導體裝置的變體的透視圖，且圖6B示出圖6A的多堆疊半導體裝置沿圖6A所示的線I-I'截取的橫截面圖。
參考圖6A及圖6B，多堆疊半導體裝置60可具有與圖5A及圖5B所示的多堆疊半導體裝置50相同或類似的多堆疊結構。因此，形成多堆疊半導體裝置60中的基底600、下部場效電晶體610以及上部場效電晶體620的材料及方法可與多堆疊半導體裝置50的材料及方法相同或類似。因此，本文中不提供對閘極結構611及閘極結構621、通道結構612及通道結構622、第1源極/汲極區613、第2源極/汲極區614、第3源極/汲極區623以及第4源極/汲極區624以及第1接觸結構615及第3接觸結構625的重複描述。
然而，根據實施例，在多堆疊半導體裝置60中，第2接觸結構616可自下部場效電晶體610下方延伸，例如在基底600內部，以連接至第2源極/汲極區614的底部部分或表面。亦即，與第1接觸結構615相同，在本實施例中第2接觸結構616亦可形成為BSPDN結構以達成基底600的實用性及額外裝置密度。
上述BSPDN結構亦可應用於圖4A及圖4B所示的多堆疊半導體裝置60，如下所述。
圖7A示出根據又一實施例的包含下部場效電晶體及上部場效電晶體的多堆疊半導體裝置的透視圖。圖7B示出根據實施例的圖7A的多堆疊半導體裝置沿圖7A所示的線I-I'截取的橫截面圖。
參考圖7A及圖7B，多堆疊半導體裝置70可具有與圖5A及圖5B所示的多堆疊半導體裝置50相同或類似的多堆疊結構。因此，形成多堆疊半導體裝置70中的基底700、下部場效電晶體710以及上部場效電晶體720的材料及方法可與多堆疊半導體裝置50的材料及方法相同或類似。因此，本文中不提供對閘極結構711及閘極結構721、通道結構712及通道結構722、第1源極/汲極區713、第2源極/汲極區714、第3源極/汲極區723以及第4源極/汲極區724以及第1接觸結構715、第2接觸結構716以及第3接觸結構725的重複描述。
然而，在多堆疊半導體裝置70中，第2源極/汲極區714及第4源極/汲極區724經由類似於圖4A及圖4B所示的多堆疊半導體裝置40中包含的補充連接結構417的補充連接結構717在D3方向上直接合併。形成補充連接結構717的材料及方法可與補充連接結構417的材料及方法相同或類似，且因此本文中省略重複描述。
圖8A示出根據又一實施例的包含下部場效電晶體及上部場效電晶體的多堆疊半導體裝置的透視圖。圖8B示出根據實施例的圖8A的多堆疊半導體裝置沿圖8A所示的平面I-I'截取的橫截面圖。
參考圖8A及圖8B，多堆疊半導體裝置80可具有與圖7A及7B所示的多堆疊半導體裝置70相同或類似的多堆疊結構。因此，形成多堆疊半導體裝置80中的基底800、下部場效電晶體810以及上部場效電晶體820的材料及方法可與多堆疊半導體裝置70的材料及方法相同或類似。因此，本文中不提供對閘極結構811及閘極結構821、通道結構812及通道結構822、第1源極/汲極區813、第2源極/汲極區814、第3源極/汲極區823以及第4源極/汲極區824以及第1接觸結構815及第3接觸結構825的重複描述。
然而，根據實施例，在多堆疊半導體裝置80中，第2接觸結構816可自下部場效電晶體810下方延伸，例如在基底800內部，以連接至第2源極/汲極區814的底部部分或表面。亦即，與第1接觸結構815相同，在本實施例中第2接觸結構816亦可形成為BSPDN結構以達成基底800的實用性及額外裝置密度。
在上述實施例中，形成多堆疊半導體裝置10至多堆疊半導體裝置80中的各者的上部場效電晶體及下部場效電晶體分別描述為p型及n型。然而，根據實施例，本揭露內容亦可應用於其中上部場效電晶體及下部場效電晶體分別為n型及p型的多堆疊半導體裝置。此外，儘管上述多堆疊半導體裝置10至多堆疊半導體裝置80描述為在下部堆疊及上部堆疊處包含奈米片電晶體。然而，根據實施例，本揭露內容亦可應用於其中上部堆疊及下部堆疊由各別FinFET或FinFET及奈米片電晶體的組合構成的多堆疊半導體裝置。
圖9為示出根據例示性實施例的電子裝置的示意性方塊圖，其中至少一個多堆疊半導體裝置繪示於圖1A至圖1C至圖8A以及圖8B中的至少一者中。
參考圖9，電子裝置4000可包含至少一個應用處理器4100、通信模組4200、顯示/觸控模組4300、儲存裝置4400以及緩衝隨機存取記憶體（random access memory；RAM）4500。根據實施例，電子裝置4000可為諸如智慧型手機或平板電腦的行動裝置，但不限於此。
應用處理器4100可控制電子裝置4000的操作。通信模組4200實施為與外部裝置執行無線通信或有線通信。顯示/觸控模組4300實施為顯示由應用處理器4100處理的資料及/或經由觸控面板接收資料。儲存裝置4400實施以儲存使用者資料。儲存裝置4400可為嵌入多媒體卡（embedded multimedia card；eMMC）、固態硬碟（solid state drive；SSD）或通用快閃儲存器（universal flash storage；UFS）裝置等。儲存裝置4400可執行如上所述的映射資料及使用者資料的緩存。
緩存RAM 4500可臨時儲存用於處理電子裝置4000的操作的資料。舉例而言，緩存RAM 4500可為揮發性記憶體，諸如靜態隨機存取記憶體（static random access memory；SRAM）、雙資料速率（double data rate；DDR）同步動態隨機存取記憶體（synchronous dynamic random access memory；SDRAM）、低功率雙資料速率（low power double data rate；LPDDR）SDRAM、圖形雙資料速率（graphics double data rate；GDDR）SDRAM、蘭巴斯動態隨機存取記憶體（Rambus dynamic random access memory；RDRAM）等。
儘管圖9未繪示，但電子裝置4000可更包含諸如影像感測器的至少一個感測器。在此情況下，根據實施例，圖1A至圖1C至圖8A及圖8B中的至少一者所示的多堆疊半導體裝置可構成互補金屬氧化物半導體（complementary-metal-oxide-semiconductor；CMOS）裝置，且電子裝置4000的影像感測器可為CMOS影像感測器。
電子裝置4000中的至少一個組件可包含圖1A至圖1C至圖8A及圖8B所示的多堆疊半導體裝置中的至少一者。
前述說明例示性實施例且不應解釋為限制本發明概念。儘管已描述幾個例示性實施例，但所屬技術領域中具有通常知識者將易於瞭解，在實質上不脫離本發明概念的情況下，以上實施例中的許多修改為可能的。
10、20、30、40、50、60、70、80:多堆疊半導體裝置 100、200、300、400、500、600、700、800:基底 110、210、310、410、510、610、710、810:下部場效電晶體 111、211:下部閘極結構 112、212:下部通道結構 113、213、313、413、513、613、713、813:第1源極/汲極區 114、214、314、414、514、614、714、814:第2源極/汲極區 115、215、315、415、515、615、715、815:第1接觸結構 116、216、316、416、516、616、716、816:第2接觸結構 120、220、320、420、520、620、720、820:上部場效電晶體 121、221:上部閘極結構 122、222:上部通道結構 123、223、323、423、523、623、723、823:第3源極/汲極區 124、224、324、424、524、624、724、824:第4源極/汲極區 125、225、325、425、525、625、725、825:第3接觸結構 126:第4接觸結構 131:隔離層 311、321、411、421、511、521、611、621、711、721、811、821:閘極結構 312、322、412、422、512、522、、612、622、712、722、812、822:通道結構 417、717:補充連接結構 4000:電子裝置 4100:應用處理器 4200:通信模組 4300:顯示/觸控模組 4400:儲存裝置 4500:緩存隨機存取記憶體 D1、D2、D3:方向 I-I'、II-II'、III-III':線/平面 MI:金屬離子佈植結構 Vdd:正電壓源 Vss:負電壓源 W1、W2、W3、W4:寬度
自結合隨附圖式進行的以下詳細描述將更清楚地理解本揭露內容的實施例，在隨附圖式中： 圖1A示出根據實施例的包含下部場效電晶體及上部場效電晶體的多堆疊半導體裝置的透視圖。 根據實施例，圖1B示出圖1A的多堆疊半導體裝置沿圖1A所示的線I-I'截取的橫截面圖，且圖1C示出圖1A的多堆疊半導體裝置沿圖1A所示的線II-II'截取的橫截面圖。 圖1D示出由根據實施例的圖1A至圖1C的多堆疊半導體裝置形成的反相器電路的電路示意圖。 圖2A示出根據另一實施例的包含下部場效電晶體及上部場效電晶體的多堆疊半導體裝置的透視圖。 根據實施例，圖2B示出圖2A的多堆疊半導體裝置沿圖2A所示的線I-I'截取的橫截面圖，且圖2C示出圖2A的多堆疊半導體裝置沿圖2A所示的線II-II'截取的橫截面圖，且圖2D示出圖2A的多堆疊半導體裝置沿圖2A所示的線III-III'截取的橫截面圖。 圖3A示出根據又一實施例的包含下部場效電晶體及上部場效電晶體的多堆疊半導體裝置的透視圖。 圖3B示出根據實施例的圖3A的多堆疊半導體裝置沿圖3A所示的線I-I'截取的橫截面圖。 圖4A示出根據又一實施例的包含下部場效電晶體及上部場效電晶體的多堆疊半導體裝置的透視圖。 圖4B示出根據實施例的圖4A的多堆疊半導體裝置沿圖4A所示的線I-I'截取的橫截面圖。 圖5A示出根據又一實施例的包含下部場效電晶體及上部場效電晶體的多堆疊半導體裝置的透視圖。 圖5B示出根據實施例的圖5A的多堆疊半導體裝置沿圖5A所示的線I-I'截取的橫截面圖。 圖5C示出根據實施例的圖5A的多堆疊半導體裝置沿圖5A所示的線II-II'截取的橫截面圖。 圖6A示出圖5A及圖5B所示的多堆疊半導體裝置的變體的透視圖。 圖6B示出根據實施例的圖6A的多堆疊半導體裝置沿圖6A所示的線I-I'截取的橫截面圖。 圖7A示出根據又一實施例的包含下部場效電晶體及上部場效電晶體的多堆疊半導體裝置的透視圖。 圖7B示出根據實施例的圖7A的多堆疊半導體裝置沿圖7A所示的線I-I'截取的橫截面圖。 圖8A示出根據又一實施例的包含下部場效電晶體及上部場效電晶體的多堆疊半導體裝置的透視圖。 圖8B示出根據實施例的圖8A的多堆疊半導體裝置沿圖8A所示的線I-I'截取的橫截面圖。 圖9為示出根據例示性實施例的電子裝置的示意性方塊圖，其中至少一個多堆疊半導體裝置繪示於圖1A至圖1C至圖7A以及圖7B中的至少一者中。
10:多堆疊半導體裝置
100:基底
110:下部場效電晶體
111:下部閘極結構
113:第1源極/汲極區
114:第2源極/汲極區
115:第1接觸結構
116:第2接觸結構
120:上部場效電晶體
121:上部閘極結構
123:第3源極/汲極區
124:第4源極/汲極區
125:第3接觸結構
126:第4接觸結構
D1、D2、D3:方向
I-I'、II-II':線/平面

Claims (20)

  1. 一種多堆疊半導體裝置，包括： 基底； 下部場效電晶體，包括下部通道結構、圍繞所述下部通道結構的下部閘極結構以及第1源極/汲極區及第2源極/汲極區；以及 上部場效電晶體，在所述下部場效電晶體上，所述上部場效電晶體包括上部通道結構、圍繞所述上部通道結構的上部閘極結構以及分別垂直地在所述第1源極/汲極區及所述第2源極/汲極區上方的第3源極/汲極區及第4源極/汲極區， 其中所述第1源極/汲極區連接至正電壓源及負電壓源中的一者，且所述第3源極/汲極區連接至所述正電壓源及所述負電壓源中的另一者，且 其中所述第2源極/汲極區的頂部部分及所述第4源極/汲極區的底部部分彼此連接。
  2. 如請求項1所述的多堆疊半導體裝置，其中所述第4源極/汲極區及所述第2源極/汲極區彼此直接連接以形成具有電壓障壁（voltage barrier）的PN接面。
  3. 如請求項2所述的多堆疊半導體裝置，更包括連接至所述第2源極/汲極區或所述第4源極/汲極區的第1接觸結構， 其中所述第1接觸結構被配置為向經連接的所述第2源極/汲極區或所述第4源極/汲極區提供大於或等於二極體操作電壓的電壓。
  4. 如請求項2所述的多堆疊半導體裝置，更包括連接至所述第2源極/汲極區或所述第4源極/汲極區的第1接觸結構， 其中所述第1接觸結構被配置為自經連接的所述第2源極/汲極區或所述第4源極/汲極區輸出所述多堆疊半導體裝置的輸出信號。
  5. 如請求項4所述的多堆疊半導體裝置，更包括： 第2接觸結構，將所述第1源極/汲極區連接至所述正電壓源及所述負電壓源中的所述一者；以及 第3接觸結構，將垂直地在所述第1源極/汲極區上方的所述第3源極/汲極區連接至所述正電壓源及所述負電壓源中的所述另一者， 其中所述第2接觸結構內埋於所述基底中。
  6. 如請求項2所述的多堆疊半導體裝置，更包括連接至所述第2源極/汲極區且內埋於所述基底中的第1接觸結構， 其中所述第1接觸結構被配置為自所述第2源極/汲極區輸出所述多堆疊半導體裝置的輸出信號。
  7. 如請求項6所述的多堆疊半導體裝置，更包括： 第2接觸結構，將所述第1源極/汲極區連接至所述正電壓源及所述負電壓源中的所述一者；以及 第3接觸結構，將所述第3源極/汲極區連接至所述正電壓源及所述負電壓源中的所述另一者， 其中所述第2接觸結構內埋於所述基底中。
  8. 如請求項1所述的多堆疊半導體裝置，更包括在所述第4源極/汲極區的所述底部部分與所述第2源極/汲極區的所述頂部部分之間的連接結構，所述連接結構基於歐姆接觸將所述第4源極/汲極區連接至所述第2源極/汲極區。
  9. 如請求項8所述的多堆疊半導體裝置，其中所述連接結構包括金屬、金屬化合物或矽， 其中所述第4源極/汲極區包括接觸所述連接結構的金屬離子佈植，且 其中所述第2源極/汲極區包括接觸所述連接結構的另一金屬離子佈植。
  10. 如請求項9所述的多堆疊半導體裝置，更包括連接至所述第2源極/汲極區或所述第4源極/汲極區的第1接觸結構， 其中所述第1接觸結構被配置為自經連接的所述第2源極/汲極區或所述第4源極/汲極區輸出所述多堆疊半導體裝置的輸出信號。
  11. 如請求項10所述的多堆疊半導體裝置，更包括： 第2接觸結構，將所述第1源極/汲極區連接至所述正電壓源及所述負電壓源中的所述一者；以及 第3接觸結構，將所述第3源極/汲極區連接至所述正電壓源及所述負電壓源中的所述另一者， 其中所述第2接觸結構內埋於所述基底中。
  12. 如請求項8所述的多堆疊半導體裝置，更包括連接至所述第2源極/汲極區且內埋於所述基底中的第1接觸結構， 其中所述第1接觸結構被配置為自所述第2源極/汲極區輸出所述多堆疊半導體裝置的輸出信號。
  13. 如請求項12所述的多堆疊半導體裝置，更包括： 第2接觸結構，將所述第1源極/汲極區連接至所述正電壓源及所述負電壓源中的所述一者；以及 第3接觸結構，將所述第3源極/汲極區連接至所述正電壓源及所述負電壓源中的所述另一者， 其中所述第2接觸結構內埋於所述基底中。
  14. 一種多堆疊半導體裝置，包括： 下部堆疊電晶體結構，為p型及n型中的一者；以及 上部堆疊電晶體結構，為所述p型及所述n型中的另一者， 其中所述下部堆疊電晶體結構的第1源極/汲極區垂直地設置於所述上部堆疊電晶體結構的第2源極/汲極區下方，且 其中所述第1源極/汲極區及所述第2源極/汲極區在無外部接觸件或連接結構的情況下彼此直接連接。
  15. 如請求項14所述的多堆疊半導體裝置，更包括接觸結構，所述接觸結構連接至所述第1源極/汲極區或所述第2源極/汲極區，且被配置為向經連接的所述第1源極/汲極區或所述第2源極/汲極區提供大於或等於二極體操作電壓的電壓。
  16. 如請求項15所述的多堆疊半導體裝置，更包括連接至所述第1源極/汲極區或所述第2源極/汲極區的接觸結構， 其中所述接觸結構被配置為輸出所述多堆疊半導體裝置的輸出信號。
  17. 如請求項16所述的多堆疊半導體裝置，其中所述接觸結構連接至所述第1源極/汲極區且內埋於所述下部堆疊電晶體結構下方的基底中。
  18. 一種多堆疊半導體裝置，包括： 下部堆疊電晶體結構，為p型及n型中的一者；以及 上部堆疊電晶體結構，為所述p型及所述n型中的另一者， 其中所述下部堆疊電晶體結構的第1源極/汲極區垂直地設置於所述上部堆疊電晶體結構的第2源極/汲極區下方， 其中所述第1源極/汲極區及所述第2源極/汲極區經由在所述第1源極/汲極區與所述第2源極/汲極區之間形成歐姆接觸的連接結構彼此連接，且 其中所述連接結構包括金屬、金屬化合物或矽。
  19. 如請求項18所述的多堆疊半導體裝置，其中所述連接結構的一個末端接觸所述第1源極/汲極區的頂部部分，且所述連接結構的另一末端接觸所述第2源極/汲極區的底部部分。
  20. 如請求項18所述的多堆疊半導體裝置，其中所述第1源極/汲極區及所述第2源極/汲極區包括連接至所述連接結構的金屬離子佈植結構。
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Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9812451B2 (en) * 2016-02-03 2017-11-07 Taiwan Semiconductor Manufacturing Company, Ltd Field effect transistor contact with reduced contact resistance
US10388569B1 (en) * 2018-06-26 2019-08-20 International Business Machines Corporation Formation of stacked nanosheet semiconductor devices
US10748901B2 (en) * 2018-10-22 2020-08-18 International Business Machines Corporation Interlayer via contacts for monolithic three-dimensional semiconductor integrated circuit devices
US20200294969A1 (en) * 2019-03-15 2020-09-17 Intel Corporation Stacked transistors with dielectric between source/drain materials of different strata
US11791380B2 (en) * 2019-12-13 2023-10-17 Intel Corporation Single gated 3D nanowire inverter for high density thick gate SOC applications
US11362090B2 (en) * 2020-01-31 2022-06-14 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device having buried logic conductor type of complementary field effect transistor, method of generating layout diagram and system for same
US11222831B2 (en) * 2020-06-04 2022-01-11 Samsung Electronics Co., Ltd. Stacked integrated circuit devices

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