TW202327039A

TW202327039A - 半導體裝置、半導體記憶裝置、及半導體裝置之製造方法

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Publication number: TW202327039A
Application number: TW111125792A
Authority: TW
Inventors: 塩川太郎; 佐久間究; 佐久間恵子; 岡嶋睦; 松尾和展; 戶田将也
Original assignee: 日商鎧俠股份有限公司
Priority date: 2021-12-17
Filing date: 2022-07-08
Publication date: 2023-07-01
Also published as: US20230197857A1; TWI852037B; JP2023090214A; CN116322023A

Abstract

實施方式之半導體裝置具備：第1電極；第2電極；氧化物半導體層，其設置於第1電極與第2電極之間，於與自第1電極朝向第2電極之第1方向垂直之面中，包含由第1電極包圍之第1區域；閘極電極，其與氧化物半導體層對向；閘極絕緣層；第1絕緣層，其設置於閘極電極與第1電極之間；及第2絕緣層，其設置於閘極電極與第2電極之間；且與第1方向平行之剖面中之第1電極之第1部分與第1電極之第2部分之第2方向上之第1最大距離，大於上述剖面中之第1絕緣層之第3部分與第1絕緣層之第4部分之間之第2方向上之最小距離。

Description

半導體裝置、半導體記憶裝置、及半導體裝置之製造方法

本發明之實施方式係關於一種半導體裝置、半導體記憶裝置、及半導體裝置之製造方法。

於氧化物半導體層形成通道之氧化物半導體電晶體，具備斷開動作時之通道洩漏電流極小之優異之特性。因此，例如，能夠將氧化物半導體電晶體應用於動態隨機存取記憶體(DRAM)之記憶胞之開關電晶體。

一實施方式提供一種電晶體特性優異之半導體裝置。實施方式之半導體裝置具備：第1電極；第2電極；氧化物半導體層，其設置於上述第1電極與上述第2電極之間，於與自上述第1電極朝向上述第2電極之第1方向垂直之面中，包含由上述第1電極包圍之第1區域；閘極電極，其於上述第1方向上，設置於上述第1電極與上述第2電極之間，且與上述氧化物半導體層對向；閘極絕緣層，其設置於上述氧化物半導體層與上述閘極電極之間；第1絕緣層，其設置於上述閘極電極與上述第1電極之間；及第2絕緣層，其設置於上述閘極電極與上述第2電極之間。於與上述第1方向平行之剖面中，上述第1電極包含第1部分與第2部分，於與上述第1方向垂直之第2方向上於上述第1部分與上述第2部分之間設置有上述第1區域。於上述剖面中，上述第1絕緣層包含第3部分與第4部分，於上述第2方向上於上述第3部分與上述第4部分之間設置有上述氧化物半導體層。上述第2方向上之上述第1部分與上述第2部分之間之第1最大距離，大於上述第2方向上之上述第3部分與上述第4部分之間之最小距離。根據上述構成，能夠提供一種電晶體特性優異之半導體裝置。

以下，參照圖式就本發明之實施方式進行說明。

再者，於以下之說明中，對相同或類似之構件等標註相同之符號，關於一度說明過之構件等，有時會適當省略其說明。

又，於本說明書中，為了方便起見而有時使用「上」或「下」之類之用語。「上」或「下」只不過係表示圖式內之相對性位置關係之用語，並非為規定相對於重力之位置關係之用語。

構成本說明書中之半導體裝置及半導體記憶裝置之構件之化學組成之定性分析及定量分析，例如能夠利用二次離子質譜法(Secondary Ion Mass Spectrometry：SIMS)、能量色散X射線光譜法(Energy Dispersive X-ray Spectroscopy：EDX)、盧瑟福背散射分析法(Rutherford Back-Scattering Spectroscopy：RBS)來進行。又，構成半導體裝置及半導體記憶裝置之構件之厚度、構件間之距離、結晶粒徑等之測定，例如能夠使用透射電子顯微鏡(Transmission Electron Microscope：TEM)。

(第1實施方式) 第1實施方式之半導體裝置具備：第1電極；第2電極；氧化物半導體層，其設置於第1電極與第2電極之間，於與自第1電極朝向第2電極之第1方向垂直之面中，包含由第1電極包圍之第1區域；閘極電極，其與氧化物半導體層對向；閘極絕緣層，其設置於氧化物半導體層與閘極電極之間；第1絕緣層，其設置於閘極電極與第1電極之間；及第2絕緣層，其設置於閘極電極與第2電極之間。而且，於與第1方向平行之剖面中，第1電極包含第1部分與第2部分，於與第1方向垂直之第2方向上於第1部分與第2部分之間設置有第1區域。又，於該剖面中，第1絕緣層包含第3部分與第4部分，於第2方向上於第3部分與第4部分之間設置有氧化物半導體層。第2方向上之第1部分與第2部分之間之第1最大距離，大於第2方向上之第3部分與第4部分之間之最小距離。

圖1、圖2、及圖3係第1實施方式之半導體裝置之模式剖視圖。圖2係圖1之AA'剖視圖。圖3係圖1之BB'剖視圖。於圖1中，將上下方向稱為第1方向。於圖1中，將左右方向稱為第2方向。第2方向與第1方向垂直。

第1實施方式之半導體裝置為電晶體100。電晶體100為於氧化物半導體形成通道之氧化物半導體電晶體。電晶體100中，包圍形成通道之氧化物半導體層而設置閘極電極。電晶體100為所謂之環繞閘極電晶體(SGT)。電晶體100為所謂之縱向型電晶體。

電晶體100具備下部電極12、上部電極14、氧化物半導體層16、閘極電極18、閘極絕緣層20、下部絕緣層24、及上部絕緣層26。下部電極12包含第1部分12a及第2部分12b。氧化物半導體層16包含下部區域16a。下部絕緣層24包含第3部分24a及第4部分24b。上部絕緣層26包含第5部分26a及第6部分26b。

矽基板10為基板之一例。下部電極12為第1電極之一例。上部電極14為第2電極之一例。下部絕緣層24為第1絕緣層之一例。上部絕緣層26為第2絕緣層之一例。下部區域16a為第1區域之一例。

矽基板10例如為單晶矽。基板並不限定為矽基板。基板例如亦可為矽基板以外之半導體基板。基板例如亦可為絕緣基板。

下部電極12設置於矽基板10之上。於矽基板10與下部電極12之間設置有基板絕緣層22。

下部電極12作為電晶體100之源極電極或汲極電極而發揮功能。

下部電極12為導電體。下部電極12例如包含氧化物導電體或金屬。下部電極12例如為包含銦(In)、錫(Sn)、及氧(O)之氧化物導電體。下部電極12例如為氧化銦錫。下部電極12例如為包含鎢(W)、鉬(Mo)、銅(Cu)、鋁(Al)、鈦(Ti)、或鉭(Ta)之金屬。

下部電極12例如亦可具有複數個導電體之積層構造。

上部電極14設置於矽基板10之上。上部電極14設置於下部電極12之上。於矽基板10與上部電極14之間，設置有下部電極12。自下部電極12朝向上部電極14之方向為第1方向。

上部電極14作為電晶體100之源極電極或汲極電極而發揮功能。

上部電極14為導電體。上部電極14例如包含氧化物導電體或金屬。上部電極14例如為包含銦(In)、錫(Sn)、及氧(O)之氧化物導電體。上部電極14例如為氧化銦錫。上部電極14例如為包含鎢(W)、鉬(Mo)、銅(Cu)、鋁(Al)、鈦(Ti)、或鉭(Ta)之金屬。

上部電極14例如亦可具有複數個導電體之積層構造。

下部電極12與上部電極14例如由相同之材料形成。下部電極12及上部電極14例如為包含銦(In)、錫(Sn)、及氧(O)之氧化物導電體。下部電極12及上部電極14例如為氧化銦錫。

氧化物半導體層16設置於矽基板10之上。氧化物半導體層16設置於下部電極12與上部電極14之間。氧化物半導體層16例如與下部電極12相接。氧化物半導體層16例如與上部電極14相接。

於氧化物半導體層16中，形成有於電晶體100之接通動作時成為電流路徑之通道。

氧化物半導體層16為氧化物半導體。氧化物半導體層16例如為非晶形。

氧化物半導體層16例如包含選自由銦(In)、鎵(Ga)、矽(Si)、鋁(Al)、及錫(Sn)所組成之群之至少一種元素、鋅(Zn)、及氧(O)。氧化物半導體層16例如包含銦(In)、鎵(Ga)、及鋅(Zn)。

氧化物半導體層16例如包含選自由鈦(Ti)、鋅(Zn)、及鎢(W)所組成之群之至少一種元素。氧化物半導體層16例如包含氧化鈦、氧化鋅、或氧化鎢。

氧化物半導體層16例如具有與下部電極12之化學組成、及上部電極14之化學組成不同之化學組成。

氧化物半導體層16包含下部區域16a。如圖3所示，下部區域16a於與第1方向垂直之面中，由下部電極12包圍。

氧化物半導體層16包含氧空位。氧化物半導體層16之中之氧空位作為供體而發揮功能。

於氧化物半導體層16之與第1方向平行之剖面中，氧化物半導體層16中之第1位置(圖1中之P1)上之第2方向之氧化物半導體層16之第1寬度(圖1中之w1)，小於氧化物半導體層16中之較第1位置P1接近上部電極14之第2位置(圖1中之P2)上之第2方向之氧化物半導體層16之第2寬度(圖1中之w2)。

氧化物半導體層16之第2方向之寬度例如自上部電極14朝向下部電極12變小。氧化物半導體層16之側面具有順向錐形形狀。

氧化物半導體層16之第1方向之長度例如為80 nm以上200 nm以下。氧化物半導體層16之第2方向之寬度例如為20 nm以上100 nm以下。

閘極電極18以其第1方向上之位置座標成為下部電極12與上部電極14各自之第1方向上之位置座標之間之值之方式設置。閘極電極18與氧化物半導體層16對向。

如圖2所示，閘極電極18包圍氧化物半導體層16而設置。閘極電極18設置於氧化物半導體層16之周圍。

閘極電極18例如為金屬、金屬化合物、或半導體。閘極電極18例如包含鎢(W)。

閘極電極18之第1方向之長度例如為20 nm以上100 nm以下。

閘極絕緣層20設置於氧化物半導體層16與閘極電極18之間。閘極絕緣層20包圍氧化物半導體層16而設置。

閘極絕緣層20例如為氧化物或氮氧化物。閘極絕緣層20例如包含氧化矽或氧化鋁。閘極絕緣層20之厚度例如為2 nm以上10 nm以下。

基板絕緣層22設置於矽基板10與下部電極12之間。基板絕緣層22例如為氧化物、氮化物、或氮氧化物。基板絕緣層22例如包含氧化矽、氮化矽、或氮氧化矽。基板絕緣層22例如為氧化矽、氮化矽、或氮氧化矽。

下部絕緣層24設置於下部電極12之上。下部絕緣層24設置於閘極電極18與下部電極12之間。

下部絕緣層24包圍氧化物半導體層16。下部絕緣層24包圍閘極絕緣層20。於下部絕緣層24與氧化物半導體層16之間，設置有閘極絕緣層20。

下部絕緣層24例如為氧化物、氮化物、或氮氧化物。下部絕緣層24例如包含氧化矽、氮化矽、或氮氧化矽。下部絕緣層24例如包含氧化矽層、氮化矽層、或氮氧化矽層。下部絕緣層24例如為氧化矽層、氮化矽層、或氮氧化矽層。

上部絕緣層26設置於閘極電極18之上。上部絕緣層26設置於閘極電極18與上部電極14之間。

上部絕緣層26包圍氧化物半導體層16。上部絕緣層26包圍閘極絕緣層20。於上部絕緣層26與氧化物半導體層16之間，設置有閘極絕緣層20。

上部絕緣層26例如為氧化物、氮化物、或氮氧化物。上部絕緣層26例如包含氧化矽、氮化矽、或氮氧化矽。上部絕緣層26例如包含氧化矽層、氮化矽層、或氮氧化矽層。上部絕緣層26例如為氧化矽層、氮化矽層、或氮氧化矽層。

與第1方向平行且包含氧化物半導體層16之剖面中之下部電極12之第1部分12a、與下部電極12之第2部分12b之間之第2方向之第1最大距離(圖1中之d1)，大於上述剖面中之下部絕緣層24之第3部分24a、與下部絕緣層24之第4部分24b之間之第2方向之最小距離(圖1中之d2)。

圖1為與第1方向平行且包含氧化物半導體層16之剖面之一例。於第2方向上，於第1部分12a與第2部分12b之間，設置有氧化物半導體層16之下部區域16a。又，於第2方向上，於第3部分24a與第4部分24b之間，設置有氧化物半導體層16。

第1最大距離d1例如為最小距離d2之1.2倍以上2倍以下。

又，例如，第1最大距離d1大於上述剖面中之上部絕緣層26之第5部分26a、與上部絕緣層26之第6部分26b之間之第2方向之第2最大距離(圖1中之d3)。於第2方向上，於第5部分26a與第6部分26b之間，設置有氧化物半導體層16。

第1最大距離d1例如為第2最大距離d3之1.1倍以上1.5倍以下。

接下來，就第1實施方式之半導體裝置之製造方法之第1例進行說明。

第1實施方式之半導體裝置之製造方法之第1例將第1導電膜、第1絕緣膜、導電層、及第2絕緣膜積層於第1方向，貫通第2絕緣膜、導電層、第1絕緣膜而形成到達第1導電膜之孔，對露出於孔之底之第1導電膜進行蝕刻，形成於與第1方向垂直之第2方向擴展之凹部，於凹部及孔之內部形成氧化物半導體膜，形成第2導電膜。進而，於形成凹部之前，於孔之內部形成第3絕緣膜，於形成凹部之前，對第3絕緣膜之底部進行蝕刻，使第1導電膜露出。進而，於形成第3絕緣膜之後，於使第1導電膜露出之前，於孔之內部形成保護膜，於形成凹部之後，於形成氧化物半導體膜之前去除保護膜。

圖4、圖5、圖6、圖7、圖8、圖9、圖10、圖11、圖12、及圖13係表示第1實施方式之半導體記憶裝置之製造方法之第1例之模式剖視圖。圖4～圖13分別表示與圖1對應之剖面。圖4～圖13係表示電晶體100之製造方法之第1例之圖。

首先，於矽基板10之上，將第1氧化矽膜31、第1氧化銦錫膜32、第2氧化矽膜33、鎢層34、及第3氧化矽膜35依序積層於第1方向上(圖4)。第1氧化銦錫膜32為第1導電膜之一例。第2氧化矽膜33為第1絕緣膜之一例。鎢層34為導電層之一例。第3氧化矽膜35為第2絕緣膜之一例。第1氧化矽膜31、第1氧化銦錫膜32、第2氧化矽膜33、鎢層34、及第3氧化矽膜35例如利用化學氣相沈積法(CVD法)來形成。

第1氧化矽膜31最終成為基板絕緣層22。第1氧化銦錫膜32之一部分最終成為下部電極12。第2氧化矽膜33之一部分最終成為下部絕緣層24。鎢層34之一部分最終成為閘極電極18。第3氧化矽膜35之一部分最終會成為上部絕緣層26。

接下來，自第3氧化矽膜35之表面，貫通第3氧化矽膜35、鎢層34、第2氧化矽膜33，而形成到達第1氧化銦錫膜32之開口部36(圖5)。開口部36為孔之一例。開口部36具有孔徑朝向第1氧化銦錫膜32變小之順向錐形形狀。開口部36係例如使用微影法、及反應性離子蝕刻法(RIE法)來形成。

接下來，於開口部36之內部形成第4氧化矽膜37(圖6)。第4氧化矽膜37為第3絕緣膜之一例。第4氧化矽膜37例如利用CVD法來形成。第4氧化矽膜37之一部分，最終會成為閘極絕緣層20。

接下來，於開口部36之內部形成非晶形矽膜38(圖7)。非晶形矽膜38為保護膜之一例。非晶形矽膜38形成於第4氧化矽膜37之上。非晶形矽膜38例如利用CVD法來形成。

接下來，對開口部36之底部之非晶形矽膜38進行蝕刻，使第4氧化矽膜37露出(圖8)。非晶形矽膜38例如使用RIE法來蝕刻。

接下來，對開口部36之底部之第4氧化矽膜37進行蝕刻，使第1氧化銦錫膜32露出(圖9)。第4氧化矽膜37例如使用RIE法來蝕刻。

非晶形矽膜38於對開口部36之底部之第4氧化矽膜37進行蝕刻時，防止開口部36之側面之第4氧化矽膜37被蝕刻。

接下來，對露出於開口部36之底之第1氧化銦錫膜32進行蝕刻，形成於與第1方向垂直之第2方向上擴展之凹部40(圖10)。於形成凹部40時，例如，進行各向同性蝕刻。於形成凹部40時，例如對第1氧化銦錫膜32各向同性地進行蝕刻。第1氧化銦錫膜32之蝕刻，使用乾式蝕刻法或濕式蝕刻法。

於形成凹部40時，例如，於包含氯或氨之電漿環境中進行蝕刻。藉由於包含氯或氨之電漿環境中進行蝕刻，例如，能夠抑制第2氧化矽膜33或第4氧化矽膜37被蝕刻。

非晶形矽膜38係於形成凹部40時，防止開口部36之側面之第4氧化矽膜37被蝕刻。

接下來，去除非晶形矽膜38。非晶形矽膜38係例如使用乾式蝕刻法去除。接下來，利用氧化物半導體膜41填埋開口部36(圖11)。氧化物半導體膜41之一部分成為氧化物半導體層16。填埋凹部40之氧化物半導體膜41，成為氧化物半導體層16之下部區域16a。

氧化物半導體膜41例如包含銦(In)、鎵(Ga)、及鋅(Zn)。氧化物半導體膜41例如利用CVD法來形成。

接下來，去除氧化物半導體膜41之上部，使第3氧化矽膜35之表面露出(圖12)。氧化物半導體膜41例如使用RIE法來蝕刻、去除。

接下來，形成第2氧化銦錫膜42(圖13)。第2氧化銦錫膜42為第2導電膜之一例。第2氧化銦錫膜42例如利用CVD法來形成。第2氧化銦錫膜42最終成為上部電極14。

藉由以上之製造方法，製造圖1、圖2、及圖3所示之電晶體100。

接下來，就第1實施方式之半導體裝置之製造方法之第2例進行說明。

第1實施方式之半導體裝置之製造方法之第2例將第1導電膜、第1絕緣膜、絕緣層、及第2絕緣膜積層於第1方向上，貫通第2絕緣膜、絕緣層、第1絕緣膜而形成到達第1導電膜之孔，對露出於孔之底之第1導電膜進行蝕刻，形成於與第1方向垂直之第2方向上擴展之凹部，於凹部及孔之內部形成氧化物半導體膜，形成第2導電膜，去除絕緣層，於去除絕緣層後之區域，形成導電層。進而，於形成凹部之前，於孔之內部形成第3絕緣膜，於形成凹部之前，對第3絕緣膜之底部進行蝕刻，使第1導電膜露出。進而，於形成第3絕緣膜之後，於使第1導電膜露出之前，於孔之內部形成保護膜，於形成凹部之後，於形成氧化物半導體膜之前，去除保護膜。

圖14、圖15、圖16、圖17、及圖18係表示第1實施方式之半導體記憶裝置之製造方法之第2例之模式剖視圖。圖14～圖18分別表示與圖1對應之剖面。圖14～圖18係表示電晶體100之製造方法之第2例之圖。

首先，於矽基板10之上，將第1氧化矽膜31、第1氧化銦錫膜32、第2氧化矽膜33、氮化矽層44、及第3氧化矽膜35依序積層於第1方向上(圖14)。第1氧化銦錫膜32為第1導電膜之一例。第2氧化矽膜33為第1絕緣膜之一例。氮化矽層44為絕緣層之一例。第3氧化矽膜35為第2絕緣膜之一例。第1氧化矽膜31、第1氧化銦錫膜32、第2氧化矽膜33、氮化矽層44、及第3氧化矽膜35例如利用CVD法來形成。

第1氧化矽膜31最終成為基板絕緣層22。第1氧化銦錫膜32之一部分最終成為下部電極12。第2氧化矽膜33之一部分最終成為下部絕緣層24。第3氧化矽膜35之一部分最終成為上部絕緣層26。

接下來，自第3氧化矽膜35之表面，貫通第3氧化矽膜35、氮化矽層44、第2氧化矽膜33，而形成到達第1氧化銦錫膜32之開口部36(圖15)。開口部36為孔之一例。開口部36具有孔徑朝向第1氧化銦錫膜32變小之順向錐形形狀。開口部36例如使用微影法、及RIE法來形成。

然後，於第1實施方式之半導體記憶裝置之製造方法之第1例中，利用與圖6～圖13所示之方法相同之方法，形成圖16之構造。

接下來，例如，使用未圖示之開口部，選擇性地去除氮化矽層44(圖17)。氮化矽層44例如使用濕式蝕刻法來去除。

接下來，於去除氮化矽層44後之區域形成鎢層45(圖18)。鎢層45為導電層之一例。鎢層45例如利用CVD法來形成。鎢層45最終成為閘極電極18。

以下，就第1實施方式之半導體裝置之作用及效果進行說明。

於氧化物半導體層形成通道之氧化物半導體電晶體，具備斷開動作時之通道洩漏電流極小之優異之特性。因此，例如，研究將氧化物半導體電晶體應用於DRAM之記憶胞之開關電晶體。

例如，縱向型氧化物半導體電晶體有時起因於電晶體構造之上下非對稱性而於電晶體特性產生非對稱性。例如，有時根據接通電流之流動方向而於接通電流之大小產生差異。

例如，若DRAM之記憶胞之開關電晶體之電晶體特性產生非對稱性，則DRAM之動作特性劣化。因此，期待實現降低電晶體特性之非對稱性之氧化物半導體電晶體。

圖19係比較例之半導體裝置之模式剖視圖。圖19係與第1實施方式之半導體裝置之圖1對應之圖。

比較例之半導體裝置為電晶體900。電晶體900為氧化物半導體電晶體。電晶體900於氧化物半導體層16不包含下部區域16a之方面與第1實施方式之電晶體100不同。

於比較例之電晶體900中，氧化物半導體層16之側面具有順向錐形形狀。因此，氧化物半導體層16與下部電極12之接觸面積，小於氧化物半導體層16與上部電極14之接觸面積。因此，例如，於每單位接觸面積之電阻相等之情形時，氧化物半導體層16與下部電極12之接觸電阻，大於氧化物半導體層16與上部電極14之接觸電阻。

因氧化物半導體層16與下部電極12之接觸電阻、和氧化物半導體層16與上部電極14之接觸電阻不同，而使得電晶體特性之非對稱性成為問題。例如，接通電流之非對稱性成為問題。所謂接通電流之非對稱性，係指於自上部電極14朝向下部電極12流通電流之情形時、與自下部電極12朝向上部電極14流通電流之情形時，接通電流之大小產生差。

第1實施方式之電晶體100中，氧化物半導體層16包含於第2方向上擴展之下部區域16a。因此，氧化物半導體層16與下部電極12之接觸面積，與比較例之電晶體900相比變大。因此，氧化物半導體層16與下部電極12之接觸電阻、和氧化物半導體層16與上部電極14之接觸電阻之差變小。因此，第1實施方式之電晶體100與比較例之電晶體900相比，降低電晶體特性之非對稱性。

於圖1中，自氧化物半導體層16與下部電極12之接觸電阻、和氧化物半導體層16與上部電極14之接觸電阻之差變小之觀點而言，較佳為第1最大距離d1為最小距離d2之1.2倍以上2倍以下。

於圖1中，自氧化物半導體層16與下部電極12之接觸電阻、和氧化物半導體層16與上部電極14之接觸電阻之差變小之觀點而言，較佳為第1最大距離d1為第2最大距離d3之1.1倍以上1.5倍以下。

自降低電晶體特性之非對稱性之觀點而言，較佳為下部電極12與上部電極14由相同之材料形成。

(第1變化例) 圖20係第1實施方式之第1變化例之半導體裝置之模式剖視圖。圖20係與第1實施方式之圖1對應之圖。

第1實施方式之第1變化例之電晶體101，於氧化物半導體層16之下部區域16a包含空腔16ax之方面與第1實施方式之電晶體100不同。

電晶體101藉由下部區域16a包含空腔16ax，例如緩和因下部區域16a之熱膨脹或熱收縮而產生之應力。因此，例如，抑制氧化物半導體層16與下部電極12之接觸電阻之變動，提高電晶體101之可靠性。

又，電晶體101藉由下部區域16a包含空腔16ax，例如，下部區域16a之中之氧向空腔16ax擴散。因此，例如氧化物半導體層16之中之氧空位濃度變高，降低氧化物半導體層16與下部電極12之接觸電阻。

(第2變化例) 圖21係第1實施方式之第2變化例之半導體裝置之模式剖視圖。圖21係與第1實施方式之圖1對應之圖。

第1實施方式之第2變化例之電晶體102，於包含芯絕緣層46之方面與第1實施方式之電晶體100不同。芯絕緣層46於與第1方向垂直之面中，由氧化物半導體層16包圍。芯絕緣層46例如包含閘極電極18，於與第1方向垂直之剖面中，由氧化物半導體層16包圍。

芯絕緣層46例如為氧化物、氮化物、或氮氧化物。芯絕緣層46例如包含氧化矽、氮化矽、或氮氧化矽。芯絕緣層46例如包含氧化矽層、氮化矽層、或氮氧化矽層。芯絕緣層46例如為氧化矽層、氮化矽層、或氮氧化矽層。

以上，根據第1實施方式及變化例，實現降低電晶體特性之非對稱性之半導體裝置。

(第2實施方式) 第2實施方式之半導體裝置於第2絕緣層與氧化物半導體層之間之閘極絕緣層之第2方向上之厚度較第1絕緣層與氧化物半導體層之間之閘極絕緣層之第2方向上之厚度薄之方面，與第1實施方式之半導體裝置不同。以下，有時關於與第1實施方式重複之內容省略一部分記述。

圖22係第2實施方式之半導體裝置之模式剖視圖。圖22係與第1實施方式之圖1對應之圖。

第2實施方式之半導體裝置為電晶體200。電晶體200為氧化物半導體電晶體。電晶體200為所謂之SGT。電晶體200為所謂之縱向型電晶體。

電晶體200具備下部電極12、上部電極14、氧化物半導體層16、閘極電極18、閘極絕緣層20、下部絕緣層24、及上部絕緣層26。下部電極12包含第1部分12a及第2部分12b。氧化物半導體層16包含下部區域16a。下部絕緣層24包含第3部分24a及第4部分24b。上部絕緣層26包含第5部分26a及第6部分26b。

上部絕緣層26與氧化物半導體層16之間之閘極絕緣層20之第2方向上之厚度，較下部絕緣層24與氧化物半導體層16之間之閘極絕緣層20之第2方向上之厚度薄。

於第2實施方式之電晶體200中，上部絕緣層26與氧化物半導體層16之間之閘極絕緣層20之厚度較薄。因此，氧化物半導體層16與上部電極14之接觸面積例如與第1實施方式之電晶體100相比變大。因此，降低氧化物半導體層16與上部電極14之接觸電阻，從而降低電晶體200之接通電阻。

(變化例) 圖23係第2實施方式之變化例之半導體裝置之模式剖視圖。圖23係與第2實施方式之圖22對應之圖。

第2實施方式之變化例之電晶體201，於上部絕緣層26之至少一部分與氧化物半導體層16相接之方面與第2實施方式之電晶體200不同。

以上，根據第2實施方式及變化例，實現降低電晶體特性之非對稱性之半導體裝置。

(第3實施方式) 第3實施方式之半導體裝置於氧化物半導體層之與第1方向平行之剖面中，氧化物半導體層之中之第1位置上之與第1方向垂直之第2方向之第1寬度，與氧化物半導體層之中之較第1位置接近第2電極之第2位置上之第2方向之第2寬度相等之點，與第1實施方式之半導體裝置不同。以下，有時關於與第1實施方式重複之內容省略一部分記述。

圖24係第3實施方式之半導體裝置之模式剖視圖。圖24係與第1實施方式之圖1對應之圖。

第3實施方式之半導體裝置為電晶體300。電晶體300為氧化物半導體電晶體。電晶體300為所謂之SGT。電晶體300為所謂之縱向型電晶體。

電晶體300具備下部電極12、上部電極14、氧化物半導體層16、閘極電極18、閘極絕緣層20、下部絕緣層24、及上部絕緣層26。下部電極12包含第1部分12a及第2部分12b。氧化物半導體層16包含下部區域16a。下部絕緣層24包含第3部分24a及第4部分24b。上部絕緣層26包含第5部分26a及第6部分26b。

於氧化物半導體層16之與第1方向平行之剖面中，氧化物半導體層16之中之第1位置(圖24中之P1)上之與第1方向垂直之第2方向之氧化物半導體層16之第1寬度(圖24中之w1)，與氧化物半導體層16之中之較第1位置P1接近上部電極14之第2位置(圖24中之P2)上之第2方向之氧化物半導體層16之第2寬度(圖24中之w2)相等。

氧化物半導體層16之第2方向之寬度例如自上部電極14朝向下部電極12相同。氧化物半導體層16之側面不具有錐形形狀。

例如，考慮氧化物半導體層16與下部電極12之間之每單位接觸面積之電阻，大於氧化物半導體層16與上部電極14之間之每單位接觸面積之電阻之情況。例如，於下部電極12與上部電極14之材料不同之情形時，考慮氧化物半導體層16與下部電極12之間之每單位接觸面積之電阻，大於氧化物半導體層16與上部電極14之間之每單位接觸面積之電阻之情況。於該情形時，若氧化物半導體層16與下部電極12之接觸面積，和氧化物半導體層16與上部電極14之接觸面積相等，則氧化物半導體層16與下部電極12之接觸電阻大於氧化物半導體層16與上部電極14之接觸電阻。

根據第3實施方式之電晶體300，氧化物半導體層16包含於第2方向上擴展之下部區域16a。因此，氧化物半導體層16與下部電極12之接觸面積，和氧化物半導體層16與上部電極14之接觸面積相比變大。因此，氧化物半導體層16與下部電極12之接觸電阻，和氧化物半導體層16與上部電極14之接觸電阻之差變小。因此，第3實施方式之電晶體300降低電晶體特性之非對稱性。

以上，根據第3實施方式，實現降低電晶體特性之非對稱性之半導體裝置。

(第4實施方式) 第4實施方式之半導體記憶裝置具備：第1電極；第2電極；氧化物半導體層，其設置於第1電極與第2電極之間，於與自第1電極朝向第2電極之第1方向垂直之面中，包含由第1電極包圍之第1區域；閘極電極，其於第1方向上，與氧化物半導體層對向；閘極絕緣層，其設置於氧化物半導體層與閘極電極之間；第1絕緣層，其設置於閘極電極與第1電極之間；第2絕緣層，其設置於閘極電極與第2電極之間；及電容器，其電性連接於第1電極或第2電極。而且，於與第1方向平行之剖面中，第1電極包含第1部分與第2部分，於與第1方向垂直之第2方向上於第1部分與第2部分之間設置有第1區域。又，於該剖面中，第1絕緣層包含第3部分與第4部分，於第2方向上於第3部分與第4部分之間設置有氧化物半導體層。第2方向上之第1部分與第2部分之間之第1最大距離，大於第2方向上之第3部分與第4部分之間之最小距離。

第4實施方式之半導體記憶裝置為半導體記憶體400。第4實施方式之半導體記憶裝置為DRAM。半導體記憶體400將第1實施方式之電晶體100用作DRAM之記憶胞之開關電晶體。

以下，關於與第1實施方式重複之內容省略一部分記述。

圖25係第4實施方式之半導體記憶裝置之等效電路圖。圖25例示了記憶胞MC為1個之情況，但記憶胞MC例如亦可陣列狀地設置複數個。

半導體記憶體400具備記憶胞MC、字元線WL、位元線BL、及板線PL。記憶胞MC包含開關電晶體TR及電容器CA。於圖25中，由虛線包圍之區域為記憶胞MC。

字元線WL電性連接於開關電晶體TR之閘極電極。位元線BL電性連接於開關電晶體TR之源極、汲極電極之一者。電容器CA之一個電極電性連接於開關電晶體TR之源極、汲極電極之另一者。電容器CA之另一個電極連接於板線PL。

記憶胞MC藉由於電容器CA中儲存電荷來記憶資料。資料之寫入及讀出藉由使開關電晶體TR接通動作來進行。

例如，於對位元線BL施加所期望之電壓之狀態下，使開關電晶體TR接通動作，來進行向記憶胞MC之資料之寫入。

又，例如，使開關電晶體TR接通動作，偵測與儲存於電容器中之電荷量對應之位元線BL之電壓變化，來進行記憶胞MC之資料之讀出。

圖26係第4實施方式之半導體記憶裝置之模式剖視圖。圖26表示半導體記憶體400之記憶胞MC之剖面。

半導體記憶體400包含矽基板10、開關電晶體TR、電容器CA、下部層間絕緣層50、及上部層間絕緣層52。

開關電晶體TR具備下部電極12、上部電極14、氧化物半導體層16、閘極電極18、閘極絕緣層20、下部絕緣層24、及上部絕緣層26。下部電極12包含第1部分12a及第2部分12b。氧化物半導體層16包含下部區域16a。下部絕緣層24包含第3部分24a及第4部分24b。上部絕緣層26包含第5部分26a及第6部分26b。

下部電極12為第1電極之一例。上部電極14為第2電極之一例。下部絕緣層24為第1絕緣層之一例。上部絕緣層26為第2絕緣層之一例。下部區域16a為第1區域之一例。

開關電晶體TR具有與第1實施方式之電晶體100相同之構造。

電容器CA設置於矽基板10與開關電晶體TR之間。電容器CA設置於矽基板10與下部電極12之間。電容器CA電性連接於下部電極12。

電容器CA具備單元電極71、板狀電極72、電容器絕緣膜73。單元電極71電性連接於下部電極12。單元電極71例如與下部電極12相接。

單元電極71及板狀電極72例如為氮化鈦。電容器絕緣膜73例如具有氧化鋯、氧化鋁、氧化鋯之積層構造。

閘極電極18例如電性連接於未圖示之字元線WL。上部電極14例如電性連接於未圖示之位元線BL。板狀電極72例如連接於未圖示之板線PL。

半導體記憶體400將斷開動作時之通道洩漏電流極小之氧化物半導體電晶體，應用於開關電晶體TR。因此，可實現電荷保持特性優異之DRAM。

又，半導體記憶體400之開關電晶體TR，降低電晶體特性之非對稱性。因此，可提高半導體記憶體400之動作特性。

於第1到第3實施方式中，以閘極電極18包圍氧化物半導體層16而設置之電晶體為例進行了說明，但本發明之實施方式之電晶體亦可為閘極電極不包圍氧化物半導體層之電晶體。例如，本發明之實施方式之電晶體亦可為氧化物半導體層由2根閘極電極夾持之電晶體。

於第1實施方式之製造方法中，以於開口部36之內部形成非晶形矽膜38作為保護膜之情況為例進行了說明，但亦能夠省略保護膜之形成。

於第1實施方式之製造方法中，以於開口部36之內部於形成第4氧化矽膜37之後形成凹部40之情況為例進行了說明，但亦能夠於形成第4氧化矽膜37之前形成凹部40。

於第4實施方式中，以應用第1實施方式之電晶體之半導體記憶體為例進行了說明，但本發明之實施方式之半導體記憶體，亦可為應用第2或第3實施方式之電晶體之半導體記憶體。

於第4實施方式中，以單元電極電性連接於下部電極12之半導體記憶體為例進行了說明，但本發明之實施方式之半導體記憶體亦可為單元電極電性連接於上部電極14之半導體記憶體。

儘管已經描述了某些實施例，但是該等實施例僅係藉由示例之方式給出者，並且不意圖限制本發明之範圍。實際上，本文描述之半導體裝置、半導體記憶裝置、及半導體裝置之製造方法能夠以多種其他形式來體現，再者，於不背離本發明之精神之情形時，可對本文所述之裝置和方法之形式進行各種省略、替代和改變。所附申請專利範圍及其等同物旨在覆蓋該等形式或修改，其等屬於本發明之範圍和精神內。 [相關申請案之引用]

本申請案基於2021年12月17日提出申請之在先日本專利申請案第2021-205071號之優先權而主張優先權利益，藉由引用將其全部內容併入本文中。

10:矽基板 12:下部電極 12a:第1部分 12b:第2部分 14:上部電極 16:氧化物半導體層 16a:下部區域 16ax:空腔 18:閘極電極 20:閘極絕緣層 22:基板絕緣層 24:下部絕緣層 24a:第3部分 24b:第4部分 26:上部絕緣層 26a:第5部分 26b:第6部分 31:第1氧化矽膜 32:第1氧化銦錫膜 33:第2氧化矽膜 34:鎢層 35:第3氧化矽膜 36:開口部 37:第4氧化矽膜 38:非晶形矽膜 41:氧化物半導體膜 42:第2氧化銦錫膜 44:氮化矽層 46:芯絕緣層 50:下部層間絕緣層 52:上部層間絕緣層 71:單元電極 72:板狀電極 73:電容器絕緣膜 100:電晶體 101:電晶體 102:電晶體 200:電晶體 201:電晶體 300:電晶體 400:半導體記憶體 900:電晶體 BL:位元線 CA:電容器 d1:第1最大距離 d2:最小距離 d3:第2最大距離 MC:記憶胞 P1:第1位置 P2:第2位置 PL:板線 TR:開關電晶體 w1:第1寬度 w2:第2寬度 WL:字元線

圖1係第1實施方式之半導體裝置之模式剖視圖。

圖2係第1實施方式之半導體裝置之模式剖視圖。

圖3係第1實施方式之半導體裝置之模式剖視圖。

圖4係表示第1實施方式之半導體記憶裝置之製造方法之第1例之模式剖視圖。

圖5係表示第1實施方式之半導體記憶裝置之製造方法之第1例之模式剖視圖。

圖6係表示第1實施方式之半導體記憶裝置之製造方法之第1例之模式剖視圖。

圖7係表示第1實施方式之半導體記憶裝置之製造方法之第1例之模式剖視圖。

圖8係表示第1實施方式之半導體記憶裝置之製造方法之第1例之模式剖視圖。

圖9係表示第1實施方式之半導體記憶裝置之製造方法之第1例之模式剖視圖。

圖10係表示第1實施方式之半導體記憶裝置之製造方法之第1例之模式剖視圖。

圖11係表示第1實施方式之半導體記憶裝置之製造方法之第1例之模式剖視圖。

圖12係表示第1實施方式之半導體記憶裝置之製造方法之第1例之模式剖視圖。

圖13係表示第1實施方式之半導體記憶裝置之製造方法之第1例之模式剖視圖。

圖14係表示第1實施方式之半導體記憶裝置之製造方法之第2例之模式剖視圖。

圖15係表示第1實施方式之半導體記憶裝置之製造方法之第2例之模式剖視圖。

圖16係表示第1實施方式之半導體記憶裝置之製造方法之第2例之模式剖視圖。

圖17係表示第1實施方式之半導體記憶裝置之製造方法之第2例之模式剖視圖。

圖18係表示第1實施方式之半導體記憶裝置之製造方法之第2例之模式剖視圖。

圖19係比較例之半導體裝置之模式剖視圖。

圖20係第1實施方式之第1變化例之半導體裝置之模式剖視圖。

圖21係第1實施方式之第2變化例之半導體裝置之模式剖視圖。

圖22係第2實施方式之半導體裝置之模式剖視圖。

圖23係第2實施方式之變化例之半導體裝置之模式剖視圖。

圖24係第3實施方式之半導體裝置之模式剖視圖。

圖25係第4實施方式之半導體記憶裝置之等效電路圖。

圖26係第4實施方式之半導體記憶裝置之模式剖視圖。

10:矽基板

12:下部電極

12a:第1部分

12b:第2部分

14:上部電極

16:氧化物半導體層

16a:下部區域

18:閘極電極

20:閘極絕緣層

22:基板絕緣層

24:下部絕緣層

24a:第3部分

24b:第4部分

26:上部絕緣層

26a:第5部分

26b:第6部分

100:電晶體

d1:第1最大距離

d2:最小距離

d3:第2最大距離

P1:第1位置

P2:第2位置

w1:第1寬度

w2:第2寬度

Claims

一種半導體裝置，其包含：第1電極；第2電極；氧化物半導體層，其設置於上述第1電極與上述第2電極之間，於與自上述第1電極朝向上述第2電極之第1方向垂直之面中，包含由上述第1電極包圍之第1區域；閘極電極，其與上述氧化物半導體層對向；閘極絕緣層，其設置於上述氧化物半導體層與上述閘極電極之間；第1絕緣層，其設置於上述閘極電極與上述第1電極之間；及第2絕緣層，其設置於上述閘極電極與上述第2電極之間；且於與上述第1方向平行之剖面中，上述第1電極包含第1部分與第2部分，於與上述第1方向垂直之第2方向上，於上述第1部分與上述第2部分之間設置有上述第1區域，於上述剖面中，上述第1絕緣層包含第3部分與第4部分，於上述第2方向上於上述第3部分與上述第4部分之間設置有上述氧化物半導體層，上述第2方向上之上述第1部分與上述第2部分之間之第1最大距離，大於上述第2方向上之上述第3部分與上述第4部分之間之最小距離。
如請求項1之半導體裝置，其中上述第1最大距離為上述最小距離之1.2倍以上。
如請求項1之半導體裝置，其中於上述剖面中，上述第2絕緣層包含第5部分與第6部分，於上述第2方向上於上述第5部分與上述第6部分之間設置有上述氧化物半導體層，上述第2方向上之上述第5部分與上述第6部分之間之第2最大距離，小於上述第1最大距離。
如請求項1之半導體裝置，其中上述閘極電極包圍上述氧化物半導體層。
如請求項1之半導體裝置，其中於上述氧化物半導體層之上述剖面中，上述氧化物半導體層之中之第1位置上之上述第2方向之第1寬度，小於上述氧化物半導體層之中之較上述第1位置接近上述第2電極之第2位置上之上述第2方向之第2寬度。
如請求項1之半導體裝置，其中上述第1區域包含空腔。
如請求項1之半導體裝置，其中上述第1電極與上述第2電極包含相同之材料。
如請求項1之半導體裝置，其中上述第1電極包含銦(In)、錫(Sn)、及氧(O)。
如請求項1之半導體裝置，其中上述第2絕緣層與上述氧化物半導體層之間之上述閘極絕緣層之上述第2方向上之厚度，較上述第1絕緣層與上述氧化物半導體層之間之上述閘極絕緣層之上述第2方向上之厚度薄。
如請求項9之半導體裝置，其中上述第2絕緣層與上述氧化物半導體層相接。
一種半導體記憶裝置，其包含：第1電極；第2電極；氧化物半導體層，其設置於上述第1電極與上述第2電極之間，於與自上述第1電極朝向上述第2電極之第1方向垂直之面中，包含由上述第1電極包圍之第1區域；閘極電極，其與上述氧化物半導體層對向；閘極絕緣層，其設置於上述氧化物半導體層與上述閘極電極之間；第1絕緣層，其設置於上述閘極電極與上述第1電極之間；第2絕緣層，其設置於上述閘極電極與上述第2電極之間；及電容器，其電性連接於上述第1電極或上述第2電極；且於與上述第1方向平行之剖面中，上述第1電極包含第1部分與第2部分，於與上述第1方向垂直之第2方向上，於上述第1部分與上述第2部分之間設置有上述第1區域，於上述剖面中，上述第1絕緣層包含第3部分與第4部分，於上述第2方向上於上述第3部分與上述第4部分之間設置有上述氧化物半導體層，上述第2方向上之上述第1部分與上述第2部分之間之第1最大距離，大於上述第2方向上之上述第3部分與上述第4部分之間之最小距離。
如請求項11之半導體記憶裝置，其中上述第1最大距離為上述最小距離之1.2倍以上。
如請求項11之半導體記憶裝置，其中於上述剖面中，上述第2絕緣層包含第5部分與第6部分，於上述第2方向上於上述第5部分與上述第6部分之間設置有上述氧化物半導體層，上述第2方向上之上述第5部分與上述第6部分之間之第2最大距離，小於上述第1最大距離。
如請求項11之半導體記憶裝置，其中上述閘極電極包圍上述氧化物半導體層。
如請求項11之半導體記憶裝置，其中於上述氧化物半導體層之上述剖面中，上述氧化物半導體層之中之第1位置上之上述第2方向之第1寬度，小於上述氧化物半導體層之中之較上述第1位置接近上述第2電極之第2位置上之上述第2方向之第2寬度。
如請求項11之半導體記憶裝置，其中上述第1區域包含空腔。
如請求項11之半導體記憶裝置，其中上述第1電極與上述第2電極包含相同之材料。
如請求項11之半導體記憶裝置，其中上述第1電極包含銦(In)、錫(Sn)、及氧(O)。
如請求項11之半導體記憶裝置，其中上述第2絕緣層與上述氧化物半導體層之間之上述閘極絕緣層之上述第2方向上之厚度，較上述第1絕緣層與上述氧化物半導體層之間之上述閘極絕緣層之上述第2方向上之厚度薄。
如請求項19之半導體記憶裝置，其中上述第2絕緣層與上述氧化物半導體層相接。
一種半導體裝置之製造方法，其係將第1導電膜、第1絕緣膜、導電層、及第2絕緣膜積層於第1方向上，貫通上述第2絕緣膜、上述導電層、上述第1絕緣膜，而形成到達上述第1導電膜之孔，對露出於上述孔之底之上述第1導電膜進行蝕刻，形成於與上述第1方向垂直之第2方向上擴展之凹部，於上述凹部及上述孔之內部形成氧化物半導體膜，形成第2導電膜。
如請求項21之半導體裝置之製造方法，其中於形成上述凹部之前，於上述孔之內部形成第3絕緣膜，於形成上述凹部之前，對上述第3絕緣膜之底部進行蝕刻而使上述第1導電膜露出。
如請求項22之半導體裝置之製造方法，其中於形成上述第3絕緣膜之後，且於使上述第1導電膜露出之前，於上述孔之內部形成保護膜，於形成上述凹部之後，於形成上述氧化物半導體膜之前，去除上述保護膜。
如請求項21之半導體裝置之製造方法，其中於形成上述凹部時，進行各向同性蝕刻。
如請求項21之半導體裝置之製造方法，其中上述第1導電膜包含銦(In)、錫(Sn)、及氧(O)，於形成上述凹部時，於包含氯或氨之電漿環境中進行蝕刻。
如請求項21之半導體裝置之製造方法，其中上述孔具有順向錐形形狀。