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TW202303839A - 積體電路的製造方法 - Google Patents

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TW202303839A
TW202303839A TW111113679A TW111113679A TW202303839A TW 202303839 A TW202303839 A TW 202303839A TW 111113679 A TW111113679 A TW 111113679A TW 111113679 A TW111113679 A TW 111113679A TW 202303839 A TW202303839 A TW 202303839A
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dipole
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transistor
semiconductor
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TW111113679A
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朱龍琨
黃懋霖
徐崇威
余佳霓
江國誠
程冠倫
王志豪
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台灣積體電路製造股份有限公司
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Abstract

一種處理積體電路的方法，包含形成第一全繞式閘極電晶體以及第二全繞式閘極電晶體。此方法形成偶極氧化物於第一全繞式閘極電晶體中但不形成偶極氧化物於第二全繞式閘極電晶體中。這是藉由在重新沉積界面介電層於第二全繞式閘極電晶體的奈米片上之前，從第二全繞式閘極電晶體的半導體奈米片上完全地移除界面介電層以及偶極-誘導層來實現的。

Description

積體電路的製造方法
本發明實施例是關於半導體製造，特別是關於全繞式閘極奈米片電晶體。
現代社會對電子裝置中不斷增加的計算能力有著持續的需求，包含智慧型手機、平板電腦、桌上型電腦、筆記型電腦以及許多其他類型的電子裝置。積體電路（integrated circuits）為這些電子裝置提供了計算能力。一種增加積體電路中的計算能力的方式為增加電晶體的數量以及增加其他可被包含在半導體基板的給定區域中的積體電路部件的數量。
積體電路可包含具有不同臨界電壓（threshold voltages）的電晶體。在全繞式閘極（gate all around；GAA）電晶體中，很難形成具有不同選定的臨界電壓但卻又不導入不必要的臨界電壓變化的電晶體。
本發明實施例提供一種積體電路的製造方法，包含形成複數個第一半導體奈米片對應至第一全繞式閘極電晶體的多個通道區；沉積第一界面介電層於那些第一半導體奈米片上；沉積偶極-誘導層於第一界面介電層上；沉積第一高介電常數介電層於偶極-誘導層上；以及藉由熱退火製程，自位於那些第一半導體奈米片上的偶極-誘導層與第一高介電常數介電層及第一界面介電層的至少一者形成偶極層。
本發明實施例提供一種積體電路的製造方法，包含形成積體電路的第一全繞式閘極電晶體的多個第一半導體奈米片；形成積體電路的第二全繞式閘極電晶體的多個第二半導體奈米片；沉積界面介電層於那些第一半導體奈米片以及那些第二半導體奈米片上；沉積偶極-誘導層於位於那些第一半導體奈米片以及那些第二半導體奈米片上的界面介電層上；以遮罩層覆蓋位於那些第一半導體奈米片的偶極-誘導層；以及藉由自那些第二半導體奈米片移除偶極-誘導層以及界面介電層以露出那些第二半導體奈米片，而位於那些第一半導體奈米片上的偶極-誘導層被遮罩層所覆蓋。
本發明實施例提供一種積體電路，包含第一全繞式閘極電晶體，包含複數個第一半導體奈米片，對應至第一全繞式閘極電晶體的多個通道區；第一界面介電層，位於那些第一半導體奈米片上；偶極層，位於第一界面介電層上並包含了偶極材料；以及第一高介電常數介電層，位於偶極層上；以及第二全繞式閘極電晶體，包含複數個第二半導體奈米片，對應至第二全繞式閘極電晶體的多個通道區；第二界面介電層，位於那些第二半導體奈米片上；以及第二高介電常數介電層，位於第二界面介電層的正上方，其中在第二界面介電層以及第二高介電常數介電層中偶極材料的濃度為零。
以下揭露描述了積體電路晶粒之內的各種膜層以及結構的多個厚度以及材料。特定的尺寸以及材料是以各種實施例的示例來提出。本發明所屬技術領域中具有通常知識者應理解，根據本發明實施例，在許多情況下也可使用其他的尺寸以及材料而不悖離本揭露的範圍。
以下揭露提供了許多的實施例或範例，用於實施所提供的標的物之不同元件。各元件和其配置的具體範例描述如下，以簡化本發明實施例之說明。當然，這些僅僅是範例，並非用以限定本發明實施例。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本發明實施例可能在各種範例中重複參考數值以及∕或字母。如此重複是為了簡明和清楚之目的，而非用以表示所討論的不同實施例及∕或配置之間的關係。
再者，其中可能用到與空間相對用詞，例如「在……之下」、「下方」、「較低的」、「上方」、「較高的」等類似用詞，是為了便於描述圖式中一個（些）部件或特徵與另一個（些）部件或特徵之間的關係。空間相對用詞用以包括使用中或操作中的裝置之不同方位，以及圖式中所描述的方位。當裝置被轉向不同方位時（旋轉90度或其他方位），其中所使用的空間相對形容詞也將依轉向後的方位來解釋。
在以下的描述中，闡述了一些具體細節以提供對本揭露的各種實施例的整體理解。然而，本發明所屬技術領域中具有通常知識者應理解，本揭露也可以在沒有這些具體細節的情況下實施。在其他情況中，與電子元件以及其製造技術相關的習知結構並沒有被詳細的描述，以避免不必要地混淆對本揭露的實施例的描述。
除非在上下文有另行說明，在本揭露的說明書以及下方的請求項的全文中，用詞“包括”及其變體，諸如“包含”或者“包含了”，應在開放、包容的意義上作解釋，也就是用作“包含，但是不限於”。
使用諸如第一、第二、以及第三這種序數不一定意味著有階級般的順序感，而可能只是區分一個動作或結構的多種情況。
本揭露說明書全文中提到的“一實施例”或者“實施例”是指與實施例所描述相關的特定部件、結構或特性至少會包含在一個實施例中。因此，本揭露說明書全文各處出現的“在一實施例中”或者“在實施例中”的用句不一定都是指同一個實施例。此外，特定的部件、結構或特性可能以任何適合的方式組合於一或多個實施例中。
如同在本揭露說明書以及所附請求項中所使用，除非在上下文中有另行說明，單數形式的“一”、“該”包含對複數的指稱。值得注意的是，除非在上下文中有另行說明，否則用詞“或者”通常以其包含“及∕或”的含義使用。
本發明實施例提供了一種積體電路，包含了具有不同的選定臨界電壓的全繞式閘極電晶體。不同的選定臨界電壓是藉由在半導體奈米片（nanosheet）的界面介電層上結合偶極層來實現的。偶極層所形成的方式減少了臨界電壓中不必要的變化。這增加了裝置的性能以及裝置的良率。雖然描述的是在半導體奈米片電晶體中結合偶極層，但結合偶極的原理（principle）可以擴展至其他類型的電晶體。
第1A、1B、1C、1D、1E、1F圖以及第1G圖是根據了本發明的一實施例，繪示出了積體電路100在製程的各種階段的剖面示意圖。第1A、1B、1C、1D、1E、1F圖以及第1G圖繪示出生產包含多種類型的奈米片電晶體的積體電路的例示性製程。第1A、1B、1C、1D、1E、1F圖以及第1G圖是根據本揭露的原理，繪示出這些類型的電晶體是如何以簡單以及有效率的製程來形成。可以使用其他的製程步驟以及製程步驟的組合而不悖離本揭露的範圍。
第1A圖是根據一實施例，繪示出積體電路100在製程的中間階段的剖面示意圖。第1A圖為繪示了電晶體104以及電晶體106的示意圖。儘管可能位於積體電路100的不同區域，電晶體104以及電晶體106是形成於同一積體電路100中。如同將在下方進行更詳細的描述，電晶體104將結合偶極層，而電晶體106將不結合偶極層。這導致了電晶體104以及電晶體106具有不同的臨界電壓。
電晶體104以及電晶體106為全繞式閘極（GAA）電晶體。全繞式閘極電晶體可藉由任意合適的方法來圖案化。舉例來說，結構可使用一或多道光學微影製程來進行圖案化，包含雙重圖案化或多重圖案化製程。一般來說，雙重圖案化或多重圖案化製程結合了微影製程與自對準製程，以創建出例如，比使用單一、直接微影製程所得的節距更小的圖案。例如，在一實施例中，在基板上方形成犧牲層，並使用微影製程對其進行圖案化。使用自對準製程在圖案化的犧牲層旁邊形成間隔物。之後去除犧牲層，然後可以使用剩餘的間隔物以圖案化全繞式閘極結構。
積體電路100包含半導體基板102。在一實施例中，半導體基板102在至少一表面部分上包含單晶（single crystalline）半導體層。基板102可包含單晶半導體材料，包括但不限於Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、以及InP。基板102可包含一或多層緩衝（buffer）層（未繪示）於其表面區域中。緩衝層可用來將基板的晶格常數逐步地改變源極∕汲極區的晶格常數。緩衝層可以由磊晶地成長單晶半導體材料來形成，包括但不限於Si、Ge、GeSn、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、GaN、GaP、以及InP。在一特定實施例中，基板102包含矽鍺（SiGe）緩衝層磊晶地成長於矽基板102上。矽鍺（SiGe）緩衝層的鍺濃度可以由最底部的緩衝層的30原子百分比（atom ％）的鍺增加至最頂部的緩衝層的70原子百分比的鍺。基板102可包含被合適地摻雜雜質（例如，p型或n型導電性）的各種區域。舉例來說，被摻雜的摻質對n型電晶體來說為硼（BF 2），或者對p型電晶體來說為磷。
積體電路100可包含一或多個絕緣部件，諸如淺溝槽隔離（shallow trench isolations；STIs）103，淺溝槽隔離103將電晶體104自電晶體106分隔，或者是將電晶體104彼此分隔及將電晶體106彼此分隔。淺溝槽隔離103可用來分隔與半導體基板102一起形成的電晶體結構的群集（group）。淺溝槽隔離103可包含介電材料。淺溝槽隔離103的介電材料可以包含氧化矽、氮化矽、氮氧化矽（SiON）、SiOCN、SiCN、氟摻雜矽酸鹽玻璃（fluorine-doped silicate glass；FSG）、或者低介電常數介電材料，並可以藉由低壓化學氣相沉積（low pressure chemical vapor deposition；LPCVD）、電漿增強化學氣相沉積（plasma enhanced chemical vapor deposition；PECVD）、或可流動化學氣相沉積（flowable chemical vapor deposition；FCVD）來形成。淺溝槽隔離103可以使用其他的材料以及結構而不悖離本揭露的範圍。
電晶體104以及電晶體106包含許多同一類型的結構以及材料。因此，若電晶體104以及電晶體106各自包含相同名稱的結構，與電晶體104相關的參考標號會包含後綴“a”，而與電晶體106相關的參考標號會包含後綴“b”。
積體電路100包含複數個半導體奈米片108a∕108b或者半導體奈米線（nanowire）。半導體奈米片108a∕108b為半導體材料的膜層。半導體奈米片108a∕108b分別對應至電晶體104的多個通道區以及電晶體106的多個通道區。半導體奈米片108a∕108b形成於基板102上方。半導體奈米片108a∕108b可包含一層或多層的Si、Ge、SiGe、GaAs、InSb、GaP、GaSb、InAlAs、InGaAs、GaSbP、GaAsSb、或InP。在一些實施例中，半導體奈米片108a∕108b為與基板102相同的半導體材料。半導體奈米片108a∕108b可以使用其他的半導體材料而不悖離本揭露的範圍。
在第1A圖中，每個電晶體104以及電晶體106具有四個半導體奈米片108a∕108b。然而，在實際的情況中，每個電晶體104以及電晶體106可具有不同於三個的半導體奈米片108a∕108b。舉例來說，每個電晶體104以及電晶體106可包含2至20個半導體奈米片108a∕108b。也可使用其他數目的半導體奈米片108a∕108b而不悖離本揭露的範圍。
半導體奈米片108a∕108b的寬度W之範圍可為10奈米至40奈米。半導體奈米片108a∕108b的厚度T之範圍可為4奈米至8奈米。半導體奈米片108a∕108b的距離D之範圍可為6奈米至15奈米。也可使用其他厚度以及尺寸的半導體奈米片108a∕108b而不悖離本揭露的範圍。
在第1A圖中，每個半導體奈米片108a∕108b都被界面介電層110a∕110b所覆蓋。如同將在下方進行更詳細的描述，界面介電層110a∕110b可用來在半導體奈米片108a∕108b與後續的介電層之間產生良好的界面。界面介電層110a∕110b可幫助抑制作為電晶體104以及電晶體106的通道區的半導體奈米片108a∕108b中的電荷載子的遷移率下降。
界面介電層110a∕110b可包含介電材料，諸如氧化矽、氮化矽、或其他合適的介電材料。界面介電層110a∕110b可包含相對於高介電常數介電質的相對低介電常數介電質，諸如氧化鉿或其他可用於電晶體的閘極介電質中的高介電常數介電材料。高介電常數介電質可包含具有高於氧化矽的介電常數的介電材料。在第1A圖的示例中，界面介電層110a∕110b為二氧化矽，然而也可使用其他材料而不悖離本揭露的範圍。
界面介電層110a∕110b可以藉由熱氧化製程、化學氣相沉積（chemical vapor deposition；CVD）製程、或原子層沉積（atomic layer deposition；ALD）製程來形成。界面介電層110a∕110b可具有範圍為0.5奈米至2奈米的厚度。如同將在下方進行更詳細的描述，選擇界面介電層110a∕110b的厚度的一個考量為要在半導體奈米片108a∕108b之間留下足夠的空間來沉積以及蝕刻各種材料。界面介電層110a∕110b也可以使用其他的材料、其他的沉積製程、以及其他的厚度而不會悖離本揭露的範圍。
第1B圖是根據一實施例，繪示出積體電路100在製程的中間階段的剖面示意圖。在第1B圖中，沉積偶極-誘導層（dipole-inducing）112a∕112b於電晶體104以及電晶體106兩者的層間。偶極-誘導層112a∕112b可包含一個或多個的La、Y、Al、Sr、Er、Sc、或Nb。偶極-誘導層112a∕112b可具有範圍為2埃（angstrom；Å）至15埃的厚度。偶極-誘導層的厚度小於15埃是有利的，這可以使得閘極介電質的整體厚度仍維持在低厚度。偶極-誘導層112a∕112b可藉由物理氣相沉積（physical vapor deposition；PVD）製程、原子層沉積（ALD）製程、化學氣相沉積（CVD）製程、或其他合適的沉積製程來沉積。偶極-誘導層112a∕112b可使用其他的厚度、其他的材料、以及其他的沉積製程而不悖離本揭露的範圍。
相對於電晶體106的臨界電壓，偶極-誘導層112a∕112b的其中一個目的為調整電晶體104的臨界電壓。偶極-誘導層112a∕112b將可用來生成偶極層於電晶體104的界面介電層110a上。從偶極-誘導層112a∕112b生成的偶極層具有偶極效應，偶極層能夠強化或降低在開啟或關閉電晶體104時施加至閘極電極的電壓的效應。偶極-誘導層112a∕112b中的偶極摻質被驅入（drive in）至相鄰的介電層之中以調變（modulate）電晶體的有效功函數（work function），從而增加或減少電晶體104的臨界電壓。在第1B圖繪示的示例中，選擇偶極-誘導層112a∕112b以及界面介電層110a的材料以產生能減少電晶體104的臨界電壓的偶極層。如同將在下方進行更詳細的描述，自偶極-誘導層112a產生偶極層的製程導致了實質上沒有偶極層產生於電晶體106的界面介電層110b上。此外，自偶極-誘導層112a產生偶極層的製程導致了電晶體106中與電晶體104中會具有不同的臨界電壓。
在第1B圖中，沉積硬遮罩層114a∕114b於電晶體104以及電晶體106兩者的偶極-誘導層112a∕112b上。硬遮罩層114可包含一個或多個的氧化鋁AlO x（其中x表示氧的濃度）、TiO x、ZrO x、AlN、TiN、TiSiN、或其他合適的材料。硬遮罩層114可以具有0.5奈米至3奈米的厚度。遮罩層114所選定的厚度是為了能確保電晶體104以及電晶體106兩者的相鄰的奈米片108a∕108b之間仍會留有間隙（gap）。硬遮罩層114可以藉由物理氣相沉積（PVD）製程、原子層沉積（ALD）製程、化學氣相沉積（CVD）製程、或其他合適的沉積製程來沉積。遮罩層114可以具有其他的厚度、其他的材料、以及其他的沉積製程而不會悖離本揭露的範圍。
第1C圖是根據一實施例，繪示出積體電路100的剖面示意圖。在第1C圖中，沉積以及圖案化光阻層116。圖案化光阻層116以露出電晶體106的硬遮罩層114。電晶體104的硬遮罩層114被光阻層116所覆蓋。光阻層116可以藉由標準光阻沉積技術來沉積，包含蒸氣沉積、噴灑沉積、旋轉塗佈（spin-on coating）、或藉由其他合適的製程。光阻層116可藉由將光阻層116透過光學微影遮罩（光罩）暴露於光線來圖案化。因此，光阻層116可以使用標準的光學微影技術來進行沉積以及進行圖案化。硬遮罩層114的材料是選自能夠使光阻層黏在硬遮罩層114上的材料。
在第1C圖中，對積體電路100執行蝕刻製程。特別地說，對積體電路100沒有被光阻層116覆蓋的部分執行蝕刻製程。蝕刻製程自電晶體106蝕刻硬遮罩層114b以及偶極-誘導層112b。蝕刻製程可包含等向性（isotropic）蝕刻製程，等向性蝕刻製程在所有的方向中會同等地蝕刻硬遮罩層114b以及偶極-誘導層112b。蝕刻製程的持續時間是擇自能夠從電晶體106的半導體奈米片108b完全地移除硬遮罩層114b以及偶極-誘導層112b的時間。蝕刻製程可以包含濕式蝕刻、乾式蝕刻、原子層蝕刻（atomic layer etching；ALE）製程、定時蝕刻、或其他合適的蝕刻製程。蝕刻製程可包含多個蝕刻步驟。舉例來說，可以執行第一蝕刻步驟以移除硬遮罩層114b。可以執行第二蝕刻步驟以移除偶極-誘導層112b。也可以使用其他類型的蝕刻製程而不會悖離本揭露的範圍。在執行蝕刻製程之後，電晶體106的半導體奈米片108b被完全地露出。
關於第1A、1B圖以及第1C圖中所繪示的製程為形成偶極層的替代方法提供了數個優點。舉例來說，形成偶極層的一種替代方法為沉積偶極-誘導層於沉積於界面介電層110a上的高介電常數介電層上。偶極層的形成是藉由自偶極-誘導層擴散原子穿過高介電常數介電層至界面介電層110a之上。然而，形成硬遮罩層於高介電常數介電層上可能導致硬遮罩層完全地填充了電晶體106的奈米片108b之間的間隙。隨後，蝕刻製程可能無法自電晶體106的奈米片108b之間移除所有的硬遮罩層。這是因為等向性蝕刻製程需要在電晶體106的半導體奈米片108b之間蝕刻相當於半導體奈米片108b的寬度的厚度。通常的結果為電晶體106的半導體奈米片108b之間的硬遮罩層以及偶極-誘導層112b並未被完全地移除。隨後，偶極層的一部份可能形成於電晶體106，但偶極層應該要完全不存在。這造成了電晶體106的臨界電壓中出現不必要的變化。
然而，因為偶極-誘導層112a∕112b以及硬遮罩層114a∕114b是形成於界面介電層110a∕110b上而不是於高介電常數介電層上，可以可靠地沉積硬遮罩層114a∕114b而不會完全地填充半導體奈米片108a∕108b之間的間隙。因此，關於第1C圖中所描述的蝕刻製程將可靠地自電晶體106的奈米片108b移除所有的硬遮罩層114b以及偶極-誘導層112b。當後續自電晶體104的偶極-誘導層形成偶極層時，將不會有不必要的偶極層形成於電晶體106。這確保了電晶體106在一些實施例中不會具有不必要的臨界電壓變化。
此外，在形成偶極層於電晶體104上的替代製程中，造成原子自偶極-誘導層穿過高介電常數介電層的熱驅入製程可能會產生各種問題。舉例來說，擴散製程可能產生陷阱態（trap states）於高介電常數介電層中。這些陷阱態可能會損害高介電常數介電層的結構完整性，以及可能會改變高介電常數介電層的介電常數。根據本揭露的原理，形成偶極-誘導層112a∕112b於界面介電層110a∕110b的正上方能夠避免對高介電常數介電層所造成的傷害。
第1D圖是根據一實施例，繪示出積體電路100的剖面示意圖。在第1D圖中，光阻層116被移除。光阻層116可藉由電漿灰化（ash）製程來移除。也可使用其他移除製程來移除光阻層116而不悖離本揭露的範圍。
在第1D圖中，硬遮罩層114a自電晶體104移除。硬遮罩層114a可透過蝕刻製程來移除，蝕刻製程相對於偶極-誘導層112a選擇性地蝕刻硬遮罩層114a。蝕刻製程可包含濕式蝕刻、乾式蝕刻、原子層蝕刻（ALE）製程、定時蝕刻、或其他合適的蝕刻製程。進行蝕刻製程的結果為硬遮罩層114a自電晶體104的半導體奈米片108a之間完全地移除。
在第1D圖中，沉積或重新沉積界面介電層110b於電晶體106的半導體奈米片108b上。在一些實施例中，位於電晶體106的半導體奈米片108b上的界面介電層110b可包含與之前關於第1A圖所描述的界面介電層相同的材料以及厚度。在一些實施例中，位於電晶體106的半導體奈米片108b上的界面介電層110b可具有與之前關於第1A圖所描述的界面介電層不同的材料以及厚度。
在一實施例中，界面介電層110b是作為自電晶體104移除硬遮罩層114a的蝕刻製程的結果而形成的。在界面介電層110b為二氧化矽的至少一示例中，蝕刻硬遮罩層114a的蝕刻劑可包含氧。蝕刻劑中的氧使位於電晶體106的半導體奈米片108b的暴露表面上的界面介電層110b成長。蝕刻劑中的氧並未使電晶體104的界面介電層成長，因為偶極-誘導層112a仍存在於電晶體104的界面介電層110a上。
在至少一示例中，硬遮罩層114a包含氮化鈦。氮化鈦可藉由氫氧化銨來蝕刻。氫氧化銨包含氧。來自氫氧化銨蝕刻劑的氧成長及形成二氧化矽的界面介電層於電晶體106的半導體奈米片108b上。因此，不需要一個單獨的步驟來重新成長界面介電層110b於電晶體106的半導體奈米片108b上。也可使用其他的材料以及蝕刻劑而不悖離本揭露的範圍。
第1E圖是根據一實施例，繪示出積體電路100在製程的中間階段的剖面示意圖。在第1E圖中，沉積高介電常數介電層118b於電晶體106的界面介電層110b上。沉積高介電常數介電層118a於電晶體104的偶極-誘導層112a上。高介電常數介電層118a∕118b以及界面介電層110a∕110b共同地形成了電晶體104以及電晶體106的閘極介電質。高介電常數介電層118a∕118b以及界面介電層110a∕110b將半導體奈米片108a∕108b與將在後續步驟中沉積的閘極金屬實體地（physically）分隔。高介電常數介電層118a∕118b以及界面介電層110a∕110b將閘極金屬與對應至電晶體104以及電晶體106的通道區的半導體奈米片108a∕108b隔離。
高介電常數介電層118a∕118b包含一或多層的介電材料，諸如HfO 2、HfSiO、HfSiON、HfTaO、HfTiO、HfZrO、氧化鋯、氧化鋁、氧化鈦、二氧化鉿-鋁（HfO 2-Al 2O 3）合金、其他合適的高介電常數介電材料、及∕或上述之組合。高介電常數介電層118a∕118b可藉由化學氣相沉積（CVD）、原子層沉積（ALD）、或任意合適的方法來形成。在一實施例中，高介電常數介電層118a∕118b是使用諸如原子層沉積的高順應性（highly conformal）沉積製程來形成，以確保閘極介電層的形成能在每個半導體奈米片108a∕108b周圍具有均勻的厚度。在一實施例中，高介電常數介電層的厚度範圍為約1奈米至約3奈米。高介電常數介電層118a∕118b也可使用其他的厚度、其他的沉積製程、以及其他的材料而不悖離本揭露的範圍。
在第1E圖中，對積體電路100執行熱退火（anneal）製程。熱退火製程可包含使積體電路100在選定的持續時間內承受升高（elevated）的溫度。舉例來說，熱退火製程可包含將積體電路置於範圍為100℃至600℃的溫度。熱退火製程的持續時間可為10秒至50秒。也可使用其他的持續時間以及溫度而不悖離本揭露的範圍。
熱退火製程導致了從偶極-誘導層112a以及界面介電層110a形成偶極層120。在生成偶極層120的方式中，熱退火製程造成了來自偶極-誘導層的原子與界面介電層110a及高介電常數介電層118a的至少一者鍵結。偶極層120可以由極化（polarizing）偶極-誘導層112a、界面介電層110a、及高介電常數介電層118a的至少一者來形成。在界面介電層110a為二氧化矽的示例中，偶極層120可為偶極氧化物。偶極氧化物由偶極-誘導層112a的材料的氧化物所構成。偶極氧化物可包含Y、La、Al、Sr、Er、Sc、Nb、或其他材料的氧化物，取決於偶極-誘導層112a的材料。
電晶體104中偶極層120的存在導致了電晶體104與電晶體106之間的臨界電壓的差異。電晶體104的臨界電壓可以比電晶體106的臨界電壓小最多300 mV，儘管也可能具有其他臨界電壓的變化值而不悖離本揭露的範圍。在其他實施例中，電晶體104的臨界電壓可高於電晶體106的臨界電壓。
在一實施例中，可在沉積高介電常數介電層118a之前先形成偶極層120。可在沉積高介電常數介電層118a之前先執行熱退火製程以從偶極-誘導層112a以及界面介電層110a形成偶極層120。在高介電常數介電層118a的沉積之後，可執行進一步的熱退火製程以生成進一步的偶極。
因為高介電常數介電層118a∕118b已經在各種移除了光阻層116、硬遮罩層114a∕114b、及偶極-誘導層112b的蝕刻製程之後才形成，高介電常數介電層118a∕118b不會受到任何蝕刻步驟所影響。又因為高介電常數介電層118a∕118b不會受到任何蝕刻步驟所影響，得以維持高介電常數介電層118a∕118b的完整性。因此，高介電常數介電層118a∕118b不會受到與關於第1A、1B、1C、1D圖及第1E圖所繪示的製程的損害。此外，在電晶體106的界面介電層110b以及高介電常數介電層118b完全沒有偶極層或者偶極-誘導層112a∕112b的偶極材料。換句話說，電晶體106的界面介電層110b以及高介電常數介電層118b中偶極材料的濃度為零。
第1F圖是根據一實施例，繪示出積體電路100的剖面示意圖。在第1F圖中，沉積閘極金屬124環繞電晶體104以及電晶體106的半導體奈米片108a∕108b。閘極金屬124藉由界面介電層110a∕110b、偶極層120（對電晶體104來說）、以及高介電常數介電層118a∕118b來與半導體奈米片108a∕108b分隔。
在第1F圖所繪示的示意圖中，閘極金屬124被繪示作單一閘極金屬。然而，在實際的情況中，閘極金屬124可包含多個單獨的金屬層。舉例來說，閘極金屬124可包含首先沉積於高介電常數介電層118a∕118b上的相對薄的膠層、阻障（barrier）層、或功函數層。這些初始的閘極金屬層可包含一或多個的氮化鈦、氮化鉭、氮化鎢、鉭、或其他的材料。在初始的閘極金屬層的沉積之後，可沉積閘極填充材料。閘極填充材料可包含鎢、鈦、鉭、鈷、鋁、或銅。初始的閘極金屬層以及閘極填充材料共同構成了閘極金屬124。閘極金屬124的各種膜層可使用一或多道的沉積製程來沉積，包含物理氣相沉積（PVD）；化學氣相沉積（CVD）、原子層沉積（ALD）、或其他合適的沉積製程。閘極金屬124也可使用其他材料、其他類型的膜層、以及其他沉積製程而不悖離本揭露的範圍。
第1G圖是根據一實施例，繪示出積體電路100的剖面示意圖。第1G圖所繪示的示意圖是沿著第1F圖的剖線G來繪製。第1G圖的示意圖更全面地繪示出電晶體104的整體結構。電晶體106的結構將實質上近似於電晶體104的結構。
第1G圖繪示出相鄰於半導體基板102的淺溝槽隔離126。淺溝槽隔離126可用來分隔與半導體基板102一起形成的電晶體結構的群集。淺溝槽隔離126可包含介電材料。淺溝槽隔離126的介電材料可包含氧化矽、氮化矽、氮氧化矽（SiON）、SiOCN、SiCN、氟摻雜矽酸鹽玻璃（FSG）、或者低介電常數介電材料，並藉由低壓化學氣相沉積（LPCVD）、電漿增強化學氣相沉積（PECVD）、或可流動化學氣相沉積（FCVD）來形成。淺溝槽隔離126可以使用其他的材料以及其他的結構而不悖離本揭露的範圍。
積體電路100包含源極與汲極區128。源極與汲極區128包含半導體材料。源極與汲極區128可自半導體奈米片108a磊晶地成長。源極與汲極區128可自半導體奈米片108a或者在半導體奈米片108a的形成之前自基板102磊晶地成長。源極與汲極區128在n型電晶體的情況中可摻雜n型摻質種類。源極與汲極區128在p型電晶體的情況中可摻雜p型摻質種類。
半導體奈米片108a延伸至源極與汲極區128之間。如同之前所描述，半導體奈米片108a對應至電晶體104的通道區。藉由施加選定的電壓至閘極金屬124以及源極與汲極區128，電流在源極與汲極區128之間流過半導體奈米片108a。
第1G圖同樣繪示出位於源極與汲極區128與閘極金屬124之間的介電間隔物138。更特別地說，介電間隔物138位於高介電常數介電層118a與源極與汲極區128之間。介電間隔物138可包含一或多個介電材料，包含氮化矽、SiON、SiOCN、SiCN、氧化矽、或其他的介電材料。介電間隔物138也可使用其他的介電材料而不悖離本揭露的範圍。
第1G圖的示意圖繪示出界面介電層110a與半導體奈米片108a接觸。偶極層120位於高介電常數介電層118a與界面介電層110a之間。閘極金屬124與高介電常數介電層118a接觸。
積體電路100包含位於源極與汲極區128上的層間介電層（interlevel dielectric layer；ILD）132。層間介電層可包含一或多個的氧化矽、氮化矽、SICOH、SiOC、或有機聚合物。層間介電層132也可使用其他類型的介電材料而不悖離本揭露的範圍。
積體電路100包含矽化物區130，其形成於源極與汲極區128中。矽化物區130可包含矽化鈦、矽化鈷、或其他類型的矽化物。形成接觸插塞（contact plugs）134於層間介電層132中。接觸插塞134可包含鈷或其他合適的導電材料。接觸插塞134可用來施加電壓至電晶體104的源極與汲極區128。接觸插塞134可被氮化鈦膠層所環繞。
閘極金屬124沉積於層間介電層132中所形成的溝槽中。閘極金屬124同樣環繞如第1G圖以及第1F圖中所繪示的半導體奈米片108a∕108b。側壁間隔物136位於層間介電層132中的溝槽中的閘極金屬124周圍。側壁間隔物136可包含多個介電層，包含一或多個的氮化矽、氧化矽、碳化矽、或其他合適的介電材料。高介電常數介電層118a同樣位於側壁間隔物136與閘極金屬124之間的溝槽的側壁上。全繞式閘極電晶體104以及相對應的全繞式閘極電晶體106可包含其他的材料、結構、以及部件而不悖離本揭露的範圍。
第2A圖繪示出包含界面介電層以及高介電常數介電層的閘極介電質中的偶極濃度的示意圖，而不使用根據本揭露的偶極形成方法。第2A圖的示意圖包含兩條曲線。曲線202對應至全繞式閘極電晶體中的偶極濃度，其中偶極形成於界面介電層（IL）與高介電常數介電層（HK）之間的界面處，近似於電晶體104但沒有進行關於第1C、1D圖以及第1E圖所描述的偶極形成製程。曲線204對應至全繞式閘極電晶體中的偶極濃度，其中偶極不形成於閘極介電質中，近似於電晶體106但沒有進行關於第1C、1D圖以及第1E圖所描述的製程。
在第2A圖中，曲線202的偶極濃度從通道區以及界面介電層的邊界到界面介電層與高介電常數介電層之間的邊界逐漸增加。在高介電常數介電層中，偶極濃度會下降，但不會下降到零。
在第2A圖中，曲線204近似於曲線202，但差別在於曲線204的偶極濃度低於曲線202的偶極濃度。在曲線202及曲線204兩者中，高介電常數介電層上的界面介電層仍有顯著的偶極濃度。
第2A圖的曲線繪示出以往的偶極形成製程的缺點。在準備形成偶極的電晶體中，偶極濃度最好是集中於高介電常數介電層與界面介電層之間的邊界處。雖然在高介電常數介電層與界面介電層之間的邊界處確實出現了偶極形成的峰值，但峰值並不尖銳，且在曲線202以及曲線204兩者中界面介電層與高介電常數介電層中都有不理想的偶極濃度。
第2B圖是根據本揭露的原理，繪示出在第1E圖所繪示的製程步驟之後電晶體104以及電晶體106的閘極介電質中偶極濃度的示意圖。曲線206繪示出電晶體104中的偶極濃度。曲線208繪示出電晶體106中的偶極濃度。參見第1E圖，位置A對應至界面介電層110a或110b與半導體奈米片108a或108b之間的界面。位置B對應至高介電常數介電層108a或108b的外側邊緣。在實際的情況中，第2B圖中所繪示的虛線代表偶極層120的位置。
曲線206繪示出在電晶體104的界面介電層110a與高介電常數介電層118a之間的界面處具有濃度的尖峰。濃度在邊界的任一側上急遽地下降。曲線206因而繪示出電晶體104理想的偶極濃度特性，其在界面介電層與高介電常數介電層之間的界面處具有尖銳的峰值，而在界面介電層108a以及高介電常數介電層118a中越遠離界面濃度越急遽地下降。濃度中的尖峰對應至偶極層120的位置。
曲線208繪示出電晶體106的界面介電層108b以及高介電常數介電層118b兩者的整個偶極濃度實質上為0。這是有利的，因為電晶體106被設計為沒有偶極形成於閘極介電層之內。因此，曲線206以及曲線208繪示出根據本揭露的原理所形成的有利的偶極濃度特性。
第3圖是根據一實施例，繪示出積體電路300的剖面示意圖。積體電路300具有第一鰭式場效電晶體（FinFET）304以及第二鰭式場效電晶體306。電晶體104的閘極介電質中偶極形成的原理以及電晶體106的閘極介電質中預防偶極形成的原理被用來形成第一鰭式場效電晶體304以及第二鰭式場效電晶體306。特別地說，偶極層形成於第一鰭式場效電晶體304的閘極介電質中，但不形成於第二鰭式場效電晶體306中。
第一鰭式場效電晶體（FinFET）304包含半導體鰭片308a。半導體鰭片308a為第一鰭式場效電晶體304的通道區。半導體鰭片308a形成於半導體基板302上方。淺溝槽隔離區350形成於半導體基板302中。第一鰭式場效電晶體304包含界面介電層310a形成於半導體鰭片308a的頂部以及側表面上。第一鰭式場效電晶體304包含高介電常數介電層318a於界面介電層310a上。第一鰭式場效電晶體304包含偶極層320形成於界面介電層310a與高介電常數介電層318a之間的界面。界面介電層310a、偶極層320、以及高介電常數介電層318a對應至第一鰭式場效電晶體304的閘極介電質。
第二鰭式場效電晶體（FinFET）306包含半導體鰭片308b。半導體鰭片308b為第二鰭式場效電晶體306的通道區。半導體鰭片308b形成於半導體基板302上方。淺溝槽隔離區350形成於半導體基板302中。第二鰭式場效電晶體306包含界面介電層310b形成於半導體鰭片308b的頂部以及側表面上。第二鰭式場效電晶體306包含高介電常數介電層318b於界面介電層310b上。並未形成偶極層於第二鰭式場效電晶體306的界面介電層310b與高介電常數介電層318b之間的界面。界面介電層310b以及高介電常數介電層318b對應至第二鰭式場效電晶體306的閘極介電質。
如同關於第1A圖至第1G圖中所描述的全繞式閘極電晶體104以及全繞式閘極電晶體106的閘極介電質的形成方式，第一鰭式場效電晶體304以及第二鰭式場效電晶體306的閘極介電質是以同一方式形成。特別地說，如同關於第1A圖至第1G圖中所描述的界面介電層110a以及110b形成於半導體奈米片108a以及108b的方式，形成於半導體鰭片308a以及308b上的界面介電層310a以及310b是以同一方式來形成。
接著，如同關於第1B圖中所描述的形成偶極-誘導層112a以及112b的方式，以近似的方式形成偶極-誘導層於界面介電層310a以及310b上。接著，如同關於第1B圖中所描述的形成硬遮罩層114a以及114b的方式，以同一方式形成硬遮罩層於第一鰭式場效電晶體304以及第二鰭式場效電晶體306的偶極-誘導層上。
接著，與第1C圖所描述的形成光阻層116為近似的方式，形成遮罩覆蓋第一鰭式場效電晶體304並露出第二鰭式場效電晶體306。接著，如同關於第1C圖中的電晶體106所描述，以近似的方式移除硬遮罩層、偶極-誘導層、以及界面介電層310b。接著，如同關於第1D圖中所描述的重新成長界面介電層110b於半導體奈米片108b上，以近似的方式重新成長界面介電層310b於半導體鰭片308b上。
接著，如同第1D圖中的電晶體104所描述，以近似的方式自鰭式場效電晶體304移除遮罩並執行退火製程以幫助從偶極-誘導層生成偶極層320。接著，如同關於第1E圖的高介電常數介電層118a以及118b所描述，以近似的方式沉積高介電常數介電層318a以及318b。接著，如同第1F圖中所描述的形成閘極金屬124，以近似的方式替第一鰭式場效電晶體304以及第二鰭式場效電晶體306兩者沉積閘極金屬324。此製程所形成的結構繪示於第3圖中。在所描述的製程步驟中也可使用其他的製程步驟以及變化來執行第一鰭式場效電晶體304以及第二鰭式場效電晶體306而不悖離本揭露的範圍。第4圖是根據一實施例，繪示出形成積體電路的方法400的流程示意圖。方法400可使用關於第1A、1B、1C、1D、1E、1F、1G、2A、2B圖以及第3圖所揭露的結構、製程、以及元件。在流程402，方法400包含形成複數的第一半導體奈米片，對應至第一全繞式閘極電晶體的多個通道區。第一全繞式閘極電晶體的一示例為第1A圖至第1G圖的全繞式閘極電晶體104。第一半導體奈米片的一示例為第1A圖至第1G圖的全繞式閘極電晶體104的半導體奈米片108。在流程404，方法400包含沉積第一界面介電層於那些第一半導體奈米片上。第一界面介電層的一示例為第1A圖至第1G圖的全繞式閘極電晶體104的第一界面介電層110。在流程406，方法400包含沉積偶極-誘導層於第一界面介電層上。偶極-誘導層的一示例為第1B圖的偶極-誘導層112。在流程408，方法400包含沉積第一高介電常數介電層於偶極-誘導層上。第一高介電常數介電層的一示例為第1E圖的全繞式閘極電晶體104的高介電常數介電層118。在流程410，方法400包含藉由熱退火製程，自位於第一半導體奈米片上的偶極-誘導層與第一高介電常數介電層及第一界面介電層的至少一者形成偶極層。偶極層的一示例為第1E圖的偶極層120。
第5圖是根據一實施例，繪示出形成積體電路的方法500的流程示意圖。方法500可使用關於第1A、1B、1C、1D、1E、1F、1G、2A圖以及第2B 圖所揭露的結構、製程、以及元件。在流程502，方法500包含形成積體電路的第一全繞式閘極電晶體的多個第一半導體奈米片。第一全繞式閘極電晶體的一示例為第1A圖至第1G圖的全繞式閘極電晶體104。第一半導體奈米片的一示例為第1A圖的全繞式閘極電晶體104的半導體奈米片108。在流程504，方法500包含形成積體電路的第二全繞式閘極電晶體的多個第二半導體奈米片。第二全繞式閘極電晶體的一示例為第1A圖至第1F圖的全繞式閘極電晶體106。第二半導體奈米片的一示例為第1A圖的全繞式閘極電晶體106的半導體奈米片108。在流程506，方法500包含沉積界面介電層於第一半導體奈米片以及第二半導體奈米片上。界面介電層的一示例為第1A圖的界面介電層110。在流程508，方法500包含沉積偶極-誘導層於位於第一半導體奈米片以及第二半導體奈米片上的界面介電層上。偶極-誘導層的一示例為第1B圖的偶極-誘導層112。在流程510，方法500包含以遮罩層覆蓋位於第一半導體奈米片的偶極-誘導層。遮罩層的一示例為第1B圖的硬遮罩層114。在流程512，方法500包含藉由自第二半導體奈米片移除偶極-誘導層以及界面介電層以露出第二半導體奈米片，而位於第一半導體奈米片上的偶極-誘導層被遮罩層所覆蓋。
在一實施例中，提供了一種形成積體電路的方法，包含形成複數個第一半導體奈米片對應至第一全繞式閘極電晶體的多個通道區，沉積第一界面介電層於那些第一半導體奈米片上以及沉積偶極-誘導層於第一界面介電層上。此方法包含沉積第一高介電常數介電層於偶極-誘導層上以及藉由熱退火製程，自位於那些第一半導體奈米片上的偶極-誘導層與第一高介電常數介電層及第一界面介電層的至少一者形成偶極層。
在此方法中，形成偶極層包含驅入多個偶極摻質至第一界面介電層及第一高介電常數介電層的至少一者之中。此方法更包含形成複數個第二半導體奈米片對應至第二全繞式閘極電晶體的多個通道區，沉積第二界面介電層於那些第二半導體奈米片上，以及沉積第二高介電常數介電層於第二界面介電層上。此方法更包含在同一沉積製程中沉積第一高介電常數介電層以及第二高介電常數介電層。在此方法中，沉積第二界面介電層於那些第二半導體奈米片上包含在沉積偶極-誘導層於第一界面介電層上之後，沉積第二界面介電層。
在一實施例中，提供了一種形成積體電路的方法，包含形成積體電路的第一全繞式閘極電晶體的多個第一半導體奈米片，形成積體電路的第二全繞式閘極電晶體的多個第二半導體奈米片，以及沉積界面介電層於那些第一半導體奈米片以及那些第二半導體奈米片上。此方法包含沉積偶極-誘導層於位於那些第一半導體奈米片以及那些第二半導體奈米片上的界面介電層上，以遮罩層覆蓋位於那些第一半導體奈米片的偶極-誘導層，以及藉由自那些第二半導體奈米片移除偶極-誘導層以及界面介電層以露出那些第二半導體奈米片，而位於那些第一半導體奈米片上的偶極-誘導層被遮罩層所覆蓋。
此方法更包含自位於那些第一半導體奈米片上的偶極-誘導層移除遮罩層，以及形成第二界面介電層於那些第二半導體奈米片上。此方法更包含在同一製程步驟中移除遮罩層且形成第二界面介電層。此方法更包含塗佈光阻層於那些第一半導體奈米片上方，其中兩個相鄰的奈米片之間的間距沒有光阻。在此方法中，移除遮罩層包含使用含氧蝕刻劑以蝕刻遮罩層。在此方法中，移除遮罩層包含使用含氫氧化銨蝕刻劑以蝕刻遮罩層。在此方法中，露出那些第二半導體奈米片包含部分地移除那些第二半導體奈米片下方的絕緣部件。此方法更包含沉積高介電常數介電質於位於那些第一半導體奈米片上的偶極-誘導層上以及於位於那些第二半導體奈米片上的界面介電層上。此方法更包含在高介電常數介電質的沉積之後，藉由執行熱退火製程，自偶極-誘導層形成偶極層。此方法更包含藉由極化偶極-誘導層、位於那些第一半導體奈米片上的界面介電層、以及高介電常數介電質的至少一者，形成偶極層。此方法更包含沉積閘極金屬於高介電常數介電質上。
在一實施例中，提供了一種積體電路，包含第一全繞式閘極電晶體，包含複數個第一半導體奈米片，對應至第一全繞式閘極電晶體的多個通道區，第一界面介電層，位於那些第一半導體奈米片上，偶極層，位於第一界面介電層上並包含了偶極材料以及第一高介電常數介電層，位於偶極層上。此積體電路包含第二全繞式閘極電晶體，包含複數個第二半導體奈米片，對應至第二全繞式閘極電晶體的多個通道區，第二界面介電層，位於那些第二半導體奈米片上，以及第二高介電常數介電層，位於第二界面介電層的正上方。在第二界面介電層以及第二高介電常數介電層中偶極材料的濃度為零。
在此積體電路中，偶極層包括了La、Y、Al、Sr、Er、Sc、以及Nb中的至少一者。在此積體電路中，偶極層的厚度為小於15埃（Å）。在此積體電路中，在第一界面介電層中偶極摻質的分布與在第一高介電常數介電層中偶極摻質的分布為沿著第一界面介電層與第一高介電常數介電層之間的中央線呈鏡像對稱地配置。
上方描述的各種實施例可以互相組合以提供進一步的實施例。如有必要，可以對實施例的多個面向進行修改，以採用各種專利、申請案、以及出版物的概念來提供進一步的實施例。
以上概述數個實施例之特徵，以使本發明所屬技術領域中具有通常知識者可以更加理解本發明實施例的觀點。本發明所屬技術領域中具有通常知識者應理解，可輕易地以本發明實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及∕或優勢。在本發明所屬技術領域中具有通常知識者也應理解，此類等效的結構並無悖離本發明的精神與範圍，且可以在不違背本發明之精神和範圍下，做各式各樣的改變、取代、以及替換。因此，本發明之保護範圍當視後附之申請專利範圍所界定為準。
100:積體電路 102:半導體基板 103:淺溝槽隔離 104:電晶體 106:電晶體 108:奈米片 108a:奈米片 108b:奈米片 110a:界面介電層 110b:界面介電層 112a:偶極-誘導層 112b:偶極-誘導層 114:硬遮罩層 114a:硬遮罩層 114b:硬遮罩層 116:光阻層 118a:高介電常數介電層 118b:高介電常數介電層 120:偶極層 124:閘極金屬 126:淺溝槽隔離 128:源極與汲極區 130:矽化物區 132:層間介電層 134:接觸插塞 136:側壁間隔物 138:介電間隔物 202:曲線 204:曲線 206:曲線 208:曲線 300:積體電路 302:半導體基板 304:第一鰭式場效電晶體 306:第二鰭式場效電晶體 308a:半導體鰭片 308b:半導體鰭片 310a:界面介電層 310b:界面介電層 318a:高介電常數介電層 318b:高介電常數介電層 320:偶極層 324:閘極金屬 350:淺溝槽隔離區 400:方法 402:流程 404:流程 406:流程 408:流程 410:流程 500:方法 502:流程 504:流程 506:流程 508:流程 510:流程 512:流程 A:位置 B:位置 D:距離 HK:高介電常數介電層 IL:界面介電層 T:厚度 W:寬度
由以下的詳細敘述配合所附圖式，可最好地理解本發明實施例。應注意的是，依據在業界的標準做法，各種特徵並未按照比例繪製且僅用於說明。事實上，可任意地放大或縮小各種元件的尺寸，以清楚地表現出本發明實施例之特徵。 第1A、1B、1C、1D、1E、1F圖以及第1G圖是根據了本發明的一實施例，繪示出了積體電路在製程的各種階段的剖面示意圖。 第2A圖是根據了傳統的製程，繪示出了閘極介電質中偶極濃度的示意圖。 第2B圖是根據了一實施例，繪示出了閘極介電質中偶極濃度的示意圖。 第3圖是根據了一實施例，繪示出了包含鰭式場效電晶體的積體電路電晶體的剖面示意圖。 第4圖是根據了一實施例，繪示出了形成積體電路的方法的流程示意圖。 第5圖是根據了一實施例，繪示出了形成積體電路的方法的流程示意圖。
100:積體電路
102:半導體基板
103:淺溝槽隔離
104:電晶體
106:電晶體
108a:奈米片
108b:奈米片
110a:界面介電層
110b:界面介電層
112a:偶極-誘導層
118a:高介電常數介電層
118b:高介電常數介電層
120:偶極層
124:閘極金屬

Claims (1)

  1. 一種積體電路的製造方法，包括： 形成複數個第一半導體奈米片（nanosheets）對應至一第一全繞式閘極（gate all around；GAA）電晶體的多個通道區； 沉積一第一界面介電層於該些第一半導體奈米片上； 沉積一偶極-誘導層（dipole-inducing）於該第一界面介電層上； 沉積一第一高介電常數介電層於該偶極-誘導層上；以及 藉由一熱退火（anneal）製程，自位於該些第一半導體奈米片上的該偶極-誘導層與該第一高介電常數介電層及該第一界面介電層的至少一者形成一偶極層。
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