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TW202232306A - 常數乘法器 - Google Patents

常數乘法器 Download PDF

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TW202232306A
TW202232306A TW110104932A TW110104932A TW202232306A TW 202232306 A TW202232306 A TW 202232306A TW 110104932 A TW110104932 A TW 110104932A TW 110104932 A TW110104932 A TW 110104932A TW 202232306 A TW202232306 A TW 202232306A
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constant
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TW110104932A
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謝宗賢
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新唐科技股份有限公司
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    • G06F7/48—Methods or arrangements for performing computations using exclusively denominational number representation, e.g. using binary, ternary, decimal representation using non-contact-making devices, e.g. tube, solid state device; using unspecified devices
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Abstract

一種常數乘法器，用以計算一常數C及一輸入數值X之乘積。該常數為N位元且該輸入數值為M位元。該輸入數值係分割為K個群組，且各群組之長度為L位元，其中N、M、K及L為正整數。該常數乘法器包括：一乘積預先計算電路，用以同時產生該常數的複數個整數倍數值；K個多工器，其中在該K個多工器中之第j個多工器之選擇信號係對應於該輸入數值X之((j+1)*L-1:j*L)位元，且各多工器之輸入信號為該多個整數倍數值，其中該第j個多工器之輸出信號係往左位移j*L個位元以產生相應的位移輸出信號，且j為0至K-1之間的整數；以及(K-1)個加法器，其中各加法器係依序串接以將各多工器相應的該位移輸出信號加總以得到該乘積。

Description

常數乘法器
本發明係有關於乘法器，特別是有關於具有低延遲及可重設的一種常數乘法器。
現今的視訊/音訊/通訊系統中會大量使用有限脈衝響應(finite impulse response，FIR)濾波器，且FIR濾波器係對具有不同濾波器係數的輸入樣本進行卷積(convolution)運算，其可用式(1)表示：
Figure 02_image001
其中C k為第k個濾波器係數；x[n]為第n個輸入樣本；y[n]為第n個輸出樣本。
若FIR濾波器單純由乘法器所實現，當FIR濾波器的階數(tap)增加時，FIR濾波器的運算延遲、電路面積及功耗都會大幅提高。此外，在高濾波器階數的系統中，由於卷積運算之延遲，FIR濾波器的群組延遲及相位響應會偏離原本的設計，且上述偏移可能會破壞相位餘裕(phase margin)並降低系統效能。
傳統的常數乘法器均是使用轉換基礎式的技術，其可將常數轉換為另一數字表示形式，並通過移位器和加法器實現新的數字表示形式。然而，當給定的常數之表示形式選定後，傳統的常數乘法器的相關硬體也會隨之固定，並且無法用於其他常數。此外，不同的常數或係數之間亦無法共享傳統的常數乘法器。因此，傳統的常數乘法器並無法達到可重配置(reconfigurable)的需求。
有鑑於此，本發明係提供具有低延遲及可重設的一種常數乘法器以解決傳統常數乘法器的上述問題。
本發明係提供一種常數乘法器，用以計算一常數C及一輸入數值X之乘積，其中該常數為N位元且該輸入數值為M位元，其中該輸入數值係分割為K個群組，且各群組之長度為L位元，其中N、M、K及L為正整數。該常數乘法器包括：一乘積預先計算電路，用以同時產生該常數的複數個整數倍數值；K個多工器，其中在該K個多工器中之第j個多工器之選擇信號係對應於該輸入數值X之((j+1)*L-1:j*L)位元，且各多工器之輸入信號為該多個整數倍數值，其中該第j個多工器之輸出信號係往左位移j*L個位元以產生相應的位移輸出信號，且j為0至K-1之間的整數；以及(K-1)個加法器，其中各加法器係依序串接以將各多工器相應的該位移輸出信號加總以得到該乘積。
在一些實施例中，該常數C為可調整之數值。該等整數倍數值為該常數之0至2 L-1的整數倍數值。此外，各加法器為(M+L)位元加法器。
在一些實施例中，該乘積之最低兩位元為該第0個多工器之該位移輸出信號之第(L-1:0)位元。
在一些實施例中，p為0至K-2之間的整數，當p介於0至K-3時，該第p個多工器之該位移輸出信號及該第p+1個多工器之該位移輸出信號係輸入至該第p個加法器以得到該乘積之第((p+1)*L-1:p*L)位元。
在一些實施例中，當p等於K-2時，該第p個多工器之該位移輸出信號及該第p+1個多工器之該位移輸出信號係輸入至該第p個加法器以得到該乘積之第(M*N-1:M*N-L-1)位元。
本發明更提供一種常數乘法器，用以計算一常數C及一輸入數值X之乘積，其中該常數為N位元且該輸入數值為M位元，其中該輸入數值係分割為K個群組，且各群組之長度為L位元，其中N、M、K及L為正整數。該常數乘法器包括：一乘積預先計算電路，用以同時產生該常數的複數個整數倍數值；K個多工器，其中在該K個多工器中之第j個多工器之選擇信號係對應於該輸入數值X之((j+1)*L-1:j*L)位元，且各多工器之輸入信號為該多個整數倍數值，其中該第j個多工器之輸出信號係往左位移j*L個位元以產生相應的位移輸出信號，相應於各多工器之該位移輸出信號係劃分為複數個分段，且相鄰的每兩個分段係依序間隔L個位元，且j為0至K-1之間的整數；以及一部分乘積加總電路。部分乘積加總電路包括：複數個第一加法器，其中各第一加法器係平行計算各多工器之該位移輸出信號在各分段中之第一總和 ，且相鄰的每兩個分段所相應的該第一總和係依序間隔L個位元；以及複數個第二加法器，其中各第二加法器係平行計算各第一加法器之該第一總和在各分段中之第二總和以得到該乘積在各分段中之數值。
為使本發明之上述目的、特徵和優點能更明顯易懂，下文特舉一較佳實施例，並配合所附圖式，作詳細說明如下。
第1圖為依據本發明一實施例中之常數乘法器的示意圖。
在一實施例中，考慮有號數(signed number)X乘以常數C的情況。具有N位元寬度之數字X的二補數(2’s complement)可用式(2)表示：
Figure 02_image003
其中 i為整數。當有號數X乘以具有M位元寬度的常數C可得到式(3)：
Figure 02_image005
若有數號X被分割為K個群組，且各群組的長度為L，其中K*L=N，K及L均為正整數，則式(3)可以改寫為式(4)：
Figure 02_image007
Figure 02_image009
因此，在式(4)中的C*X之乘積結果可由K個部分乘積加總而得。各個部分乘積的下限值(lower bound)可以利用位移L的倍數而正規化為i=0，其可用式(5)表示：
Figure 02_image011
Figure 02_image013
在式(5)中，每個(M位元×L位元)的部分乘積均包含兩個輸入，其中第一輸入為常數C，且第二輸入為位元圖樣
Figure 02_image015
。因此，可得知這種部分乘積可使用一般預計算乘積產生器所實現，其可同時輸出2 L的資料，且使用位元圖樣
Figure 02_image015
做為選擇信號的複數個多工器可接在預計算乘積產生器之後。
在有號數乘法中，最大部分乘積(most significant partial product)需要特別的乘積預計算電路。依據式(5)，可使用適當的權重將各個多工器之輸出值進行位移，並將位移後的部分乘積加總而得到常數乘法的最後結果。簡單來説，上述方法可將部分乘積的數量由N個降低為K個，其中N=K*L。
在第1圖之實施例中，為了便於說明，假設M=N=16，且L=2、K=8。因此，式(5)可以改寫為式(6)：
Figure 02_image017
Figure 02_image019
式(6)可用第1圖之常數乘法器100所實現。舉例來説，常數乘法器100包括一乘積預先計算電路110、複數個多工器121-128、以及複數個加法器(adder)131-137。
乘積預先計算電路110係用以同時產生常數C的複數個(例如2 L個)整數倍數值，例如0、C、2C及3C。2倍的常數C可直接將常數C的2進位數值往左位移1個0而得，3倍的常數C則可用1倍及2倍的常數C用16位元加法器相加而得。因此0、C、2C及3C之數值是用18位元之2進位數字表示，因此，乘積預先計算電路110的電路延遲只有一個16位元加法器之延遲。
多工器121-128均為2 L選1的多工器，意即包含2 L個資料端及L個控制端。在第1圖中的各多工器121-128均為4選1多工器，且各多工器121-128包含控制端C0及C1、以及資料端S0～S3。乘積預先計算電路110所輸出的常數C之整數倍數的數值0、C、2C及3C(例如為18位元之數值)則分別輸入至多工器121-128的資料端S0～S3。對於第i個多工器來説，其控制端為(X 2*i+1, X 2*i)，其中i為0至7(註：0至K-1)的整數。因此，有號數X的位元[1:0]、[3:2]、[5:4]、[7:6]、[9:8]、[11:10]、[13:12]及[15:14]則分別輸入至多工器121-128的控制端C0及C1。
多工器121～128則分別產生輸出信號P0[17:0]、P1[17:0]、P2[17:0]、P3[17:0]、P4[17:0]、P5[17:0]、P6[17:0]、P7[17:0]，且上述輸出信號分別往左位移0(即L*0)、2(即L*1)、4(即L*2)、6(即L*3)、8(即L*4)、10(即L*5)、12(即L*6)及14(即L*7)位元而分別得到位移輸出信號PS0[17:0]、PS1[19:0]、PS2[21:0]、PS3[23:0]、PS4[25:0]、PS5[27:0]、PS6[29:0]、PS7[31:0]，意即相鄰的每兩個分段係依序間隔L個位元。需注意的是上述往左位移之操作在電路上並不需要特別的硬體設計，而是採用直接拉線的方式在最小位元(least significant bit)後加入左移位元數量的0(接地)。
加法器131-137均為(M+L)位元的加法器，即18位元的加法器。各加法器係依序串接以將各多工器121-128相應的該位移輸出信號加總以得到乘積M。舉例來説，部分乘積M[1:0]可直接使用位移輸出信號PS0[1:0]。加法器131則將位移輸出信號PS0[17:2]及PS1[19:2]相加以得到總和信號S0[17:0]，且部分乘積[3:2]為總和信號S0[1:0]。加法器132-137可依據類似方式串接以得到相應的總和信號S1[17:0]至S6[17:0]，且部分乘積M[5:4]、M [7:6]、M [9:8]、M [11:10]、M [13:12]及M[31:14]則分別對應於部分總和信號S1[1:0]、S2[1:0]、S3[1:0]、S4[1:0]、S5[1:0]及S6[17:0]。經由第1圖之常數乘法器的架構設計，可得到式(6)之結果。
第2圖為傳統的常數乘法器的示意圖。
若16位元的有號數(signed number)X乘以16位元的常數C之計算採用傳統的16x16乘法器所實現，則16位元x16位元的傳統常數乘法器可用第2圖之常數乘法器200表示。簡單來説，在常數乘法器200中，有號數X[15:0]會分別跟常數C的每個位元進行邏輯及(AND)運算及位移運算以得到相應的部分乘積P。各個16位元加法器201～215係採用漣波加法(ripple adder)的方式將各個部分乘積P依序相加以得到乘積M的各個位元。
因為16位元加法器可視為16個1位元全加器(full adder)，故傳統的常數乘法器200總共需要16*16=256個及閘(AND gate)及15*16=240個全加器。此外，因為在常數乘法器200的硬體電路中上述邏輯及運算是平行執行，故常數乘法器200之延遲時間為單一及閘的延遲再加上240個全加器的延遲。
請再參考第1圖。乘積預先計算電路110的電路延遲只有一個16位元加法器之延遲(註：用於計算3C)，0、C及2C均可使用硬體電線進行位移所實現，故不需要額外的硬體電路也不具有任何延遲。對於多工器121-128來説，因為各多工器121-128的輸出信號的寬度為18位元，故常數乘法器100總共需要8*18=144個4選1的1位元多工器。
因此，對於常數乘法器100而言，一共需要7個18位元加法器及18*7+16=142個1位元全加器。常數乘法器100及200的電路面積例如表1所示：
  元件面積(µm 2) 元件數量 總面積 (µm 2)
    常數乘法器200 常數乘法器100 常數乘法器200 常數乘法器100
及閘 1.8 256 0 460.8 0
4選1 多工器 8.64 0 144 0 1244.16
1位元 全加器 10.8 240 142 2592 1533.6
        3052.8 2777.76
表1
其中表1例如是採用55奈米的標準元件資料庫的元件尺寸進行計算。因此，相較於傳統的常數乘法器200，本發明中之常數乘法器100的電路總面積更小。此外，本發明之常數乘法器100的總延遲時間可視為1個4選1多工器之延遲時間及142個1位元全加器之延遲時間。然而，傳統的常數乘法器200需要1個及閘的延遲時間加上240個1位元全加器之延遲時間。因此，本發明之常數乘法器100可大幅降低延遲時間。
第3A-3B圖為依據本發明第1圖實施例中之漣波加法架構的示意圖。請同時參考第1圖及第3A-3B圖。
第1圖的常數乘法器100會使用到7個18位元加法器依序串接以將各多工器121-128相應的該位移輸出信號進行漣波加法(ripple adder)以得到乘積M，其中漣波加法之架構可用第3A-3B圖表示，且第3A-3B圖之架構已包含將各多工器121-128之輸出信號進行位移之處理。簡單來説，每個18位元加法器中依序串接的1位元全加器均需要等待上一個全加器的進位位元(carry)產生才能進行計算。因此，漣波加法架構的延遲時間取決於1位元全加器的數量，意即第3A-3B圖之架構的延遲時間為7*18=126個1位元全加器之延遲時間。
第4A圖為依據本發明另一實施例中之常數乘法器的示意圖。第4B-1至4B-4圖為依據本發明第4A圖實施例中之部分乘積加總電路的示意圖。第4C-1及4C-2圖為依據本發明第4B-1至4B-4圖實施例中之進位計算及群組加總的示意圖。
在另一實施例中，常數乘法器400的電路架構與常數乘法器100類似，其差別在於常數乘法器100中的7個18位元加法器係替換為部分乘積加總電路440，如第4A圖所示。
部分乘積加總電路440之架構如第4B-1至4B-4圖所示。舉例來説，部分乘積加總的架構可劃分為14個群組GRP0至GRP13，例如劃分為K個群組，且各群組之長度為L位元。
群組GRP0至GRP13之每一者均具有相應的部分乘積總和A0～AD，部分乘積總和A0～AD可用表2表示：
部分乘積加總群組
Figure 02_image021
Figure 02_image023
Figure 02_image025
Figure 02_image027
Figure 02_image029
Figure 02_image031
Figure 02_image033
Figure 02_image035
Figure 02_image037
Figure 02_image039
Figure 02_image041
Figure 02_image043
Figure 02_image045
Figure 02_image047
表2
其中，表2中之部分乘積總和A0～AD的算式係對應於第4B-1至4B-4圖中的區域441。簡單來説，在區域441中之各第一加法器係平行計算各多工器之該位移輸出信號在各分段中之第一總和，且相鄰的每兩個分段所相應的第一總和係依序間隔L個位元。在此實施例中，L=2。
依據表2之算式，可進一步推導出部分乘積總和A0～AD的最後加總結果M[31:0]及各群組的進位值，如表3所示：
最後加總結果M之群組
Figure 02_image049
Figure 02_image051
Figure 02_image053
Figure 02_image055
Figure 02_image057
Figure 02_image059
Figure 02_image061
Figure 02_image063
Figure 02_image065
Figure 02_image067
Figure 02_image069
Figure 02_image071
Figure 02_image073
Figure 02_image075
Figure 02_image077
表3
其中，表3中之最後加總結果M[31:0]及各群組的進位值的算式係對應於第4B-1至4B-4圖中的區域441及442。簡單來説，在區域442中之各第二加法器係平行計算各第一加法器之該第一總和在各分段中之第二總和以得到乘積M在各分段中之數值。
詳細而言，因為部分乘積P0～P7是同時計算而得，且部分乘積總和A0～AD之計算係依賴部分乘積P0～P7，故部分乘積總和A0～AD可以平行計算，使得部分乘積總和A0～AD不會造成部分乘積總和之加總運算的額外延遲。此外，第4B-1至4B-4圖中之架構的延遲時間主要是來自計算進位值C5～C29及M[31]，且最後一個群組的進位傳遞延遲(latency of carry propagation)係隱藏於各群組的加總操作之中。
請參考第4C-1圖及第4C-2圖，以群組GRP1及GRP2之加總運算為例進行說明。假設群組GRP1及GRP2之加總運算從時間T0開始，當時間到達T1時，群組GRP1之加總運算已全部完成，例如方塊450之加總運算。然而，對於群組GRP2而言，在時間T1時，群組GRP2的加總運算僅完成前三項(例如方塊451)之運算，且還要再加上最後一項P3[1:0]才能得到群組GRP2的加總結果。因此，在時間T1至T2的期間，可完成群組GRP2之最後一項的加法運算(例如方塊460)。
在同一期間，群組GRP1之進位值運算亦已執行完畢(例如方塊461及452)。若群組GRP1的進位值運算之延遲時間與群組GRP2中的最後一項的加法運算的延遲時間相同，則可以無縫完成群組GRP2之進位值運算，意即前一群組(例如群組K-1)的進位值運算可與目前群組(例如群組K)的加總運算部分重疊以降低部分乘積加總電路440整體的延遲時間，其中K為正整數。依據類似方式，可推導出在部分乘積加總電路440中之各群組的進位延遲時間，其中各群組的進位延遲時間例如可用表4表示：
最後加總結果M之群組 進位延遲 (1位元全加器數量)
Figure 02_image049
 0
Figure 02_image051
 0
Figure 02_image053
 0
Figure 02_image055
 3
Figure 02_image057
 3
Figure 02_image059
 3
Figure 02_image061
 3
Figure 02_image063
 5
Figure 02_image065
 3
Figure 02_image067
 3
Figure 02_image069
 3
Figure 02_image071
 3
Figure 02_image073
 3
Figure 02_image075
 3
Figure 02_image077
 2
總延遲(1位元全加器數量) 37
表4
因此，部分乘積加總電路440整體的延遲時間為37個1位元全加器。相較於第3A-3B圖之漣波加法架構，在第4A圖中之部分乘積加總電路440的整體延遲時間可從126個1位元全加器之延遲時間降低為37個1位元全加器之延遲時間。簡單來説，第4A圖中之常數乘法器400可達到下列幾點：(1)將部分乘積加總運算分割為多個群組；(2)各群組之加法運算可同時執行；(3)將各群組之加總結果進行位移；(4)將各群組的位移加總結果進行加總以得到最後乘積結果。因為各部分乘積可以同時得到，故各群組的加總操作可以平行執行。此外，目前群組的額外加法運算之延遲時間可與前一群組之進位延遲計算重疊，故可降低部分乘積加總電路440的整體延遲時間。
因此，第4A圖的常數乘法器400之整體延遲時間為一個16位元加法器(註：用於計算3C)加上一個4選1的18位元多工器再加上37個1位元全加器。因此，相較於第2圖中傳統的常數乘法器200，第4A圖的常數乘法器400可大幅降低延遲時間，例如可從240個1位元全加器減少至37個1位元全加器之延遲時間。此外，相較於傳統的常數乘法器200，第4A圖的常數乘法器400係重新配置加總序列之順序，且僅需要極小的額外硬體電路成本(例如乘積預先計算電路)即可實現。
此外，需注意的是，本發明第1圖之常數乘法器100或第4A圖之常數乘法器400中的常數C為可調整之數值，故可達到可重設(reconfigurable)之功能。
綜上所述，本發明係提供具有低延遲及可重設的一種常數乘法器，其可降低部分乘積的數量以及降低部分乘積加總之延遲時間。因此，本發明之常數乘法器可提供更快的運算效能。
於申請專利範圍中使用如”第一”、"第二"、"第三"等詞係用來修飾申請專利範圍中的元件，並非用來表示之間具有優先權順序，先行關係，或者是一個元件先於另一個元件，或者是執行方法步驟時的時間先後順序，僅用來區別具有相同名字的元件。
本發明雖以較佳實施例揭露如上，然其並非用以限定本發明的範圍，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可做些許的更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100、200、400:常數乘法器 110、410:乘積預先計算電路 121-128、421-428:多工器 131-137、201-215:加法器 440:部分乘積加總電路 441、442:區域 450-452、460-462:方塊 C0、C1:控制端 S0-S3:資料端 PS0-PS7:位移輸出信號 S0-S13:總和信號 M:乘積 P、P0-P7:部分乘積 C:常數 X:有號數 A0-AD:部分乘積總和 GRP1-GRP13:群組 T0、T1、T2:時間
第1圖為依據本發明一實施例中之常數乘法器的示意圖。 第2圖為傳統的常數乘法器的示意圖。 第3A-3B圖為依據本發明第1圖實施例中之漣波加法架構的示意圖。 第4A圖為依據本發明另一實施例中之常數乘法器的示意圖。 第4B-1至4B-4圖為依據本發明第4A圖實施例中之部分乘積加總電路的示意圖。 第4C-1及4C-2圖為依據本發明第4B-1至4B-4圖實施例中之進位計算及群組加總的示意圖。
100:常數乘法器
110:乘積預先計算電路
121-128:多工器
131-137:加法器
C0、C1:控制端
S0-S3:資料端
PS0-PS7:位移輸出信號
S0-S6:總和信號
M:乘積
P0-P7:部分乘積
C:常數
X:有號數

Claims (10)

  1. 一種常數乘法器，用以計算一常數C及一輸入數值X之乘積，其中該常數C為N位元且該輸入數值X為M位元，其中該輸入數值X係分割為K個群組，且各群組之長度為L位元，其中N、M、K及L為正整數，該常數乘法器包括： 一乘積預先計算電路，用以同時產生該常數的複數個整數倍數值； K個多工器，其中在該K個多工器中之第j個多工器之選擇信號係對應於該輸入數值X之((j+1)*L-1:j*L)位元，且各多工器之輸入信號為該多個整數倍數值，其中該第j個多工器之輸出信號係往左位移j*L個位元以產生相應的位移輸出信號，且j為0至K-1之間的整數；以及 (K-1)個加法器，其中各加法器係依序串接以將各多工器相應的該位移輸出信號加總以得到該乘積。
  2. 如請求項1之常數乘法器，其中該常數C為可調整之數值。
  3. 如請求項1之常數乘法器，其中該等整數倍數值為該常數之0至2 L-1的整數倍數值。
  4. 如請求項1之常數乘法器，其中各加法器為(M+L)位元加法器。
  5. 如請求項4之常數乘法器，其中該乘積之最低兩位元為該第0個多工器之該位移輸出信號之第(L-1:0)位元。
  6. 如請求項5之常數乘法器，其中p為0至K-2之間的整數，當p介於0至K-3時，該第p個多工器之該位移輸出信號及該第p+1個多工器之該位移輸出信號係輸入至該第p個加法器以得到該乘積之第((p+1)*L-1:p*L)位元。
  7. 如請求項6之常數乘法器，其中，當p等於K-2時，該第p個多工器之該位移輸出信號及該第p+1個多工器之該位移輸出信號係輸入至該第p個加法器以得到該乘積之第(M*N-1:M*N-L-1)位元。
  8. 一種常數乘法器，用以計算一常數C及一輸入數值X之乘積，其中該常數C為N位元且該輸入數值X為M位元，其中該輸入數值係分割為K個群組，且各群組之長度為L位元，其中N、M、K及L為正整數，該常數乘法器包括： 一乘積預先計算電路，用以同時產生該常數的複數個整數倍數值； K個多工器，其中在該K個多工器中之第j個多工器之選擇信號係對應於該輸入數值X之((j+1)*L-1:j*L)位元，且各多工器之輸入信號為該多個整數倍數值，其中該第j個多工器之輸出信號係往左位移j*L個位元以產生相應的位移輸出信號，相應於各多工器之該位移輸出信號係劃分為複數個分段，且相鄰的每兩個分段係依序間隔L個位元，且j為0至K-1之間的整數；以及 一部分乘積加總電路，包括： 複數個第一加法器，其中各第一加法器係平行計算各多工器之該位移輸出信號在各分段中之第一總和，且相鄰的每兩個分段所相應的該第一總和係依序間隔L個位元；以及 複數個第二加法器，其中各第二加法器係平行計算各第一加法器之該第一總和在各分段中之第二總和以得到該乘積在各分段中之數值。
  9. 如請求項8之常數乘法器，其中該常數C為可調整之數值。
  10. 如請求項8之常數乘法器，其中該等整數倍數值為該常數之0至2 L-1的整數倍數值。
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