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TW202230635A - 記憶體裝置及其製造方法 - Google Patents

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TW202230635A
TW202230635A TW111100530A TW111100530A TW202230635A TW 202230635 A TW202230635 A TW 202230635A TW 111100530 A TW111100530 A TW 111100530A TW 111100530 A TW111100530 A TW 111100530A TW 202230635 A TW202230635 A TW 202230635A
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楊耀仁
黃家恩
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Abstract

於此揭示一種記憶體裝置。記憶體裝置包括第一電晶體及電性耦接到第一電晶體的第一電容器，第一電晶體及第一電容器形成第一一次性可程式化(one-time-programmable，OTP)記憶體單元。第一電容器具有第一底部金屬端子、第一頂部金屬端子、及插入第一底部與第一頂部金屬端子之間的第一絕緣層。第一絕緣層包含第一部分、與第一部分分離的第二部分、及在第一部分與第二部分之間垂直延伸的第三部分。第一底部金屬端子直接在第一絕緣層的第一部分之下並且與此第一部分接觸。

Description

記憶體裝置及其製造方法
無。
一次性可程式化(one-time programmable，OTP)裝置係經常用於唯讀記憶體(read-only memory，ROM)的一種類型的非揮發性記憶體(non-volatile memory，NVM)。當程式化OTP裝置時，裝置不可以重新程式化。常見類型包括使用金屬熔絲的電熔絲（例如，eFuse）及使用閘極介電質的反熔絲。利用常見OTP裝置的一個問題係高電壓耐久性，此導致OTP裝置隨時間劣化。由於技術持續進展並且遵循莫耳定律(Moore’s law)，期望具有需要低電壓及小單元面積的裝置。
無。
以下揭示內容提供許多不同的實施例或實例，用於實施所提供標的的不同特徵。下文描述部件及佈置的具體實例以簡化本案。當然，此等僅為實例且並不意欲為限制性。例如，以下描述中在第二特徵上方或第二特徵上形成第一特徵可包括以直接接觸形成第一特徵及第二特徵的實施例，且亦可包括在第一特徵與第二特徵之間形成額外特徵以使得第一特徵及第二特徵可不處於直接接觸的實施例。此外，本案可在各個實例中重複元件符號及/或字母。此重複係出於簡便性及清晰的目的且本身並不指示所論述的各個實施例及/或配置之間的關係。
另外，為了便於描述，本文可使用空間相對性術語（諸如「下方」、「之下」、「下部」、「之上」、「上部」及類似者）來描述諸圖中所示出的一個元件或特徵與另一元件或特徵的關係。除了諸圖所描繪的定向外，空間相對性術語意欲涵蓋使用或操作中裝置的不同定向。設備可經其他方式定向（旋轉90度或處於其他定向）且藉此可同樣地解讀本文所使用的空間相對性描述詞。
積體電路(Integrated circuit，IC)有時包括一次性可程式化（one-time-programmable，OTP）記憶體以提供非揮發性記憶體（non-volatile memory，NVM），其中當IC斷電時不丟失資料。一種類型的OTP裝置包括反熔絲記憶體。反熔絲記憶體單元通常包括程式化 金屬氧化物半導體(metal oxide semiconductor，MOS)電晶體（或MOS電容器）及至少一個讀取MOS電晶體。程式化MOS電晶體的閘極介電質經擊穿以導致程式化MOS電晶體的閘極及源極或汲極區域互連。反熔絲的一個缺點係程式化裝置所需的高電壓（通常約5 V）。另一類型的OTP裝置包括使用金屬熔絲的電熔絲（eFuse）。eFuse藉由使用輸入/輸出(input/output，I/O)電壓用高密度電流的流動電性吹動金屬或多晶材料的條帶來程式化。eFuse用約1.8 V的程式化電壓來程式化，此優於反熔絲。然而，eFuse實質上需要更多面積用於一個記憶體單元。例如，常見的eFuse單元面積係約1.769 µm 2，而常見的反熔絲記憶體單元面積係約0.0674 µm 2。藉此，eFuse不期望用於需要緻密記憶體的應用，但如上文論述，反熔絲需要高電壓,這為低功率應用所不期望。
在一些實施例中，記憶體單元具有一個電晶體一個電容器(one-transistor-one-capacitor，1T1C)配置，此配置在位元線與接地之間具有串聯耦接的電容器及電晶體。電晶體的閘極端子耦接到字線。電容器係在電晶體上方的金屬間隔（或絕緣體）金屬(metal-inter-metal，MIM)電容器。電容器的絕緣材料用以在跨絕緣材料施加的預定擊穿電壓或更高電壓下擊穿。當絕緣材料尚未擊穿時，記憶體單元儲存第一資料，例如，邏輯「1」。當絕緣材料擊穿時，記憶體單元儲存第二資料，例如，邏輯「0」。與其他途徑相比，諸如閘極氧化物反熔絲及金屬熔絲，在至少一個實施例中的記憶體單元提供一或多個改進，包括但不限於較小的晶片面積、較低的程式化電壓、較低的干擾電壓或類似者。包括揭示的技術的金屬間隔金屬電容器的OTP裝置可以優於反熔絲裝置及eFuse裝置，因為包括金屬間隔金屬電容器的OTP記憶體單元可以具有較低單元面積（約0.0378 µm 2至約0.0674 µm 2）及低程式化電壓（小於約1.8 V），此係優於eFuse及反熔絲技術的有利組合。
第1圖示出了根據一些實施例的記憶體裝置100的示意性方塊圖。記憶體裝置係一種類型的IC裝置。在至少一個實施例中，記憶體裝置係獨立IC裝置。在一些實施例中，包括記憶體裝置作為較大IC裝置的一部分，此較大IC裝置包含除了用於其他功能的記憶體裝置之外的電路系統。
記憶體裝置100包含至少一個記憶體單元MC及經耦接以控制記憶體單元MC的操作的控制器（亦稱為「控制電路」）102。在第1圖中的示例配置中，記憶體裝置100包含在記憶體陣列104中以複數個行及列佈置的複數個記憶體單元MC。記憶體裝置100進一步包含沿著列延伸的複數個字線WL[0]至WL[m]、沿著列延伸的複數個源極線SL[0]至SL[m]、及沿著記憶體單元MC的行延伸的複數個位元線（亦稱為「資料線」）BL[0]至BL[k]。記憶體單元MC的每一者藉由至少一個字線、至少一個源極線、及至少一個位元線耦接到控制器102。字線的實例包括但不限於用於發送記憶體單元MC的位址以從其讀取的讀取字線、用於發送記憶體單元MC的位址以寫入的寫入字線、或類似者。在至少一個實施例中，字線集合用以作為讀取字線及寫入字線兩者執行。位元線的實例包括藉由對應字線指示的用於發送從記憶體單元MC讀取的資料的讀取位元線、藉由對應字線指示的用於發送將寫入記憶體單元MC的資料的寫入位元線、或類似者。在至少一個實施例中，位元線集合用以作為讀取位元線及寫入位元線兩者執行。在一或多個實施例中，每個記憶體單元MC耦接到一對位元線，被稱為位元線及位元線條。字線通常在本文中被稱為WL，源極線通常在本文中被稱為SL，並且位元線通常在本文中被稱為BL。在記憶體裝置100中的各種數量的字線及/或位元線及/或源極線係在各個實施例的範疇內。在至少一個實施例中，如第1圖所示，源極線SL以行佈置，而非以列佈置。在至少一個實施例中，省去源極線SL。
在第1圖中的示例配置中，控制器102包含字線驅動器112、源極線驅動器114、位元線驅動器116、及用以執行讀取操作或寫入操作的至少一者的感測放大器(sense amplifier，SA) 118。在至少一個實施例中，控制器102進一步包括用於為記憶體裝置100的各個部件提供時脈信號的一或多個時脈產生器、用於與外部裝置的資料交換的一或多個I/O電路、及/或用於控制記憶體裝置100中的各個操作的一或多個控制器。在至少一個實施例中，省去源極線驅動器114。
字線驅動器112經由字線LW耦接到記憶體陣列104。字線驅動器112用以解碼經選擇為在讀取操作或寫入操作中存取的記憶體單元MC的列位址。字線驅動器112用以將電壓供應到對應於解碼的列位址的選擇的字線WL，並且將不同電壓供應到其他未選擇的字線WL。源極線驅動器114經由源極線SL耦接到記憶體陣列104。源極線驅動器114用以將電壓供應到對應於選擇的記憶體單元MC的選擇的源極線SL，並且將不同的電壓供應到其他未選擇的源極線SL。位元線驅動器116（亦稱為「寫入驅動器」）經由位元線BL耦接到記憶體陣列104。位元線驅動器116用以解碼經選擇為在讀取操作或寫入操作中存取的記憶體單元MC的行位址。位元線驅動器116用以將電壓供應到對應於解碼的行位址的選擇的位元線BL，並且將不同電壓供應到其他未選擇的位元線BL。在寫入操作中，位元線驅動器116用以將寫入電壓（亦稱為「程式化電壓」）供應到選擇的位元線BL。在讀取操作中，位元線驅動器116用以將讀取電壓供應到選擇的位元線BL。SA 118經由位元線BL耦接到記憶體陣列104。在讀取操作中，SA 118用以感測從存取的記憶體單元MC讀取並且經由對應位元線BL擷取的資料。所描述的記憶體裝置的配置係實例，並且其他記憶體裝置配置係在各個實施例的範疇內。在至少一個實施例中，記憶體裝置100係一次性可程式化(one-time programmable，OTP)非揮發性記憶體，並且記憶體單元MC係OTP記憶體單元。其他類型的記憶體係在各個實施例的範疇內。示例記憶體類型的記憶體裝置100包括但不限於電熔絲（eFuse）、反熔絲、磁阻式隨機存取記憶體(magnetoresistive random-access memory，MRAM)、或類似者。
第2A圖至第2C圖係根據一些實施例的在各個操作中的記憶體單元200的示意性電路圖。在至少一個實施例中，記憶體單元200對應於記憶體裝置100中的記憶體單元MC的至少一者。
在第2A圖中，記憶體單元200包含電容器C及電晶體T。電晶體T具有耦接到字線WL的閘極端子222、第一端子224、及第二端子226。電容器C具有耦接到電晶體T的第一端子224的第一端234、耦接到位元線BL的第二端236、及在第一端234與第二端236之間的絕緣材料（未在第2A圖中圖示）。絕緣材料用以在第一端234與第二端236之間施加的預定擊穿電壓或更高電壓下擊穿。
在第2A圖中的示例配置中，第二端子226耦接到源極線SL。換言之，電容器C及電晶體T在位元線BL與源極線SL之間串聯耦接。在至少一個實施例中，字線WL對應於記憶體裝置100中的字線WL的至少一者，源極線SL對應於記憶體裝置100中的源極線SL的至少一者，並且位元線BL對應於記憶體裝置100中的位元線BL的至少一者。在至少一個實施例中，省去源極線SL，並且第二端子226耦接到預定電壓的節點。預定電壓的實例包括但不限於接地電壓VSS、正電源電壓VDD、或類似者。
電晶體T的實例包括但不限於金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)、互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電晶體、P通道金屬氧化物半導體(P-channel metal-oxide semiconductor，PMOS)、N通道金屬氧化物半導體(N-channel metal-oxide semiconductor，NMOS)、雙極接面電晶體(bipolar junction transistor，BJT)、高電壓電晶體、高頻電晶體、P通道及/或N通道場效電晶體（P-channel and/or N-channel field effect transistor，PFET/NFET）、鰭式場效電晶體(Fin field effect transistor，FinFET)、具有升高的源極/汲極的平面MOS電晶體、奈米片場效電晶體(field effect transistor，FET)、奈米線FET、或類似者。第一端子224係電晶體T的源極/汲極，並且第二端子226係電晶體T的另一源極/汲極。在關於第2A圖描述的示例配置中，電晶體T係NMOS電晶體，第一端子224係汲極並且第二端子226係電晶體T的源極。包括PMOS電晶體而非NMOS電晶體的其他配置係在各個實施例的範疇內。
電容器C的實例包括但不限於金屬間隔金屬電容器。其他電容器配置（例如，MOS電容器）係在各個實施例的範疇內。金屬間隔金屬電容器包含對應於第一端234或第二端236的一者的下部電極（亦即，下部端子）、對應於第一端234或第二端236的另一者的上部電極（亦即，上部端子）、及插入下部電極與上部電極之間的絕緣材料。絕緣材料的示例材料包括但不限於氧化矽、二氧化矽、氧化鋁、氧化鉿、氧化鉭、ZrO、TiO 2、HfOx、高介電常數介電質、或類似者。高介電常數介電質的實例包括但不限於二氧化鋯、二氧化鉿、矽酸鋯、矽酸鉿、或類似者。在至少一個實施例中，電容器C的絕緣材料與電晶體（諸如電晶體T）中包括的閘極介電質相同或類似。在至少一個實施例中，電晶體T在前端製程(front-end-of-line，FEOL)處理中的半導體基板上方形成，並且隨後電容器C在電晶體T上方在後端製程(back-end-of-line，BEOL)處理中形成為金屬間隔金屬電容器。關於第8圖、第9A圖至第9J圖及第10圖描述根據一些實施例的記憶體單元的另外的示例結構及示例製造製程。
在一些實施例中，記憶體單元200的操作藉由控制器（諸如記憶體裝置100的控制器102）控制。例如，當在程式化操作（亦稱為「寫入操作」）中選擇記憶體單元200時，控制器102用以經由字線WL將接通電壓施加到電晶體T的閘極端子222以接通電晶體T。控制器102進一步用以將程式化電壓經由位元線BL施加到電晶體C的第二端236，並且將接地電壓VSS施加到源極線SL。在至少一個實施例中，源極線SL總是接地。儘管電晶體T藉由接通電壓接通並且將電容器C的第一端234電性耦接到源極線SL上的接地電壓VSS，從位元線BL施加到第二端236的程式化電壓導致在電容器C的第一端234與第二端236之間施加預定擊穿電壓或更高電壓。因此，短路在施加的擊穿電壓或更高電壓下在電容器C的絕緣材料中發生。換言之，絕緣材料擊穿並且變成電阻結構，例如，如關於第2B圖描述。擊穿的絕緣材料對應於在記憶體單元200中儲存的第一資料、或第一邏輯值。在至少一個實施例中，對應於擊穿的絕緣材料的第一資料係邏輯「0」。
當未在程式化操作中選擇記憶體單元200時，控制器102用以不將接通電壓、程式化電壓或接地電壓VSS的至少一者施加到對應的閘極端子222、位元線BL或源極線SL。因此，電容器C的絕緣材料未擊穿，並且電容器C保持電容結構，例如，如關於第2C圖描述。尚未擊穿的絕緣材料對應於在記憶體單元200中儲存的第二資料、或第二邏輯值。在至少一個實施例中，對應於尚未擊穿的絕緣材料的第二資料係邏輯「1」。
當在讀取操作中選擇記憶體單元200時，控制器102用以將接通電壓經由字線WL施加到電晶體T的閘極端子222以接通電晶體T。控制器102進一步用以將讀取電壓經由位元線BL施加到電容器C的第二端236，並且將接地電壓VSS施加到源極線SL。在至少一個實施例中，源極線SL總是接地。儘管電晶體T藉由接通電壓接通並且將電晶體C的第一端234電性耦接到源極線SL上的接地電壓VSS，但控制器102用以感測（例如，藉由使用SA 118）在記憶體單元200中流動的電流以偵測在記憶體單元200中儲存的資料。
在第2B圖中，當記憶體單元200先前已經程式化以儲存邏輯「0」時，電容器C的絕緣材料已經擊穿並且變成電阻結構238，施加到位元線BL的讀取電壓導致電流I read穿過電阻結構238及接通的電晶體T流動到源極線SL處的接地電壓VSS。SA 118用以感測電流I read。控制器112用以基於感測的電流I read偵測記憶體單元200儲存邏輯「0」。
在第2C圖中，當記憶體單元200先前未程式化時，記憶體單元200儲存邏輯「1」，電容器C的絕緣材料尚未擊穿，並且電容器C保持電容結構。施加到位元線BL的讀取電壓低於擊穿電壓，並且不導致電流、或接近零的電流I read穿過電容器C及接通的電晶體T流動至源極線SL處的接地。SA 118用以感測不存在穿過記憶體單元200流動的電流、或接近零的電流I read。藉此，控制器102用以偵測記憶體單元200儲存邏輯「1」。
在至少一個實施例中，在程式化操作中的接通電壓與讀取操作中的接通電壓相同。在不同操作中施加不同接通電壓的其他配置係在各個實施例的範疇內。讀取電壓低於程式化電壓。在至少一個實施例中，程式化電壓係約1.2 V或更小，擊穿電壓係約1.2 V，並且讀取電壓係約0.75 V。其他電壓方案係在各個實施例的範疇內。
在一些實施例中，具有描述的1T1C配置的記憶體單元可能實現優於其他途徑的一或多個優點，所述優點包括但不限於較小晶片面積（亦即，藉由晶圓上的記憶體單元佔據的面積）、較低程式化電壓、較低干擾電壓、改進可靠性、增強資料安全性、或類似者。此外，本案的一實施例包括其中電容器在互連層中形成以便減小面積及/或成本的實施例。
例如，根據使用閘極氧化物反熔絲的其他途徑的記憶體單元佔據約0.0674 μm 2的晶片面積，並且具有約5 V的程式化電壓、約2.0 V的程式化干擾電壓、及約1.3 V的讀取干擾電壓。相比之下，根據本案的一些實施例的具有1T1C配置的示例記憶體單元佔據約0.0378 μm 2至0.0674 μm 2的較小晶片面積，具有小於1.8 V的較低程式化電壓，以及較低干擾電壓。使用閘極氧化物反熔絲的記憶體單元的較高程式化電壓引起可靠性問題。根據一些實施例的記憶體單元的較低程式化電壓導致記憶體單元中的較低應力，並且藉此改進可靠性。根據一些實施例的記憶體單元進一步可應用於進階的製程節點。相比之下，使用閘極氧化物反熔絲的記憶體單元在進階的製程節點處經歷可縮放性及/或可製造性之問題。
針對另一實例，根據使用金屬熔絲（eFuse）的其他途徑的記憶體單元佔據約1.769 μm 2的晶片面積，並且具有約1.8 V的程式化電壓。相比之下，根據一些實施例的具有1T1C配置的示例記憶體單元佔據約0.0378 μm 2至0.0674 μm 2的較小晶片面積，此對應於高達約90%的晶片面積減小。根據一些實施例的記憶體單元的較低程式化電壓導致記憶體單元中的較低應力，並且藉此改進優於使用金屬熔絲的記憶體單元的可靠性。另外，使用金屬熔絲的記憶體單元具有在根據一些實施例的記憶體單元中避免的資料安全性問題。此外，根據一些實施例的記憶體單元可應用於進階的製程節點。相比之下，使用閘極氧化物反熔絲或金屬熔絲的記憶體單元在進階的製程節點處經歷可縮放性及/或可製造性問題。
第3A圖及第3B圖示出了根據一些實施例的電晶體及電容器的橫截面圖。第3A圖及第3B圖的電晶體及電容器可係第2A圖至第2C圖所示的電晶體T及電容器C，但本案不限於此。例如，電晶體可係p型的或可採用任何其他適宜的修改。第3A圖及第3B圖兩者中的電晶體302可包括閘極端子222、第一端子224、及第二端子226，其分別電性耦接到電容器C的字線、源極線、及電極，如第2A圖所示。
第3A圖示出了根據一些實施例的具有一個結構的電晶體302及電容器300A的橫截面圖。電容器300A包括頂部電極304、絕緣體306、及底部電極308。頂部電極304在介電絕緣體306的頂部上並且在通孔310之下形成。圖示了在半導體裝置上方形成的互連結構的金屬層（有時稱為金屬化層）M6，但在電容器300A上方形成的金屬層不必係金屬層M6並且可以係適用於記憶體裝置的任何其他金屬層。例如，其可以係金屬層M1、M2等。如上文論述，絕緣體306可包括高介電常數介電絕緣體但不限於此。通孔310係將金屬層M6電性連接到頂部電極304的導電通孔，並且金屬層M6可以連接到例如位元線。底部電極308可係金屬層M5的一部分，或係在通孔310之下形成的任何層。例如，若在通孔310上方形成的金屬層係金屬層M3，則包括底部電極308的金屬層可係金屬層M2。
第3B圖示出了根據一些實施例的具有另一結構的電晶體302及電容器300B的橫截面圖。電容器300B包括作為頂部電極的通孔312、絕緣體306、及底部電極308。針對電容器300B，不同於第3A圖的電容器300A，不形成分離的頂部電極，並且通孔312可用作頂部電極。藉由省去在電容器300B中單獨形成的頂部電極，製造製程可在製造期間減少成本及材料。
第4A圖示出了根據一些實施例的記憶體裝置400的電路示意圖。記憶體裝置400包括四個記憶體單元，此等記憶體單元可以藉由四個電晶體及四個電容器、源極線SL[0]及SL[1]、字線WL[0]及WL[1]、及位元線BL[0]構成。將理解，第4A圖中的記憶體裝置400僅係一個實例並且記憶體裝置400可以具有各種不同示意圖，包括下文論述的示意圖。參考第4G圖至第4M圖示出及描述記憶體單元400A的佈局層的細節。
記憶體裝置400包括彼此電性連接的四個1T1C記憶體單元。單元包括：單元1（亦即，記憶體單元400A），包括電晶體T1及電容器C1；單元2，包括電晶體T2及電容器C2；單元3，包括電晶體T3及電容器C3；及單元4，包括電晶體T4及電容器C4。電晶體T1~T4的每一者具有連接到相同的位元線BL[0]的源電極。電晶體T1及T3的每一者具有連接到字線WL[0]的閘電極，並且電晶體T2及T4的每一者具有連接到字線WL[1]的閘電極。電容器C1及C2的每一者具有連接到源極線SL[0]的第一電極（亦即，頂部電極），並且電容器C3及C4的每一者具有連接到源極線SL[1]的第一電極（亦即，頂部電極）。電容器C1~C4的每一者具有分別連接到電晶體T1~T4的汲電極的第二電極（亦即，底部電極）。在一些實施例中，電容器C1~C4的第一電極包括電容器300A的頂部電極304或電容器300B的通孔312（用作頂部電極），並且電容器C1~C4的第二電極包括電容器300A或電容器300B的底部電極308。
與用於具有藉由現有技術設計的類似電路的一次性可程式化記憶體晶片的常見晶片面積相比，歸因於金屬間隔金屬電容器在電晶體的源極/汲極電極上方的金屬層中形成，在一些實施例中的記憶體單元400具有近似25%的晶片面積減小。
第4B圖示出了根據一些實施例的用於第4A圖中示出的記憶體裝置400的電容器C1的佈局。電容器C1係由底部電極402、絕緣體406、及頂部電極404形成。儘管佈局僅圖示若干層，但此係僅出於說明目的並且本領域一般技術者將認識到，可以在所示層之上、之下、或其間存在額外層。
用於記憶體裝置400的記憶體單元之一的若干層的佈局可以看起來類似第4B圖中的佈局。例如，針對電容器C1，包括底部電極402的金屬層可以在y方向上延伸，並且包括頂部電極的金屬層可以在x方向上延伸。在兩個金屬層的相交處並且在兩個金屬層之間，形成絕緣體406，使得金屬層及絕緣體406的組合形成記憶體裝置400的電容器C1。底部電極402及頂部電極404係由金屬形成。如上文論述，底部電極402可以係互連結構中的金屬層M5，但不限於此。頂部電極404可以係如上文論述的互連結構中的金屬層M6，但不限於此。例如，底部電極402可以係金屬層M6，並且頂部電極可以係金屬層M7。
第4C圖至第4F圖係根據一些實施例的第4A圖的記憶體裝置400的各個層的由上往下視圖。此等層示出為可以如何層化記憶體裝置400以形成電晶體T1~T4及電晶體上方的互連結構以形成電容器C1~C4的實例。本領域一般技術者將認識到記憶體裝置400可以在層中以不同方式佈局，以便形成第4A圖所示的電路。第4C圖至第4F圖中的佈局的每一者示出了第4A圖的記憶體裝置400的四個相鄰實例；換言之，圖示了16個記憶體單元。儘管為了清楚未示出，在第4C圖至第4F圖中示出的層的不同區域處穿過層或在層之間形成複數個通孔。
第4C圖示出了根據一些實施例的形成電晶體T1~T4的部分的閘極層PO及主動層OD。閘極層PO由導電材料（諸如多晶矽）形成並且用作電晶體T1~T4的閘極。用於閘極層PO的其他導電材料（諸如金屬）係在各個實施例的範疇內。主動層OD由半導體材料形成並且可包括p型摻雜劑或n型摻雜劑。主動層OD包括源極及汲極端子及當電晶體接通時的電晶體T1~T4的導電通道。閘極層PO在y方向上延伸，並且主動層OD在x方向上延伸。
第4D圖示出了根據一些實施例的金屬層M0、M1、及M2。金屬層M0係在電晶體T1~T4上方形成的互連結構的最底部金屬層。金屬層M1在金屬層M0上方形成，並且金屬層M2在金屬層M1上方形成。在第4D圖中金屬層M0及M2實質上彼此重疊，但層不限於此。金屬層M0及M2在x方向上延伸，並且M1在y方向上延伸。
金屬層M0及M2包括攜帶對應位元線信號的位元線BL[0]、BL[1]、BL[2]、及BL[3]。例如，當位元線驅動器116驅動位元線BL[0]上的高電壓時，對應於位元線BL[0]的金屬層M0及M2的一部分將具有高電壓。金屬層M1包括攜帶對應字線信號的字線WL[0]、WL[1]、WL[2]、及WL[3]。例如，當字線驅動器112驅動高電壓至WL[0]時，金屬層M1的對應部分將具有高電壓。金屬層M0~M2亦能夠具有藉由對應位元線驅動器116或字線驅動器112驅動的任何電壓（例如，低電壓、無電壓）。
第4E圖示出了根據一些實施例的金屬層M3及M4。金屬層M3在金屬層M2上方形成，並且金屬層M4在金屬層M3上方形成。金屬層M3及金屬層M1的至少部分可類似地圖案化。藉此，金屬層M1及金屬層M3可在佈局的部分中重疊。此外，金屬層M1及M3可以在佈局的多個部分中彼此電性耦接。此外，可類似地圖案化金屬層M4以及金屬層M0及M2的多個部分，並且藉此金屬層M0、M2、及M4可在佈局的部分中重疊。此外，金屬層M0、M2、及M4可在佈局的多個部分中彼此電性耦接。
金屬層M3可以包括攜帶對應字線信號的字線WL[0]、WL[1]、WL[2]、及WL[3]。例如，當字線驅動器112嘗試驅動字線WL[0]上的高電壓時，對應於字線WL[0]的金屬層M3的一部分將具有高電壓。金屬層M4可以包括攜帶對應位元線信號的位元線BL[0]、BL[1]、BL[2]、及BL[3]。例如，當位元線驅動器116嘗試驅動位元線BL[0]上的高電壓時，對應於位元線BL[0]的金屬層M3的多個部分將具有高電壓。金屬層M4亦可以包括虛設位元線DMY。然而，此等虛設位元線DMY未電性耦接到位元線驅動器116、字線驅動器112、或源極線驅動器114的任一者，並且藉此不起作用。虛設位元線DMY可形成在記憶體裝置400的邊緣處。
第4F圖示出了根據一些實施例的金屬層M5及M6。金屬層M5在金屬層M4上方形成，並且金屬層M6在金屬層M5上方形成。如上文論述，可能在金屬層M5與金屬層M6重疊的位置形成電容器。當在金屬層M5與M6之間形成介電絕緣體時，形成金屬間隔金屬電容器MIM。第4F圖所示的金屬間隔金屬電容器可以係電容器C1~C4。在第4F圖中，圖示了16個金屬間隔金屬電容器，但實施例不限於此並且可以存在多於或少於16個金屬間隔金屬電容器。
金屬層M6可以包括攜帶對應源極線信號的源極線SL[0]、SL[1]、SL[2]、及SL[3]。例如，當源極線驅動器114驅動源極線SL[0]上的高電壓時，對應於源極線SL[0]的金屬層M6的一部分將具有高電壓。
第4G圖至第4M圖示出了根據一些實施例的記憶體裝置400的記憶體單元400A的各個層。記憶體單元400A包括第4A圖的電晶體T1及電容器C1，但本案不限於此並且佈局可以應用於電晶體T2及電容器C2、或電晶體T3及電容器C3、或電晶體T4及電容器C4。第4G圖至第4M圖用於示出僅包括一個電晶體T1及一個電容器C1的示例記憶體單元400A的各個層。圖式尤其示出各個金屬層、連接各個金屬層的通孔、及其與位元線、字線、及源極線的關係。然而，通孔關於彼此的位置及層的相對位置可能未垂直對準。藉此，為了清楚及簡便目的，圖中所示的層不意味著彼此重疊以圖示佈局的由上往下視圖，但本領域一般技術者將認識到，可以重新佈置多個層以形成記憶體單元的佈局。
參見第4G圖，根據一些實施例圖示了記憶體單元400A的閘極層PO及主動層OD。記憶體單元400A包括電晶體408，此電晶體可以包括電晶體T1。通孔410A在閘極層PO上方形成以將閘極層PO電性耦接到之上的層（例如，字線WL[0]）。通孔412A在主動層OD上方形成以將主動層OD電性耦接到之上的層（例如，位元線BL[0]）。通孔414A形成主動層OD，此主動層將電晶體T1的源極端子電性連接到用作電容器C1的底部電極的之上的層（例如，金屬層M5）。
參見第4H圖，根據一些實施例示出了記憶體單元400A的金屬層M0及M1。金屬層M0在x方向上延伸，並且金屬層M1在y方向上延伸。通孔410B、412B、及414B形成在金屬層M0與M1之間。通孔410B可與通孔410A重疊，通孔412B可與通孔412A重疊，並且通孔414B可與通孔414A重疊。
金屬層M0可以用作位元線BL[0]。在此種實施例中，位元線驅動器116可以穿過位元線BL[0]驅動位元線信號，穿過通孔412A到主動層OD。藉此，如第4A圖所示，電晶體T1的源電極可以電性連接到位元線BL[0]。
金屬層M1可以用作字線WL[0]。字線驅動器112可以穿過字線WL[0]驅動字線信號到閘極層PO，穿過通孔410B及410A到閘極層PO。藉此，如第4A圖所示，電晶體T1的閘極可以電性連接到字線WL[0]。
參見第4I圖，根據一些實施例示出了記憶體單元400A的金屬層M1及M2。金屬層M1在y方向上延伸，並且金屬層M2在x方向上延伸。通孔410C、412C、及414C在金屬層M1與M2之間形成。通孔410C可與通孔410A~412B重疊，通孔412C可與通孔412A~412B重疊，並且通孔414C可與通孔414A~412B重疊。如上文論述，金屬層M1可以用作字線[0]。
金屬層M2可以用作位元線BL[0]。在此種實施例中，位元線驅動器116可以穿過位元線BL[0]驅動位元線信號，穿過通孔412A~412C到主動層OD。藉此，如第4A圖所示，電晶體T1的源電極可以電性連接到位元線BL[0]。
參見第4J圖，根據一些實施例示出了記憶體單元400A的金屬層M2及M3。金屬層M2在x方向上延伸，並且金屬層M3在y方向上延伸。通孔410D、412D、及414D在金屬層M2與M3之間形成。通孔410D可與通孔410A~410C重疊，通孔412D可與通孔412A~412C重疊，並且通孔414D可與通孔414A~414C重疊。如上文論述，金屬層M2可以用作位元線[0]。
金屬層M3可以用作字線WL[0]。在此種實施例中，字線驅動器112可以穿過字線WL[0]驅動字線信號，穿過通孔410A~410D到閘極層PO。藉此，如第4A圖所示，電晶體T1的閘極可以電性連接到字線WL[0]。
參見第4K圖，根據一些實施例示出了記憶體單元400A的金屬層M3及M4。金屬層M3在y方向上延伸，並且金屬層M4在x方向上延伸。通孔410E、412E、及414E在金屬層M3與M4之間形成。通孔410E可與通孔410A~410D重疊，通孔412E可與通孔412A~412D重疊，並且通孔414E可與通孔414A~414D重疊。如上文論述，金屬層M3可以用作字線WL[0]。
金屬層M4可以用作位元線BL[0]。在此種實施例中，位元線驅動器116可以穿過位元線BL[0]驅動位元線信號，穿過通孔412A~412D到主動層OD。藉此，如第4A圖所示，電晶體T1的源電極可以電性連接到位元線BL[0]。
如關於第4E圖論述，可以形成虛設位元線DMY。參見第4K圖，金屬層M4可以包括虛設位元線DMY。然而，虛設位元線DMY不用作實際位元線並且可以例如形成在記憶體陣列的邊緣處。
參見第4L圖，根據一些實施例示出了記憶體單元400A的金屬層M4及M5。金屬層M4在x方向上延伸，並且金屬層M5在y方向上延伸。通孔414F在金屬層M4與M5之間形成。通孔414F可與通孔414A~414E重疊。如上文論述，金屬層M4可以用作位元線BL[0]或虛設位元線DMY。
金屬層M5可以用作電容器C1的底部電極。藉此，如第4A圖所示，電晶體T1的汲極可以電性連接到電容器C1的底部電極。
參見第4M圖，根據一些實施例示出了記憶體單元400A的金屬層M5及M6。金屬層M5在y方向上延伸，並且金屬層M6在x方向上延伸。如上文論述，金屬層M5可以用作電容器的底部電極。
金屬層M6可以用作電容器C1的頂部電極。如上文論述，記憶體單元400A包括金屬間隔金屬電容器416，此金屬間隔金屬電容器可以包括電容器C1。儘管未圖示，但介電絕緣體層在金屬層M5與M6之間形成以形成金屬間隔金屬電容器416，並且在金屬層M5上形成的底部電極穿過通孔414A~414E電性連接到電晶體408的汲極。藉此，金屬間隔金屬電容器416電性連接到第4G圖的電晶體408。此外，儘管未在第4M圖中圖示，但通孔可以在金屬層M5與M6之間形成。
金屬層M6可以用作源極線SL[0]。在此種實施例中，源極線驅動器114可以穿過源極線SL[0]驅動源極線信號到金屬層M6到金屬間隔金屬電容器的頂部電極。藉此，如第4A圖所示，電容器C1的頂部電極可以電性連接到源極線SL[0]。
儘管第4G圖至第4M圖示出及描述了包括底部電極的金屬層M5及包括電容器408（及電容器C1）的頂部電極的金屬層M6，但實施例不限於此。如參考第3A圖及第3B圖描述，頂部電極可以分別在介電絕緣體之上及在金屬層M6（如第3A圖中示出）之下形成，或當不存在分別形成的頂部電極時，在介電絕緣體與金屬層M6之間形成的通孔可用作頂部電極（如第3B圖中示出）。
第5A圖示出了根據一些實施例的記憶體裝置500的電路示意圖。記憶體裝置500包括四個記憶體單元，此等記憶體單元可以藉由四個電晶體及四個電容器、源極線SL[0]及SL[1]、字線WL[0]及WL[1]、及位元線BL[0]及BL[1]構成。將理解，第5A圖中的記憶體裝置500僅係一個實例並且記憶體裝置500可以具有各種不同示意圖，包括下文論述的示意圖。參考第5G圖至第5M圖示出及描述記憶體單元500A的佈局層的細節。
記憶體裝置500包括彼此電性連接的四個1T1C記憶體單元。單元包括：單元1（亦即，記憶體單元500A），包括電晶體T5及電容器C5；單元2，包括電晶體T6及電容器C6；單元3，包括電晶體T7及電容器C7；及單元4，包括電晶體T8及電容器C8。電晶體T5及T6的每一者具有連接到相同位元線BL[0]的源電極，並且電晶體T7及T8的每一者具有連接到相同位元線BL[1]的源電極。電晶體T5及T7的每一者具有連接到字線WL[0]的閘電極，並且電晶體T6及T8的每一者具有連接到字線WL[1]的閘電極。電容器C5及C7的每一者具有連接到源極線SL[0]的第一電極（亦即，頂部電極），並且電容器C6及C8的每一者具有連接到源極線SL[1]的第一電極（亦即，頂部電極）。電容器C5~C8的每一者具有分別連接到電晶體T5~T8的汲電極的第二電極（亦即，底部電極）。在一些實施例中，電容器C5~C8的第一電極包括電容器300A的頂部電極304或電容器300B的通孔312（用作頂部電極），並且電容器C5~C8的第二電極包括電容器300A或電容器300B的底部電極308。
與用於具有藉由現有技術設計的類似電路的一次性可程式化記憶體晶片的常見晶片面積相比，歸因於金屬間隔金屬電容器在電晶體的源極/汲極電極上方的金屬層中形成，在一些實施例中的記憶體單元500具有近似15%的晶片面積減小。
第5B圖示出了根據一些實施例的用於第5A圖中示出的記憶體裝置500的電容器C5的佈局。電容器C5係由底部電極502、絕緣體506、及頂部電極504形成。儘管佈局僅圖示若干層，此係僅出於說明目的並且本領域一般技術者將認識到，可以在所示層之上、之下、或其間存在額外層。
用於記憶體裝置500的記憶體單元之一的若干層的佈局可以看起來類似第5B圖中的佈局。例如，針對電容器C5，包括底部電極502的金屬層可以在y方向上延伸，並且包括頂部電極的金屬層可以在y方向上延伸。在兩個金屬層的相交處並且在兩個金屬層之間，形成絕緣體506，使得金屬層及絕緣體506的組合形成記憶體裝置500的電容器C5。底部電極502及頂部電極504係由金屬形成。如上文論述，底部電極502可以係互連結構中的金屬層M5，但不限於此。如上文論述，頂部電極504可以係互連結構中的金屬層M6，但不限於此。例如，底部電極502可以係金屬層M6，並且頂部電極可以係金屬層M7。
第5C圖至第5F圖示出了根據一些實施例的第5A圖的記憶體裝置500的各個層的由上往下視圖。此等層示出為可以如何層化記憶體裝置500以形成電晶體T5~T8及電晶體上方的互連結構以形成電容器C5~C8的實例。本領域一般技術者將認識到記憶體裝置500可以在多層中以不同方式佈局，以便形成第5A圖所示的電路。第5C圖至第5F圖中的佈局的每一者示出了第5A圖的記憶體裝置500的4個相鄰實例；換言之，圖示了16個記憶體單元。儘管為了清楚未示出，但在第5C圖至第5F圖中示出的層的不同區域處穿過多層或在多層之間形成複數個通孔。
第5C圖示出了根據一些實施例的形成電晶體T5~T8的部分的閘極層PO及主動層OD。閘極層PO由導電材料（諸如多晶矽）形成並且用作電晶體T5~T8的閘極。用於閘極層PO的其他導電材料（諸如金屬）係在各個實施例的範疇內。主動層OD由半導體材料形成並且可包括p型摻雜劑或n型摻雜劑。主動層OD包括源極及汲極端子及當電晶體接通時的電晶體T5~T8的導電通道。閘極層PO在y方向上延伸，並且主動層OD在x方向上延伸。
第5D圖示出了根據一些實施例的金屬層M0、M1、及M2。金屬層M0係在電晶體T5~T8上方形成的互連結構的最底部金屬層。金屬層M1在金屬層M0上方形成，並且金屬層M2在金屬層M1上方形成。在第5D圖中金屬層M0及M2實質上彼此重疊，但層不限於此。金屬層M0及M2在x方向上延伸，並且M1在y方向上延伸。
金屬層M0及M2包括攜帶對應位元線信號的位元線BL[0]、BL[1]、BL[2]、及BL[3]。例如，當位元線驅動器116驅動位元線BL[0]上的高電壓時，對應於位元線BL[0]的金屬層M0及M2的一部分將具有高電壓。金屬層M1包括攜帶對應字線信號的字線WL[0]、WL[1]、WL[2]、及WL[3]。例如，當字線驅動器112驅動高電壓至字線WL[0]時，金屬層M1的對應部分將具有高電壓。金屬層M0~M2亦能夠具有藉由對應位元線驅動器116或字線驅動器112驅動的任何電壓（例如，低電壓，無電壓）。
第5E圖示出了根據一些實施例的金屬層M3及M4。金屬層M3在金屬層M2上方形成，並且金屬層M4在金屬層M3上方形成。可類似地圖案化金屬層M3及金屬層M1的至少部分。藉此，金屬層M1及金屬層M3可在佈局的多個部分中重疊。此外，金屬層M1及M3可以在佈局的多個部分中彼此電性耦接。此外，可類似地圖案化金屬層M4以及金屬層M0及M2的部分，並且藉此金屬層M0、M2、及M4可在佈局的多個部分中重疊。此外，金屬層M0、M2、及M4可在佈局的多個部分中彼此電性耦接。
金屬層M3可以包括攜帶對應字線信號的字線WL[0]、WL[1]、WL[2]、及WL[3]。例如，當字線驅動器112嘗試驅動字線WL[0]上的高電壓時，對應於字線WL[0]的金屬層M3的一部分將具有高電壓。金屬層M4可以包括攜帶對應位元線信號的位元線BL[0]、BL[1]、BL[2]、及BL[3]。例如，當位元線驅動器116嘗試驅動位元線BL[0]上的高電壓時，對應於位元線BL[0]的金屬層M3的多個部分將具有高電壓。金屬層M4亦可以包括虛設位元線DMY。然而，此等虛設位元線DMY未電性耦接到位元線驅動器116、字線驅動器112、或源極線驅動器114的任一者，並且藉此不起作用。虛設位元線DMY可在記憶體裝置500的邊緣處形成。
第5F圖示出了根據一些實施例的金屬層M5及M6。金屬層M5在金屬層M4上方形成，並且金屬層M6在金屬層M5上方形成。如上文論述，可能在金屬層M5與金屬層M6重疊的位置形成電容器。當在金屬層M5與M6之間形成介電絕緣體時，形成金屬間隔金屬電容器MIM。第5F圖所示的金屬間隔金屬電容器可以係電容器C5~C8。在第5F圖中，圖示了16個金屬間隔金屬電容器，但實施例不限於此並且可以存在多於或少於16個金屬間隔金屬電容器。
金屬層M6可以包括攜帶對應源極線信號的源極線SL[0]、SL[1]、SL[2]、及SL[3]。例如，當源極線驅動器114驅動源極線SL[0]上的高電壓時，對應於源極線SL[0]的金屬層M6的一部分將具有高電壓。
第5G圖至第5M圖示出了根據一些實施例的記憶體裝置500的記憶體單元500A的各個層。記憶體單元500A包括第5A圖的電晶體T5及電容器C5，但本案不限於此並且佈局可以應用於電晶體T6及電容器C6、或電晶體T7及電容器C7、或電晶體T8及電容器C8。第5G圖至第5M圖用於示出僅包括一個電晶體T5及一個電容器C5的示例性記憶體單元500A的各個層。圖式尤其示出各個金屬層、連接各個金屬層的通孔、及其與位元線、字線、及源極線的關係。然而，通孔關於彼此的位置及層的相對位置可能未垂直對準。藉此，為了清楚及簡便目的，圖中所示的層不意味著彼此重疊以圖示佈局的由上往下視圖，但本領域一般技術者將認識到，可以重新佈置多層以形成記憶體單元的佈局。
參見第5G圖，根據一些實施例圖示了記憶體單元500A的閘極層PO及主動層OD。記憶體單元500A包括電晶體508，此電晶體508可以包括電晶體T5。通孔510A在閘極層PO上方形成以將閘極層PO電性連接到之上的層（例如，字線WL[0]）。通孔512A在主動層OD上方形成以將主動層OD電性連接到之上的層（例如，位元線BL[0]）。通孔514A形成主動層OD，此主動層將電晶體T5的源極端子電性連接到用作電容器C5的底部電極的之上的層（例如，金屬層M5）。
參見第5H圖，根據一些實施例示出了記憶體單元500A的金屬層M0及M1。金屬層M0在x方向上延伸，並且金屬層M1在y方向上延伸。通孔510B、512B、及514B在金屬層M0與M1之間形成。通孔510B可與通孔510A重疊，通孔512B可與通孔512A重疊，並且通孔514B可與通孔514A重疊。
金屬層M0可以用作位元線BL[0]。在此種實施例中，位元線驅動器116可以穿過位元線BL[0]驅動位元線信號，穿過通孔512A到主動層OD。藉此，如第5A圖所示，電晶體T5的源電極可以電性連接到位元線BL[0]。
金屬層M1可以用作字線WL[0]。字線驅動器112可以穿過字線WL[0]驅動字線信號到閘極層PO，穿過通孔510B及510A到閘極層PO。藉此，如第5A圖所示，電晶體T5的閘極可以電性連接到字線WL[0]。
參見第5I圖，根據一些實施例示出了記憶體單元500A的金屬層M1及M2。金屬層M1在y方向上延伸，並且金屬層M2在x方向上延伸。通孔510C、512C、及514C在金屬層M1與M2之間形成。通孔510C可與通孔510A~512B重疊，通孔512C可與通孔512A~512B重疊，並且通孔514C可與通孔514A~512B重疊。如上文論述，金屬層M1可以用作字線[0]。
金屬層M2可以用作位元線BL[0]。在此種實施例中，位元線驅動器116可以穿過位元線BL[0]驅動位元線信號，穿過通孔512A~512C到主動層OD。藉此，如第5A圖所示，電晶體T5的源電極可以電性連接到位元線BL[0]。
參見第5J圖，根據一些實施例示出了記憶體單元500A的金屬層M2及M3。金屬層M2在x方向上延伸，並且金屬層M3在y方向上延伸。通孔510D、512D、及514D在金屬層M2與M3之間形成。通孔510D可與通孔510A~510C重疊，通孔512D可與通孔512A~512C重疊，並且通孔514D可與通孔514A~514C重疊。如上文論述，金屬層M2可以用作位元線[0]。
金屬層M3可以用作字線WL[0]。在此種實施例中，字線驅動器112可以穿過字線WL[0]驅動字線信號，穿過通孔510A~510D到閘極層PO。藉此，如第5A圖所示，電晶體T5的閘極可以電性連接到字線WL[0]。
參見第5K圖，根據一些實施例示出了記憶體單元500A的金屬層M3及M4。金屬層M3在y方向上延伸，並且金屬層M4在x方向上延伸。通孔512E及514E在金屬層M3與M4之間形成。通孔512E可與通孔512A~512D重疊，並且通孔514E可與通孔514A~514D重疊。如上文論述，金屬層M3可以用作字線WL[0]。
金屬層M4可以用作位元線BL[0]。在此種實施例中，位元線驅動器116可以穿過位元線BL[0]驅動位元線信號，穿過通孔512A~512D到主動層OD。藉此，如第5A圖所示，電晶體T5的源電極可以電性連接到位元線BL[0]。
如關於第5E圖論述，可以形成虛設位元線DMY。參見第5K圖，金屬層M4可以包括虛設位元線DMY。然而，虛設位元線DMY不用作實際位元線並且可以例如在記憶體陣列的邊緣處形成。
參見第5L圖，根據一些實施例示出了記憶體單元500A的金屬層M4及M5。金屬層M4在x方向上延伸，並且金屬層M5在y方向上延伸。通孔514F在金屬層M4與M5之間形成。通孔514F可與通孔514A~514E重疊。如上文論述，金屬層M4可以用作位元線BL[0]或虛設位元線DMY。
金屬層M5可以用作電容器C5的底部電極。藉此，如第5A圖所示，電晶體T5的汲極可以電性連接到電容器C5的底部電極。
參見第5M圖，根據一些實施例示出了記憶體單元500A的金屬層M5及M6。金屬層M5在y方向上延伸，並且金屬層M6在y方向上延伸。如上文論述，金屬層M5可以用作電容器的底部電極。
金屬層M6可以用作電容器C5的頂部電極。如上文論述，記憶體單元500A包括金屬間隔金屬電容器516，此金屬間隔金屬電容器可以包括電容器C5。儘管未圖示，介電絕緣體層在金屬層M5與M6之間形成以形成金屬間隔金屬電容器516，並且在金屬層M5上形成的底部電極穿過通孔514A~514E電性連接到電晶體508的汲極。藉此，金屬間隔金屬電容器516電性連接到第5G圖的電晶體508。此外，儘管未在第5M圖中圖示，通孔可以在金屬層M5與M6之間形成。
金屬層M6可以用作源極線SL[0]。在此種實施例中，源極線驅動器114可以穿過源極線SL[0]驅動源極線信號到金屬層M6到金屬間隔金屬電容器的頂部電極。藉此，如第5A圖所示，電容器C5的頂部電極可以電性連接到源極線SL[0]。
儘管第5G圖至第5M圖示出及描述了包括底部電極的金屬層M5及包括電容器508（及電容器C5）的頂部電極的金屬層M6，但實施例不限於此。如參考第3A圖及第3B圖描述，頂部電極可以分別在介電絕緣體之上及在金屬層M6（如第3A圖中示出）之下形成，或當不存在分別形成的頂部電極時，在介電絕緣體與金屬層M6之間形成的通孔可用作頂部電極（如第3B圖中示出）。
第6A圖示出了根據一些實施例的記憶體裝置600的電路示意圖。記憶體裝置600包括四個記憶體單元，此等記憶體單元可以藉由四個電晶體及四個電容器、源極線SL[0]、字線WL[0]、WL[1]、WL[2]、及WL[3]、及位元線BL[0]構成。將理解，第6A圖中的記憶體裝置600僅係一個實例並且記憶體裝置600可以具有各種不同示意圖，包括下文論述的示意圖。參考第6G圖至第6M圖示出及描述記憶體單元600A的佈局層的細節。
記憶體裝置600包括彼此電性連接的四個1T1C記憶體單元。單元包括：單元1（亦即，記憶體單元600A），包括電晶體T9及電容器C9；單元2，包括電晶體T10及電容器C10；單元3，包括電晶體T11及電容器C11；及單元4，包括電晶體T12及電容器C12。電晶體T9~T12的每一者具有連接到相同的位元線BL[0]的源電極。電晶體T9~T12的每一者具有分別連接到字線WL[0]~WL[3]的閘電極。電容器C9~C12的每一者具有連接到源極線SL[0]的第一電極（亦即，頂部電極）。電容器C9~C12的每一者具有分別連接到電晶體T9~T12的汲電極的第二電極（亦即，底部電極）。在一些實施例中，電容器C9~C12的第一電極包括電容器300A的頂部電極304或電容器300B的通孔312（用作頂部電極），並且電容器C9~C12的第二電極包括電容器300A或電容器300B的底部電極308。
與製造具有藉由現有技術設計的類似電路的一次性可程式化記憶體晶片的常見成本相比，歸因於金屬間隔金屬電容器在電晶體的源極/汲極電極上方的金屬層中形成，在一些實施例中的記憶體單元600具有近似較低成本。
第6B圖示出了根據一些實施例的用於第6A圖中示出的記憶體裝置600的電容器C9~C12的佈局。電容器C9的每一者由底部電極602、絕緣體606、及頂部電極604形成。儘管佈局僅圖示若干層，但此係僅出於說明目的並且本領域一般技術者將認識到，可以在所示層之上、之下、或其間存在額外層。
用於記憶體裝置600的記憶體單元之一的若干層的佈局可以看起來類似第6B圖中的佈局。例如，針對電容器C9~C12的每一者，包括底部電極602的金屬層可以在y方向上延伸，並且包括頂部電極的金屬層可以在x方向上延伸。此外，儘管存在四個分離的電容器C9~C12，但僅形成一個金屬層，此金屬層形成電容器C9~C12的每一者的頂部電極604。在兩個金屬層的相交處並且在兩個金屬層之間，形成絕緣體606，使得金屬層及絕緣體606的組合形成電容器C9~C12。底部電極602及頂部電極604係由金屬形成。如上文論述，底部電極602可以係互連結構中的金屬層M5，但不限於此。如上文論述，頂部電極604可以係互連結構中的金屬層M6，但不限於此。例如，底部電極602可以係金屬層M6，並且頂部電極可以係金屬層M7。
第6C圖至第6F圖示出了根據一些實施例的第6A圖的記憶體裝置600的各個層的由上往下視圖。將此等層示出為可以如何層化記憶體裝置600以形成電晶體T9~T12及電晶體上方的互連結構以形成電容器C9~C12的實例。本領域一般技術者將認識到記憶體裝置600可以在層中以不同方式佈局，以便形成第6A圖所示的電路。第6C圖至第6F圖中的佈局的每一者示出了第6A圖的記憶體裝置600的2個相鄰實例；換言之，圖示了8個記憶體單元。儘管為了清楚未示出，在第6C圖至第6F圖中示出的層的不同區域處穿過層或在層之間形成複數個通孔。
第6C圖示出了根據一些實施例的形成電晶體T9~T12的部分的閘極層PO及主動層OD。閘極層PO由導電材料（諸如多晶矽）形成並且用作電晶體T9~T12的閘極。用於閘極層PO的其他導電材料（諸如金屬）係在各個實施例的範疇內。主動層OD由半導體材料形成並且可包括p型摻雜劑或n型摻雜劑。主動層OD包括源極及汲極端子及當電晶體接通時的電晶體T9~T12的導電通道。閘極層PO在y方向上延伸，並且主動層OD在x方向上延伸。
第6D圖示出了根據一些實施例的金屬層M0、M1、及M2。金屬層M0係在電晶體T9~T12上方形成的互連結構的最底部金屬層。金屬層M1在金屬層M0上方形成，並且金屬層M2在金屬層M1上方形成。在第6D圖中金屬層M0及M2實質上彼此重疊，但金屬層M0及M2不限於此。金屬層M0及M2在x方向上延伸，並且M1在y方向上延伸。
金屬層M0及M2包括攜帶對應位元線信號的位元線BL[0]及BL[1]。例如，當位元線驅動器116驅動位元線BL[0]上的高電壓時，對應於位元線BL[0]的金屬層M0及M2的一部分將具有高電壓。金屬層M1包括攜帶對應字線信號的字線WL[0]、WL[1]、WL[2]、及WL[3]。例如，當字線驅動器112驅動高電壓至字線WL[0]時，金屬層M1的對應部分將具有高電壓。金屬層M0~M2亦能夠具有藉由對應位元線驅動器116或字線驅動器112驅動的任何電壓（例如，低電壓、無電壓）。
第6E圖示出了根據一些實施例的金屬層M3及M4。金屬層M3在金屬層M2上方形成，並且金屬層M4在金屬層M3上方形成。可類似地圖案化金屬層M3及金屬層M1的至少部分。藉此，金屬層M1及金屬層M3可在佈局的部分中重疊。此外，金屬層M1及M3可以在佈局的多個部分中彼此電性耦接。此外，可類似地圖案化金屬層M4以及金屬層M0及M2的多個部分，並且藉此金屬層M0、M2、及M4可在佈局的多個部分中重疊。此外，金屬層M0、M2、及M4可在佈局的多個部分中彼此電性耦接。
金屬層M3可以包括攜帶對應字線信號的字線WL[0]、WL[1]、WL[2]、及WL[3]。例如，當字線驅動器112嘗試驅動字線WL[0]上的高電壓時，對應於字線WL[0]的金屬層M3的一部分將具有高電壓。金屬層M4可以包括攜帶對應位元線信號的位元線BL[0]及BL[1]。例如，當位元線驅動器116嘗試驅動位元線BL[0]上的高電壓時，對應於位元線BL[0]的金屬層M3的部分將具有高電壓。金屬層M4亦可以包括虛設位元線DMY。然而，此等虛設位元線DMY未電性耦接到位元線驅動器116、字線驅動器112、或源極線驅動器114的任一者，並且藉此不起作用。虛設位元線DMY可在記憶體裝置600的邊緣處形成。
第6F圖示出了根據一些實施例的金屬層M5及M6。金屬層M5在金屬層M4上方形成，並且金屬層M6在金屬層M5上方形成。如上文論述，可能在金屬層M5與金屬層M6重疊的位置形成電容器。當在金屬層M5與M6之間形成介電絕緣體時，形成金屬間隔金屬電容器MIM。第6F圖所示的金屬間隔金屬電容器可以係電容器C9~C12。在第6F圖中，圖示了16個金屬間隔金屬電容器，但實施例不限於此並且可以存在多於或少於16個金屬間隔金屬電容器。
金屬層M6可以包括攜帶對應源極線信號的源極線SL[0]及SL[1]。例如，當源極線驅動器114驅動源極線SL[0]上的高電壓時，對應於源極線SL[0]的金屬層M6的一部分將具有高電壓。
第6G圖至第6M圖示出了根據一些實施例的記憶體裝置600的記憶體單元600A的各個層。記憶體單元600A包括第6A圖的電晶體T9及電容器C9，但本案不限於此並且佈局可以應用於電晶體T10及電容器C10、或電晶體T11及電容器C11、或電晶體T12及電容器C12。第6G圖至第6M圖用於示出僅包括一個電晶體T9及一個電容器C9的示例性記憶體單元600A的各個層。圖式尤其示出各個金屬層、連接各個金屬層的通孔、及其與位元線、字線、及源極線的關係。然而，通孔關於彼此的位置及層的相對位置可能未垂直對準。藉此，為了清楚及簡便目的，圖中所示的層不意味著彼此重疊以圖示佈局的由上往下視圖，但本領域一般技術者將認識到，可以重新佈置多層以形成記憶體單元的佈局。
參見第6G圖，根據一些實施例圖示了記憶體單元600A的閘極層PO及主動層OD。記憶體單元600A包括電晶體608，此電晶體可以包括電晶體T9。通孔610A在閘極層PO上方形成以將閘極層PO電性連接到之上的層（例如，字線WL[0]）。通孔612A在主動層OD上方形成以將主動層OD電性連接到之上的層（例如，位元線BL[0]）。通孔614A形成主動層OD，此主動層將電晶體T9的源極端子電性連接到用作電容器C9的底部電極的之上的層（例如，金屬層M5）。
參見第6H圖，根據一些實施例示出了記憶體單元600A的金屬層M0及M1。金屬層M0在x方向上延伸，並且金屬層M1在y方向上延伸。通孔610B、612B、及614B在金屬層M0與M1之間形成。通孔610B可與通孔610A重疊，通孔612B可與通孔612A重疊，並且通孔614B可與通孔614A重疊。
金屬層M0可以用作位元線BL[0]。在此種實施例中，位元線驅動器116可以穿過位元線BL[0]驅動位元線信號，穿過通孔612A到主動層OD。藉此，如第6A圖所示，電晶體T9的源電極可以電性連接到位元線BL[0]。
金屬層M1可以用作字線WL[0]。字線驅動器112可以穿過字線WL[0]驅動字線信號到閘極層PO，穿過通孔610B及610A到閘極層PO。藉此，如第6A圖所示，電晶體T9的閘極可以電性連接到字線WL[0]。
參見第6I圖，根據一些實施例示出了記憶體單元600A的金屬層M1及M2。金屬層M1在y方向上延伸，並且金屬層M2在x方向上延伸。通孔610C、612C、及614C在金屬層M1與M2之間形成。通孔610C可與通孔610A~612B重疊，通孔612C可與通孔612A~612B重疊，並且通孔614C可與通孔5614A~612B重疊。如上文論述，金屬層M1可以用作字線WL[0]。
金屬層M2可以用作位元線BL[0]。在此種實施例中，位元線驅動器116可以穿過位元線BL[0]驅動位元線信號，穿過通孔612A~612C到主動層OD。藉此，如第6A圖所示，電晶體T9的源電極可以電性連接到位元線BL[0]。
參見第6J圖，根據一些實施例示出了記憶體單元600A的金屬層M2及M3。金屬層M2在x方向上延伸，並且金屬層M3在y方向上延伸。通孔610D、612D、及614D在金屬層M2與M3之間形成。通孔610D可與通孔610A~610C重疊，通孔612D可與通孔612A~612C重疊，並且通孔614D可與通孔614A~614C重疊。如上文論述，金屬層M2可以用作位元線[0]。
金屬層M3可以用作字線WL[0]。在此種實施例中，字線驅動器112可以穿過字線WL[0]驅動字線信號，穿過通孔610A~610D到閘極層PO。藉此，如第6A圖所示，電晶體T9的閘極可以電性連接到字線WL[0]。
參見第6K圖，根據一些實施例示出了記憶體單元600A的金屬層M3及M4。金屬層M3在y方向上延伸，並且金屬層M4在x方向上延伸。通孔612E及614E在金屬層M3與M4之間形成。通孔612E可與通孔612A~612D重疊，並且通孔614E可與通孔614A~614D重疊。如上文論述，金屬層M3可以用作字線[0]。
金屬層M4可以用作位元線BL[0]。在此種實施例中，位元線驅動器116可以穿過位元線BL[0]驅動位元線信號，穿過通孔612A~612D到主動層OD。藉此，如第6A圖所示，電晶體T9的源電極可以電性連接到位元線BL[0]。
如關於第6E圖論述，可以形成虛設位元線DMY。參見第6K圖，金屬層M4可以包括虛設位元線DMY。然而，虛設位元線DMY不用作實際位元線並且可以例如在記憶體陣列的邊緣處形成。
參見第6L圖，根據一些實施例示出了記憶體單元600A的金屬層M4及M5。金屬層M4在x方向上延伸，並且金屬層M5在y方向上延伸。通孔614F在金屬層M4與M5之間形成。通孔614F可與通孔614A~614E重疊。如上文論述，金屬層M4可以用作位元線BL[0]或虛設位元線DMY。
金屬層M5可以用作電容器C9的底部電極。藉此，如第6A圖所示，電晶體T9的汲極可以電性連接到電容器C9的底部電極。
參見第6M圖，根據一些實施例示出了記憶體單元600A的金屬層M5及M6。金屬層M5在y方向上延伸，並且金屬層M6在x方向上延伸。如上文論述，金屬層M5可以用作電容器的底部電極。
金屬層M6可以用作電容器C9的頂部電極。如上文論述，記憶體單元600A包括金屬間隔金屬電容器616，此金屬間隔金屬電容器可以包括電容器C9。儘管未圖示，但介電絕緣體層在金屬層M5與M6之間形成以形成金屬間隔金屬電容器616，並且在金屬層M5上形成的底部電極穿過通孔614A~614E電性連接到電晶體608的汲極。藉此，金屬間隔金屬電容器616電性連接到第6G圖的電晶體608。此外，儘管未在第6M圖中圖示，但通孔可以在金屬層M5與M6之間形成。
金屬層M6可以用作源極線SL[0]。在此種實施例中，源極線驅動器114可以穿過源極線SL[0]驅動源極線信號到金屬層M6到金屬間隔金屬電容器的頂部電極。藉此，如第6A圖所示，電容器C9的頂部電極可以電性連接到源極線SL[0]。
儘管第6G圖至第6M圖示出及描述了包括底部電極的金屬層M5及包括電容器608（及電容器C9）的頂部電極的金屬層M6，但實施例不限於此。如參考第3A圖及第3B圖描述，頂部電極可以分別在介電絕緣體之上及在金屬層M6（如第3A圖中示出）之下形成，或當不存在分別形成的頂部電極時，在介電絕緣體與金屬層M6之間形成的通孔可用作頂部電極（如第3B圖中示出）。
第7A圖示出了根據一些實施例的記憶體裝置700的電路示意圖。記憶體裝置700包括八個記憶體單元，此等記憶體單元可以藉由八個電晶體及八個電容器、源極線SL[0]及SL[1]、字線WL[0]、WL[1]、WL[2]、及WL[3]、及位元線BL[0]構成。將理解，第7A圖中的記憶體裝置700僅係一個實例並且記憶體裝置700可以具有各種不同示意圖，包括下文論述的示意圖。參考第7G圖至第7M圖示出及描述記憶體單元700A的佈局層的細節。
記憶體裝置700包括彼此電性連接的四個1T1C記憶體單元。單元包括：單元1（亦即，記憶體單元700A），包括電晶體T13及電容器C13；單元2，包括電晶體T14及電容器C14；單元3，包括電晶體T15及電容器C15；單元4，包括電晶體T16及電容器C16；單元5，包括電晶體T17及電容器C17；單元6，包括電晶體T18及電容器C18；單元7，包括電晶體T19及電容器C19；以及單元8，包括電晶體T20及電容器C20。電晶體T13~T20的每一者具有連接到相同的位元線BL[0]的源電極。電晶體T13及T17的每一者具有連接到字線WL[0]的閘電極，電晶體T14及T18的每一者具有連接到字線WL[3]的閘電極，電晶體T15及T19的每一者具有連接到字線WL[1]的閘電極，並且電晶體T16及T20的每一者具有連接到字線WL[2]的閘電極。電容器C13~C16的每一者具有連接到源極線SL[0]的第一電極（亦即，頂部電極），並且電容器C17~C20的每一者具有連接到源極線SL[1]的第一電極（亦即，頂部電極）。電容器C13~C20的每一者具有分別連接到電晶體T13~T20的汲電極的第二電極（亦即，底部電極）。在一些實施例中，電容器C13~C20的第一電極包括電容器300A的頂部電極304或電容器300B的通孔312（用作頂部電極），並且電容器C13~C20的第二電極包括電容器300A或電容器300B的底部電極308。
與用於具有藉由現有技術設計的類似電路的一次性可程式化記憶體晶片的常見晶片面積相比，歸因於金屬間隔金屬電容器在電晶體的源極/汲極電極上方的金屬層中形成，在一些實施例中的記憶體單元700具有近似43.8%的晶片面積減小。
第7B圖示出了根據一些實施例的用於第7A圖中示出的記憶體裝置700的電容器C13~C20的佈局。電容器C13~C20的每一者由底部電極702、絕緣體706、及頂部電極704形成。儘管佈局僅圖示若干層，但此係僅出於說明目的並且本領域一般技術者將認識到，可以在所示層之上、之下、或其間存在額外層。
用於記憶體裝置700的記憶體單元之一的若干層的佈局可以看起來類似第7B圖中的佈局。例如，針對電容器C13，包括底部電極702的金屬層可以在y方向上延伸，並且包括頂部電極的金屬層可以在x方向上延伸。在兩個金屬層的相交處並且在兩個金屬層之間，形成絕緣體706，使得金屬層及絕緣體706的組合形成記憶體裝置700的電容器C13~C20。底部電極702及頂部電極704係由金屬形成。如上文論述，底部電極702可以係互連結構中的金屬層M5，但不限於此。如上文論述，頂部電極704可以係互連結構中的金屬層M6，但不限於此。例如，底部電極702可以係金屬層M6，並且頂部電極可以係金屬層M7。
第7C圖至第7F圖示出了根據一些實施例的第7A圖的記憶體裝置700的各個層的由上往下視圖。此等層示出記憶體裝置700可以如何層化以形成電晶體T13~T20及電晶體上方的互連結構以形成電容器C13~C20的實例。本領域一般技術者將認識到記憶體裝置700可以在多層中以不同方式佈局，以便形成第7A圖所示的電路。第7C圖至第7F圖中的佈局的每一者示出了第7A圖的記憶體裝置700的2個相鄰實例；換言之，圖示了16個記憶體單元。儘管為了清楚未示出，但在第7C圖至第7F圖中示出的多層的不同區域處穿過層或在層之間形成複數個通孔。
第7C圖示出了根據一些實施例的形成16個電晶體的部分的閘極層PO及主動層OD。閘極層PO由導電材料（諸如多晶矽）形成並且用作電晶體的閘極。用於閘極層PO的其他導電材料（諸如金屬）係在各個實施例的範疇內。主動層OD由半導體材料形成並且可包括p型摻雜劑或n型摻雜劑。主動層OD包括源極及汲極端子及當電晶體接通時的電晶體的導電通道。閘極層PO在y方向上延伸，並且主動層OD在x方向上延伸。
第7D圖示出了根據一些實施例的金屬層M0、M1、及M2。金屬層M0係在電晶體上方形成的互連結構的最底部金屬層。金屬層M1在金屬層M0上方形成，並且金屬層M2在金屬層M1上方形成。在第7D圖中金屬層M0及M2實質上彼此重疊，但該些層不限於此。金屬層M0及M2在x方向上延伸，並且M1在y方向上延伸。
金屬層M0及M2包括攜帶對應位元線信號的位元線BL[0]及BL[1]。例如，當位元線驅動器116驅動位元線BL[0]上的高電壓時，對應於位元線BL[0]的金屬層M0及M2的一部分將具有高電壓。金屬層M1包括攜帶對應字線信號的字線WL[0]、WL[1]、WL[2]、WL[3]、WL[4]、WL[5]、WL[6]、及WL[7]。例如，當字線驅動器112驅動高電壓至字線WL[0]時，金屬層M1的對應部分將具有高電壓。金屬層M0~M2亦能夠具有藉由對應位元線驅動器116或字線驅動器112驅動的任何電壓（例如，低電壓，無電壓）。
第7E圖示出了根據一些實施例的金屬層M3及M4。金屬層M3在金屬層M2上方形成，並且金屬層M4在金屬層M3上方形成。可類似地圖案化金屬層M3及金屬層M1的至少部分。藉此，金屬層M1及金屬層M3可在佈局的多個部分中重疊。此外，金屬層M1及M3可以在佈局的多個部分中彼此電性耦接。此外，可類似地圖案化金屬層M4以及金屬層M0及M2的多個部分，並且藉此金屬層M0、M2、及M4可在佈局的多個部分中重疊。此外，金屬層M0、M2、及M4可在佈局的多個部分中彼此電性耦接。
金屬層M3可以包括攜帶對應字線信號的字線WL[0]~WL[7]。例如，當字線驅動器112嘗試驅動字線WL[0]上的高電壓時，對應於字線WL[0]的金屬層M3的一部分將具有高電壓。金屬層M4可以包括攜帶對應位元線信號的位元線BL[0]~BL[1]。例如，當位元線驅動器116嘗試驅動位元線BL[0]上的高電壓時，對應於位元線BL[0]的金屬層M3的部分將具有高電壓。金屬層M4亦可以包括虛設位元線DMY。然而，此等虛設位元線DMY未電性耦接到位元線驅動器116、字線驅動器112、或源極線驅動器114的任一者，並且藉此不起作用。虛設位元線DMY可在記憶體裝置700的邊緣處形成。
第7F圖示出了根據一些實施例的金屬層M5及M6。金屬層M5在金屬層M4上方形成，並且金屬層M6在金屬層M5上方形成。如上文論述，可能在金屬層M5與金屬層M6重疊的位置形成電容器。當在金屬層M5與M6之間形成介電絕緣體時，形成金屬間隔金屬電容器MIM。第7F圖所示的金屬間隔金屬電容器可以係電容器。在第7F圖中，圖示了16個金屬間隔金屬電容器，但實施例不限於此並且可以存在多於或少於16個金屬間隔金屬電容器。
金屬層M6可以包括攜帶對應源極線信號的源極線SL[0]、SL[1]、SL[2]、及SL[3]。例如，當源極線驅動器114驅動源極線SL[0]上的高電壓時，對應於源極線SL[0]的金屬層M6的一部分將具有高電壓。
第7G圖至第7M圖示出了根據一些實施例的記憶體裝置700的記憶體單元700A的各個層。記憶體單元700A包括第7A圖的電晶體T13及電容器C13，但本案不限於此並且佈局可以應用於第7A圖的1T1C組合的任一者。第7G圖至第7M圖用於示出僅包括一個電晶體T13及一個電容器C13的示例性記憶體單元700A的各個層。圖式尤其示出各個金屬層、連接各個金屬層的通孔、及其與位元線、字線、及源極線的關係。然而，通孔關於彼此的位置及層的相對位置可能未垂直對準。藉此，為了清楚及簡便目的，圖中所示的層不意味著彼此重疊以圖示佈局的由上往下視圖，但本領域一般技術者將認識到，多層可以重新佈置以形成記憶體單元的佈局。
參見第7G圖，根據一些實施例圖示了記憶體單元700A的閘極層PO及主動層OD。記憶體單元700A包括電晶體708，此電晶體可以包括電晶體T13。通孔710A在閘極層PO上方形成以將閘極層PO電性連接到之上的層（例如，字線WL[0]）。通孔712A在主動層OD上方形成以將主動層OD電性連接到之上的層（例如，位元線BL[0]）。通孔714A形成主動層OD，此主動層將電晶體T13的源極端子電性連接到用作電容器C13的底部電極的之上的層（例如，金屬層M5）。
參見第7H圖，根據一些實施例示出了記憶體單元700A的金屬層M0及M1。金屬層M0在x方向上延伸，並且金屬層M1在y方向上延伸。通孔710B、712B、及714B在金屬層M0與M1之間形成。通孔710B可與通孔710A重疊，通孔712B可與通孔712A重疊，並且通孔714B可與通孔714A重疊。
金屬層M0可以用作位元線BL[0]。在此種實施例中，位元線驅動器116可以穿過位元線BL[0]驅動位元線信號，穿過通孔712A到主動層OD。藉此，如第7A圖所示，電晶體T13的源電極可以電性連接到位元線BL[0]。
金屬層M1可以用作字線WL[0]。字線驅動器112可以穿過字線WL[0]驅動字線信號到閘極層PO，穿過通孔710B及710A到閘極層PO。藉此，如第7A圖所示，電晶體T13的閘極可以電性連接到字線WL[0]。
參見第7I圖，根據一些實施例示出了記憶體單元700A的金屬層M1及M2。金屬層M1在y方向上延伸，並且金屬層M2在x方向上延伸。通孔710C、712C、及714C在金屬層M1與M2之間形成。通孔710C可與通孔710A~712B重疊，通孔712C可與通孔712A~712B重疊，並且通孔714C可與通孔714A~712B重疊。如上文論述，金屬層M1可以用作字線WL[0]。
金屬層M2可以用作位元線BL[0]。在此種實施例中，位元線驅動器116可以穿過位元線BL[0]驅動位元線信號，穿過通孔712A~712C到主動層OD。藉此，如第7A圖所示，電晶體T13的源電極可以電性連接到位元線BL[0]。
參見第7J圖，根據一些實施例示出了記憶體單元700A的金屬層M2及M3。金屬層M2在x方向上延伸，並且金屬層M3在y方向上延伸。通孔710D、712D、及714D在金屬層M2與M3之間形成。通孔710D可與通孔710A~710C重疊，通孔712D可與通孔712A~712C重疊，並且通孔714D可與通孔714A~714C重疊。如上文論述，金屬層M2可以用作位元線[0]。
金屬層M3可以用作字線WL[0]。在此種實施例中，字線驅動器112可以穿過字線WL[0]驅動字線信號，穿過通孔710A~710D到閘極層PO。藉此，如第7A圖所示，電晶體T13的閘極可以電性連接到字線WL[0]。
參見第7K圖，根據一些實施例示出了記憶體單元700A的金屬層M3及M4。金屬層M3在y方向上延伸，並且金屬層M4在x方向上延伸。通孔712E及714E在金屬層M3與M4之間形成。通孔712E可與通孔712A~712D重疊，並且通孔714E可與通孔714A~714D重疊。如上文論述，金屬層M3可以用作字線[0]。
金屬層M4可以用作位元線BL[0]。在此種實施例中，位元線驅動器116可以穿過位元線BL[0]驅動位元線信號，穿過通孔712A~712D到主動層OD。藉此，如第7A圖所示，電晶體T13的源電極可以電性連接到位元線BL[0]。
如關於第7E圖論述，可以形成虛設位元線DMY。參見第7K圖，金屬層M4可以包括虛設位元線DMY。然而，虛設位元線DMY不用作實際位元線並且可以例如在記憶體陣列的邊緣處形成。
參見第7L圖，根據一些實施例示出了記憶體單元700A的金屬層M4及M5。金屬層M4在x方向上延伸，並且金屬層M5在y方向上延伸。通孔714F在金屬層M4與M5之間形成。通孔714F可與通孔714A~714E重疊。如上文論述，金屬層M4可以用作位元線BL[0]或虛設位元線DMY。
金屬層M5可以用作電容器C13的底部電極。藉此，如第7A圖所示，電晶體T13的汲極可以電性連接到電容器C13的底部電極。
參見第7M圖，根據一些實施例示出了記憶體單元700A的金屬層M5及M6。金屬層M5在y方向上延伸，並且金屬層M6在y方向上延伸。如上文論述，金屬層M5可以用作電容器的底部電極。
金屬層M6可以用作電容器C13的頂部電極。如上文論述，記憶體單元700A包括金屬間隔金屬電容器716，此金屬間隔金屬電容器可以包括電容器C13。儘管未圖示，但介電絕緣體層在金屬層M5與M6之間形成以形成金屬間隔金屬電容器716，並且在金屬層M5上形成的底部電極穿過通孔714A~714E電性連接到電晶體708的汲極。藉此，金屬間隔金屬電容器716電性連接到第7G圖的電晶體708。此外，儘管未在第7M圖中圖示，但通孔可以在金屬層M5與M6之間形成。
金屬層M6可以用作源極線SL[0]。在此種實施例中，源極線驅動器114可以穿過源極線SL[0]驅動源極線信號到金屬層M6到金屬間隔金屬電容器的頂部電極。藉此，如第7A圖所示，電容器C13的頂部電極可以電性連接到源極線SL[0]。
儘管第7G圖至第7M圖示出及描述了包括底部電極的金屬層M5及包括電容器708（及電容器C13）的頂部電極的金屬層M6，但實施例不限於此。如參考第3A圖及第3B圖描述，頂部電極可以分別在介電絕緣體之上及在金屬層M6（如第3A圖中示出）之下形成，或當不存在分別形成的頂部電極時，在介電絕緣體與金屬層M6之間形成的通孔可用作頂部電極（如第3B圖中示出）。
第8圖示出了根據一些實施例的用於製造金屬間隔金屬電容器的示例方法的流程圖。應當注意，製程800僅係實例，並且不意欲限制本案。藉此，將理解，額外步驟/操作可在第8圖的製程800之前、期間、及之後提供，並且可在本文中簡單描述一些其他操作僅。製程800的操作可與分別如第9A圖至第9J圖所示的示例金屬間隔金屬電容器300A在各個製造階段處的橫截面圖相關聯，此將在下文更詳細論述。
在簡要概述中，方法800開始於在基板上形成電晶體的操作802。隨後，製程800可以進行到形成第一金屬層的操作804。隨後，製程800可以進行到在第一金屬層上方形成氧化物的操作806。隨後，製程800可以進行到在氧化物上方形成多孔低介電常數材料的操作808。隨後，製程800可以進行到蝕刻多孔低介電常數材料的一部分的操作810。隨後，製程800可以進行到蝕刻氧化物的一部分的操作812。隨後，製程800可以進行到形成第一介電膜的操作814。隨後，製程800可以進行到形成第二介電膜的操作816。隨後，製程800可以進行到形成頂部電極的操作818。隨後，製程800可以進行到拋光頂部電極的操作820。隨後，製程800可以進行到形成層間介電質的操作822。隨後，製程800可以進行到界定層間介電質中的通孔的操作824。隨後，製程800可以進行到在頂部電極的暴露部分上方形成金屬層的操作826。
操作802包括在基板（未圖示）上方形成電晶體。儘管為了簡便在圖式中未圖示電晶體，可以預期電晶體可以係任何適宜類型的電晶體，包括但不限於金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistor，MOSFET)、互補金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電晶體、P通道金屬氧化物半導體(P-channel metal-oxide semiconductor，PMOS)、N通道金屬氧化物半導體(N-channel metal-oxide semiconductor，NMOS)、雙極接面電晶體(bipolar junction transistor，BJT)、高電壓電晶體、高頻電晶體、P通道及/或N通道場效電晶體（P-channel and/or N-channel field effect transistor，PFET/NFET）、FinFET、具有升高的源極/汲極的平面MOS電晶體、奈米片FET、奈米線FET、或類似者。在形成電晶體之後，執行後端製程(back-end-of-line，BEOL)以連接電晶體上方的互連結構。
對應於操作804、806、及808，第9A圖係金屬間隔金屬電容器300A在製造的各個階段之一處的所得橫截面圖，此金屬間隔金屬電容器包括第一金屬層902、氧化物904、及第一層間介電質(inter-layer dielectric，ILD) 906。第一金屬層902可由W、TiN、TaN、Ru、Co、Al、Cu、或任何導電材料的至少一者形成。氧化物904可由絕緣材料形成，包括但不限於二氧化矽、矽酸鹽玻璃、碳氧化矽、ZrO、TiO 2、HfOx、高介電常數介電質、或類似者。第一ILD 906可由多孔低介電常數介電材料形成，諸如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、硼摻雜的磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)、或類似者，並且可藉由任何適宜方法沉積，諸如   化學氣相沉積(chemical vapor deposition，CVD)、電漿增強的化學氣相沉積(plasma enhanced chemical vapor deposition，PECVD)、或流動式化學氣相沉積(flowable chemical vapor deposition，FCVD)。
第一金屬層902可以用作金屬間隔金屬電容器300A的底部電極308。藉此，第一金屬層902可以包括上文論述的金屬層M5，但不限於此並且可以包括在基板上方形成的半導體裝置之上形成的任何金屬層M5。
對應於操作810，第9B圖係包括已經蝕刻的第一ILD 906的一部分的金屬間隔金屬電容器300A在製造的各個階段之一處的橫截面圖。待蝕刻的第一ILD 906的部分必須使用遮罩界定。蝕刻可藉由任何適宜方法執行，例如，反應性離子蝕刻(reactive ion etch，RIE)、中性束蝕刻(neutral beam etch，NBE)、電漿蝕刻、或類似者、或其組合。
對應於操作812，第9C圖係包括蝕刻的氧化物904的一部分的金屬間隔金屬電容器300A在製造的各個階段之一處的橫截面圖。蝕刻可藉由任何適宜方法執行，例如，RIE、NBE、電漿蝕刻、或類似者、或其組合。在操作812之後，所得結構將包括蝕刻的部分908。
對應於操作814，第9D圖係包括第一介電膜910的金屬間隔金屬電容器300A在製造的各個階段之一處的橫截面圖。第一介電膜910可具有約0.1奈米(nm)至大約50 nm的厚度但不限於此。改變第一介電膜910的厚度可以導致金屬間隔金屬電容器300A的不同擊穿電壓，使得電路設計者可以設計包括金屬間隔金屬電容器300A的電路以在期望電壓下擊穿及程式化包括IMI電容器300A的記憶體單元。當金屬間隔金屬電容器300A為厚時，擊穿電壓將較大，並且當金屬間隔金屬電容器300A為薄時，擊穿電壓將較小。第一介電膜910可以由任何適宜的絕緣體材料形成，例如，SiO 2、SiN、Al 2O 3、HfO、TaO、及類似者。第一介電膜910可以藉由任何適宜方法形成，例如，分子束磊晶(molecular beam epitaxy，MBE)製程、CVD製程，諸如金屬有機CVD(metal organic CVD，MOCVD)製程、低壓化學氣相沉積(low-pressure chemical vapor deposition，LPCVD)、PECVD、及/或其他適宜的磊晶生長製程。
對應於操作816，第9E圖係包括第二介電膜912的金屬間隔金屬電容器300A在製造的各個階段之一處的橫截面圖。儘管第9E圖示出了具有與第一介電膜910類似的厚度的第二介電膜912的形成，第二介電膜912的厚度不限於此。第二介電膜912可具有0 nm至大約50 nm的厚度。換言之，可能不形成第二介電膜912以便減小介電層的厚度及/或製造成本。
第二介電膜912可以由任何適宜的絕緣體材料形成，例如，SiO 2、SiN、Al 2O 3、HfO、TaO、TaN、TiN、W、Ru、Co、Al、Cu、及類似者。第一介電膜910可以藉由任何適宜方法形成，例如， MBE製程、CVD製程，諸如MOCVD製程、LPCVD、PECVD、及/或其他適宜的磊晶生長製程。
第一介電膜910、第二介電膜912、或兩者的組合可用作金屬間隔金屬電容器300A的絕緣體306。如第9E圖所示，形成通孔903。
對應於操作818，第9F圖係包括第二金屬層914的金屬間隔金屬電容器300A在製造的各個階段之一處的橫截面圖。第二金屬層914可由W、TiN、TaN、Ru、Co、Al、Cu、或任何導電材料的至少一者形成。
對應於操作820，第9G圖係包括已經拋光的第二金屬層914的金屬間隔金屬電容器300A在製造的各個階段之一處的橫截面圖。第二金屬層914的厚度可係0 nm至大約60 nm。因為可省略第二金屬層914（參見第3B圖及第10圖），厚度可係0 nm。
第二金屬層914可以用作如上文論述的金屬間隔金屬電容器300A的頂部電極304。
對應於操作822，第9H圖係包括第二ILD 916的金屬間隔金屬電容器300A在製造的各個階段之一處的橫截面圖。第二ILD 916可由多孔低介電常數介電材料形成，諸如氧化矽、磷矽酸鹽玻璃(phosphosilicate glass，PSG)、硼矽酸鹽玻璃(borosilicate glass，BSG)、硼摻雜的磷矽酸鹽玻璃(boron-doped phosphosilicate glass，BPSG)、未摻雜的矽酸鹽玻璃(undoped silicate glass，USG)、或類似者，並且可藉由任何適宜方法沉積，諸如CVD、PECVD、或FCVD。
對應於操作824，第9I圖係包括已經蝕刻的第二ILD 916的一部分的金屬間隔金屬電容器300A在製造的各個階段之一處的橫截面圖。待蝕刻的第二ILD 916的部分必須使用遮罩界定。蝕刻可藉由任何適宜方法執行，例如，RIE、NBE、電漿蝕刻、或類似者、或其組合。根據一些實施例，第一介電膜910及第二介電膜912可各自具有階梯狀輪廓。
例如，第一介電膜910及第二介電膜912的每一者包括垂直部分，此垂直部分具有分別連接到遠離彼此延伸的兩個橫向部分的兩個端部。如第9I圖中示出，第一介電膜910包括垂直部分910A及兩個橫向部分910B及910C；並且第二介電膜912包括垂直部分912A及兩個橫向部分912B及912C。橫向部分910B或910C的至少一者連同垂直部分910A一起可以形成階梯狀輪廓。類似地，橫向部分912B或912C的至少一者連同垂直部分912A一起可以形成階梯狀輪廓。在其中第一介電膜910用作金屬間隔金屬電容器300A的唯一絕緣體306的實例中，橫向部分910B可以與第一金屬層902接觸，此第一金屬層用作金屬間隔金屬電容器300A的底部電極308。在其中第一介電膜910及第二介電膜912皆用作金屬間隔金屬電容器300A的絕緣體306的另一實例中，穿過橫向部分910B、橫向部分912B可以耦接到第一金屬層902，此第一金屬層用作金屬間隔金屬電容器300A的底部電極308。
對應於操作826，第9J圖係包括第三金屬層918的金屬間隔金屬電容器300A在製造的各個階段之一處的橫截面圖。第三金屬層918可由W、TiN、TaN、Ru、Co、Al、Cu、或任何導電材料的至少一者形成。第三金屬層918可包括如上文論述的金屬層M6，但不限於此。藉此，第三金屬層918可電性耦接到第二金屬層914。
第10圖係不具有分別形成的頂部電極的金屬間隔金屬電容器300B在製造的各個階段之一處的橫截面圖。參見製程800，可視情況跳過操作818~820以形成金屬間隔金屬電容器300B。換言之，在通孔903在操作816處形成之後，製程可進行到步驟822以形成第二ILD 916。隨後，將第二ILD 916蝕刻到通孔903的底部以暴露第一介電膜910及/或第二介電膜912，這取決於使用膜910及912的一者還是兩者。隨後，可在上方形成第三金屬層918。藉此，在通孔903（第3B圖的通孔312）中及上方形成的第三金屬層的部分可用作金屬間隔金屬電容器300B的頂部電極。藉此，金屬間隔金屬電容器300B的製造可減少成本及時間。
在本案的一個態樣中，揭示了一種記憶體裝置。記憶體裝置包括第一電晶體及電性耦接到第一電晶體的第一電容器，第一電晶體及第一電容器形成第一OTP記憶體單元。第一電容器具有第一底部金屬端子、第一頂部金屬端子、及插入第一底部與第一頂部金屬端子之間的第一絕緣層。第一絕緣層包含第一部分、與第一部分分離的第二部分、及在第一部分與第二部分之間垂直延伸的第三部分。第一底部金屬端子直接在第一絕緣層的第一部分之下並且與此第一部分接觸。
在本案的另一態樣中，揭示了一種記憶體裝置。記憶體裝置包括基板及在基板上方設置的記憶體陣列，並且包括複數個OTP記憶體單元。複數個OTP記憶體單元基於複數個第一互連結構、複數個絕緣層、及複數個第二互連結構形成，其中複數個絕緣層的每一者包含階梯狀輪廓。
在本案的又一態樣中，揭示了一種製造記憶體裝置的方法。方法包括在基板上方形成電晶體及在電晶體之上形成第一互連結構以電性耦接到電晶體，其中第一互連結構在第一金屬化位準中設置。方法進一步包括暴露第一互連結構的一部分及在第一互連結構上方形成階梯狀絕緣層，其中階梯狀絕緣層的橫向部分接觸第一互連結構的暴露部分。方法進一步包括在階梯狀絕緣層的橫向部分上方形成第二互連結構，藉此至少基於第一互連結構、階梯狀絕緣層的橫向部分、及第二互連結構來形成電容器，其中電晶體及電容器共同用作OTP記憶體單元。
上文概述若干實施例的特徵，使得熟習此項技術者可更好地理解本案的態樣。熟習此項技術者應瞭解，可輕易使用本案的一實施例作為設計或修改其他製程及結構的基礎，以便執行本文所介紹的實施例的相同目的及/或實現相同優點。熟習此項技術者亦應認識到，此類等效構造並未脫離本案的精神及範疇，且可在不脫離本案的精神及範疇的情況下產生本文的各種變化、取代及更改。
100:記憶體裝置 102:控制器 104:記憶體陣列 112:字線驅動器 114:源極線驅動器 116:位元線驅動器 118:感測放大器 200:記憶體單元 222:閘極端子 224:第一端子 226:第二端子 234:第一端 236:第二端 238:電阻結構 300A:電容器 300B:電容器 302:電晶體 304:頂部電極 306:絕緣體 308:底部電極 310:通孔 312:通孔 400:記憶體裝置 400A:記憶體單元 402:底部電極 404:頂部電極 406:絕緣體 408:電晶體 410A:通孔 410B:通孔 410C:通孔 410D:通孔 410E:通孔 412A:通孔 412B:通孔 412C:通孔 412D:通孔 412E:通孔 414A:通孔 414B:通孔 414C:通孔 414D:通孔 414E:通孔 414F:通孔 416:金屬間隔金屬電容器 500:記憶體裝置 500A:記憶體單元 502:底部電極 504:頂部電極 506:絕緣體 508:電晶體 510A:通孔 510B:通孔 510C:通孔 510D:通孔 512A:通孔 512B:通孔 512C:通孔 512D:通孔 512E:通孔 514A:通孔 514B:通孔 514C:通孔 514D:通孔 514E:通孔 514F:通孔 600:記憶體裝置 600A:記憶體單元 602:底部電極 604:頂部電極 606:絕緣體 608:電晶體 610A:通孔 610B:通孔 610C:通孔 610D:通孔 612A:通孔 612B:通孔 612C:通孔 612D:通孔 612E:通孔 614A:通孔 614B:通孔 614C:通孔 614D:通孔 614E:通孔 614F:通孔 700:記憶體裝置 700A:記憶體單元 702:底部電極 704:頂部電極 706:絕緣體 708:電晶體 710A:通孔 710B:通孔 710C:通孔 710D:通孔 712A:通孔 712B:通孔 712C:通孔 712D:通孔 712E:通孔 714A:通孔 714B:通孔 714C:通孔 714D:通孔 714E:通孔 714F:通孔 802:操作 804:操作 806:操作 808:操作 810:操作 812:操作 814:操作 816:操作 818:操作 820:操作 822:操作 824:操作 826:操作 902:第一金屬層 903:通孔 904:氧化物 906:第一層間介電質 910:第一介電膜 910A:垂直部分 910B:橫向部分 910C:橫向部分 912:第二介電膜 912A:垂直部分 912B:橫向部分 912C:橫向部分 914:第二金屬層 916:第二層間介電質 918:第三金屬層 BL:位元線 BL[0]:位元線 BL[1]:位元線 BL[2]:位元線 BL[3]:位元線 BL[k]:位元線 C:電容器 C1:電容器 C2:電容器 C3:電容器 C4:電容器 C5:電容器 C6:電容器 C7:電容器 C8:電容器 C9:電容器 C10:電容器 C11:電容器 C12:電容器 C13:電容器 C14:電容器 C15:電容器 C16:電容器 C17:電容器 C18:電容器 C19:電容器 C20:電容器 DMY:虛設位元線 I read:電流 M0:金屬層 M0/M2:金屬層 M1:金屬層 M2:金屬層 M3:金屬層 M4:金屬層 M5:金屬層 M6:金屬層 M7:金屬層 MC:記憶體單元 MIM:金屬間隔金屬電容器 OD:主動層 PO:閘極層 SL:源極線 SL[0]:源極線 SL[1]:源極線 SL[2]:源極線 SL[3]:源極線 SL[m]:源極線 SL[m-1]:源極線 T:電晶體 T1:電晶體 T2:電晶體 T3:電晶體 T4:電晶體 T5:電晶體 T6:電晶體 T7:電晶體 T8:電晶體 T9:電晶體 T10:電晶體 T11:電晶體 T12:電晶體 T13:電晶體 T14:電晶體 T15:電晶體 T16:電晶體 T17:電晶體 T18:電晶體 T19:電晶體 T20:電晶體 WL:字線 WL[0]:字線 WL[1]:字線 WL[2]:字線 WL[3]:字線 WL[4]:字線 WL[5]:字線 WL[6]:字線 WL[7]:字線 WL[m]:字線 WL[m-1]:字線 X:方向 Y:方向
當結合隨附圖式閱讀時，自以下詳細描述將最好地理解本案的態樣。應注意，根據工業中的標準實務，各個特徵並非按比例繪製。事實上，出於論述清晰的目的，可任意增加或減小各個特徵的尺寸。 第1圖示出了根據一些實施例的記憶體裝置的示意性方塊圖。 第2A圖、第2B圖、及第2C圖係根據一些實施例的在各個操作中的記憶體單元的示意性電路圖。 第3A圖及第3B圖示出了根據一些實施例的電晶體及電容器的橫截面圖。 第4A圖示出了根據一些實施例的記憶體裝置的電路示意圖。 第4B圖示出了根據一些實施例的用於第4A圖中示出的記憶體裝置的電容器的佈局。 第4C圖、第4D圖、第4E圖、及第4F圖示出了根據一些實施例的第4A圖的記憶體裝置的各個層的由上往下視圖。 第4G圖、第4H圖、第4I圖、第4J圖、第4K圖、第4L圖、及第4M圖示出了根據一些實施例的第4A圖的記憶體裝置的記憶體單元的各個層。 第5A圖示出了根據一些實施例的記憶體裝置的電路示意圖。 第5B圖示出了根據一些實施例的用於第5A圖中示出的記憶體裝置的電容器的佈局。 第5C圖、第5D圖、第5E圖、第5F圖示出了根據一些實施例的第5A圖的記憶體裝置的各個層的由上往下視圖。 第5G圖、第5H圖、第5I圖、第5J圖、第5K圖、第5L圖、及第5M圖示出了根據一些實施例的第5A圖的記憶體裝置的記憶體單元的各個層。 第6A圖示出了根據一些實施例的記憶體裝置的電路示意圖。 第6B圖示出了根據一些實施例的用於第6A圖中示出的記憶體裝置的電容器的佈局。 第6C圖、第6D圖、第6E圖、及第6F圖示出了根據一些實施例的第6A圖的記憶體裝置的各個層的由上往下視圖。 第6G圖、第6H圖、第6I圖、第6J圖、第6K圖、第6L圖、及第6M圖示出了根據一些實施例的第6A圖的記憶體裝置的記憶體單元的各個層。 第7A圖示出了根據一些實施例的記憶體裝置的電路示意圖。 第7B圖示出了根據一些實施例的用於第7A圖中示出的記憶體裝置的電容器的佈局。 第7C圖、第7D圖、第7E圖、第7F圖示出了根據一些實施例的第7A圖的記憶體裝置的各個層的由上往下視圖。 第7G圖、第7H圖、第7I圖、第7J圖、第7K圖、第7L圖、及第7M圖示出了根據一些實施例的第7A圖的記憶體裝置的記憶體單元的各個層。 第8圖示出了根據一些實施例的用於製造金屬間隔金屬(metal-inter-metal，MIM)電容器的示例方法的流程圖。 第9A圖、第9B圖、第9C圖、第9D圖、第9E圖、第9F圖、第9G圖、第9H圖、第9I圖、及第9J圖示出了根據一些實施例的藉由第8圖的方法製造的在各個製造階段期間的示例金屬間隔金屬電容器的橫截面圖。 第10圖示出了根據一些實施例的第3B圖中示出的記憶體裝置的橫截面。
國內寄存資訊(請依寄存機構、日期、號碼順序註記) 無 國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記) 無
200:記憶體單元
222:閘極端子
224:第一端子
226:第二端子
234:第一端
236:第二端
BL:位元線
C:電容器
T:電晶體
SL:源極線
WL:字線

Claims (20)

  1. 一種記憶體裝置，包含： 一第一電晶體；以及 一第一電容器，電性耦接到該第一電晶體，該第一電晶體及該第一電容器形成一第一一次性可程式化記憶體單元； 其中該第一電容器具有一第一底部金屬端子、一第一頂部金屬端子以及插入該第一底部金屬端子與該第一頂部金屬端子之間的一第一絕緣層； 其中該第一絕緣層包含一第一部分、與該第一部分分離的一第二部分以及在該第一部分與該第二部分之間垂直延伸的一第三部分；以及 其中該第一底部金屬端子直接在該第一絕緣層的該第一部分之下並且與該第一部分接觸。
  2. 如請求項1所述的記憶體裝置，其中該第一絕緣層具有選自一群組的一介電材料，該群組由下列所組成：氧化矽、氮化矽、氧化鋁、氧化鉿以及氧化鉭。
  3. 如請求項1所述的記憶體裝置，進一步包含： 一第一互連結構，在一第一金屬化層中設置並且耦接到該第一電晶體的一源極/汲極端子，其中該第一互連結構沿著一第一橫向方向延伸； 一第二互連結構，在一第二金屬化層中設置並且耦接到該第一電晶體的一閘極端子，其中該第二互連結構沿著一第二橫向方向延伸；以及 一第三互連結構，在一第三金屬化層中設置並且耦接到該第一電容器的該第一頂部金屬端子，其中該第三互連結構沿著該第一橫向方向或該第二橫向方向的一者延伸。
  4. 如請求項3所述的記憶體裝置，進一步包含： 一第二電晶體；以及 一第二電容器，電性耦接到該第二電晶體，該第二電晶體及該第二電容器形成一第二一次性可程式化記憶體單元； 其中該第二電容器具有一第二底部金屬端子、一第二頂部金屬端子以及插入該第二底部金屬端子與該第二頂部金屬端子之間的一第二絕緣層； 其中該第二絕緣層包含一第一部分、與該第一部分分離的一第二部分以及在該第一部分與該第二部分之間垂直延伸的一第三部分；以及 其中該第二底部金屬端子直接在該第二絕緣層的該第一部分之下並且與該第一部分接觸。
  5. 如請求項4所述的記憶體裝置，其中該第一底部金屬端子該及第二底部金屬端子的每一者沿著該第一橫向方向或該第二橫向方向延伸並且在一第四金屬化層中設置，該第四金屬化層在該第二金屬化層之上且在該第三金屬化層之下。
  6. 如請求項5所述的記憶體裝置，其中該第一頂部金屬端子及該第二頂部金屬端子的每一者包括將該第四金屬化層耦接到該第三金屬化層的一通孔結構。
  7. 如請求項5所述的記憶體裝置，其中該第一頂部金屬端子及該第二頂部金屬端子的每一者包括在一通孔結構之下設置的一金屬結構，該通孔結構將該第四金屬化層耦接到該第三金屬化層。
  8. 如請求項4所述的記憶體裝置，其中該第三互連結構亦耦接到該第二電容器的該第二頂部金屬端子。
  9. 如請求項8所述的記憶體裝置，其中該第一絕緣層及該第二絕緣層彼此物理上分離。
  10. 如請求項8所述的記憶體裝置，其中將該第一絕緣層及該第二絕緣層形成為一單件結構。
  11. 一種記憶體裝置，包含： 一基板； 一記憶體陣列，在該基板上方設置，該記憶體陣列包含複數個一次性可程式化記憶體單元； 其中該些一次性可程式化記憶體單元基於複數個第一互連結構、複數個絕緣層以及複數個第二互連結構形成，並且其中該些絕緣層的每一者包含一階梯狀輪廓。
  12. 如請求項11所述的記憶體裝置，其中該階梯狀輪廓包含至少一個垂直部分及兩個橫向部分，並且其中該至少一個垂直部分的兩個端部分別連接到該些橫向部分，該至少一個垂直部分用以藉由一電壓擊穿，該電壓係透過該些第二互連結構的對應一者施加。
  13. 如請求項11所述的記憶體裝置，其中 沿著一第一橫向方向延伸的該些第一互連結構在一第一金屬化層中設置； 沿著與該第一橫向方向垂直的一第二橫向方向延伸的該些第二互連結構在高於該第一金屬化層的一第二金屬化層中設置；以及 該些絕緣層在該第一金屬化層及該第二金屬化層之間設置。
  14. 如請求項13所述的記憶體裝置，其中該些第二互連結構的每一者由該些一次性可程式化記憶體單元的一子集可操作地共享，該些一次性可程式化記憶體單元的該子集沿著該第二橫向方向佈置，該子集的該些一次性可程式化記憶體單元的每一者包括該些絕緣層的相應一者及該些第一互連結構的相應一者。
  15. 如請求項11所述的記憶體裝置，其中 沿著一第一橫向方向延伸的該些第一互連結構在一第一金屬化層中設置； 亦沿著該第一橫向方向延伸的該些第二互連結構在高於該第一金屬化層的一第二金屬化層中設置；以及 該些絕緣層在該第一金屬化層及該第二金屬化層之間設置。
  16. 如請求項15所述的記憶體裝置，其中該些第二互連結構的每一者由該些一次性可程式化記憶體單元的一子集可操作地共享，該些一次性可程式化記憶體單元的該子集沿著該第一橫向方向佈置，該子集的該些一次性可程式化記憶體單元的每一者包括該些絕緣層的相應一者及該些第一互連結構的相應一者。
  17. 如請求項11所述的記憶體裝置，其中 沿著一第一橫向方向延伸的該些第一互連結構在一第一金屬化層中設置； 沿著與該第一橫向方向垂直的一第二橫向方向延伸的該些第二互連結構在高於該第一金屬化層的一第二金屬化層中設置；以及 該些絕緣層在該第一金屬化層及該第二金屬化層之間設置。
  18. 如請求項17所述的記憶體裝置，其中該些第二互連結構的每一者由該些一次性可程式化記憶體單元的一子集可操作地共享，該些一次性可程式化記憶體單元的該子集沿著該第二橫向方向佈置，該子集的該些一次性可程式化記憶體單元的每一者包括該些第一互連結構的相應一者，並且該些一次性可程式化記憶體單元的該子集共享該些絕緣層的一者。
  19. 一種用於製造一記憶體裝置的方法，包含： 在一基板上方形成一電晶體； 在該電晶體之上形成一第一互連結構以電性耦接到該電晶體，其中該第一互連結構在一第一金屬化位準中設置； 暴露該第一互連結構的一部分； 在該第一互連結構上方形成一階梯狀絕緣層，其中該階梯狀絕緣層的一橫向部分接觸該第一互連結構的暴露的該部分；以及 在該階梯狀絕緣層的該橫向部分上方形成一第二互連結構，藉此至少基於該第一互連結構、該階梯狀絕緣層的該橫向部分以及該第二互連結構來形成一電容器； 其中該電晶體及電容器共同用作一一次性可程式化記憶體單元。
  20. 如請求項19所述的方法，其中該第二互連結構包括將一第二金屬化層耦接到該第一金屬化層的一通孔結構或在一通孔結構之下設置的一金屬結構，並且其中該第二金屬化層緊接在該第一金屬化層之上設置。
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