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TW202226497A - 用於氮化鎵功率積體電路之熱增強電子封裝及半橋組態 - Google Patents

用於氮化鎵功率積體電路之熱增強電子封裝及半橋組態 Download PDF

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TW202226497A
TW202226497A TW110109631A TW110109631A TW202226497A TW 202226497 A TW202226497 A TW 202226497A TW 110109631 A TW110109631 A TW 110109631A TW 110109631 A TW110109631 A TW 110109631A TW 202226497 A TW202226497 A TW 202226497A
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TW
Taiwan
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gan
die
low
electronic device
circuit
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TW110109631A
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English (en)
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TWI798659B (zh
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丹尼爾 M 金瑟
傑森 張
湯瑪士 里巴里希
Original Assignee
愛爾蘭商納維達斯半導體有限公司
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Publication date
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Abstract

一種電子功率轉換組件包括一導電封裝基底，該導電封裝基底包含一源極端子、一汲極端子、至少一個I/O端子及一晶粒附接襯墊，其中該源極端子與該晶粒附接襯墊電隔離。一GaN基半導體晶粒緊固至該晶粒附接襯墊，且包括具有一源極及一汲極之一功率電晶體，其中該源極電耦接至該源極端子，且該汲極電耦接至該汲極端子。複數個焊線將該源極電耦接至該源極端子，且將該汲極電耦接至該汲極端子。一囊封物形成於該GaN基半導體晶粒、該複數個焊線及該封裝基底之至少一頂表面上。

Description

用於氮化鎵功率積體電路之熱增強電子封裝及半橋組態
本發明大體上係關於用於半導體裝置之電子封裝，且詳言之，係關於用於一或多個氮化鎵（GAN）基半導體裝置的電子封裝。
諸如電腦、伺服器及電視等之電子裝置通常使用一或多個功率轉換電路，其將一種形式的電能轉換成另一種形式的電能。在一些應用中，用於功率轉換電路中之功率半導體裝置可能需要專用電子封裝來適應其獨特的實體組態及效能要求。舉例而言，一些功率半導體裝置現在能夠以數十及數百兆赫茲操作，其產生對於具有低熱阻以實現此等裝置之高功率密度的低電感電子封裝之需要。因此，需要適合於與高頻率及高功率密度功率半導體裝置一起使用之新型電子封裝。
為了更佳地理解本發明的性質及優點，應參考以下描述及附圖。然而，應理解，附圖中的每一者僅出於說明的目的而提供，且並不意欲作為對本發明的範疇的限度之界定。又，一般而言，且除非自描述（其中不同圖中的元件使用相同參考標號）顯而易見為相反，否則元件通常相同或至少在功能或目的上類似。
在一些實施例中，一種電子裝置包含一引線框架，該引線框架包括一晶粒附接襯墊、一汲極端子、一源極端子及至少一個I/O端子。該晶粒附接襯墊、該汲極端子、該源極端子與該至少一個I/O端子彼此電隔離。一氮化鎵（GaN）基裝置附接至該晶粒附接襯墊，且包括耦接至該汲極端子之一汲極、耦接至該源極端子之一源極及耦接至該至少一個I/O端子之一I/O。
在一些實施例中，一種電子功率轉換組件包含一導電封裝基底，該導電封裝基底包含一源極端子、一汲極端子、至少一個I/O端子及一晶粒附接襯墊。該源極端子與該晶粒附接襯墊電隔離。一GaN基半導體晶粒緊固至該晶粒附接襯墊，且包括具有一源極及一汲極之一功率電晶體，其中該源極電耦接至該源極端子，且該汲極電耦接至該汲極端子。一或多個第一焊線將該源極電耦接至該源極端子，且一或多個第二焊線將該汲極電耦接至該汲極端子。一囊封物形成於該GaN基半導體晶粒及該封裝基底之至少一頂表面上。
在一些實施例中，一種電子裝置包含一導電封裝基底，該導電封裝基底包括一高側晶粒附接襯墊、一低側晶粒附接襯墊及複數個I/O端子。一低側氮化鎵（GaN）基晶粒附接至該低側晶粒附接襯墊，該低側GaN基晶粒包括一低側閘極、一低側汲極、一低側源極及一位準移位器電路。一矽基晶粒包括用於接收一控制信號之一輸入及用於傳輸一閘極控制信號之一輸出。一高側GaN基晶粒附接至該高側晶粒附接襯墊，該高側GaN基晶粒包括耦接至該低側汲極之一高側源極、耦接至該位準移位器電路之一高側閘極及耦接至該複數個I/O端子中之一或多者的一高側汲極。一囊封物至少部分地囊封該封裝基底、該低側GaN基晶粒、該矽基晶粒及該高側GaN基晶粒。
在一些實施例中，一種電子功率轉換組件包含一導電封裝基底，該導電封裝基底包含一電力輸入端子、一接地端子、一切換節點端子及至少一個I/O端子。一第一GaN基半導體裝置附接至該接地端子，且包括一第一功率電晶體，該第一功率電晶體具有一第一源極接點、一第一汲極接點、一第一閘極接點及一位準移位輸出接點。一矽基半導體裝置包括用於接收一控制信號之一輸入及用於傳輸一閘極控制信號之一輸出。一第二GaN基半導體裝置附接至該切換節點端子，且包括一第二功率電晶體，該第二功率電晶體具有一第二源極接點、一第二汲極接點及耦接至該位準移位輸出接點之一第二閘極，其中該第二源極接點電耦接至該第一汲極接點，該第二汲極接點電耦接至該電力輸入端子，且該第一源極接點電耦接至該接地端子。一囊封物形成於該導電封裝基底、該第一GaN基半導體裝置、該矽基半導體裝置及該第二GaN基半導體裝置的至少一部分上。
為了更佳地理解本發明的性質及優點，應參考以下描述及附圖。然而，應理解，附圖中的每一者僅出於說明的目的而提供，且並不意欲作為對本發明的範疇的限度之界定。又，一般而言，且除非自描述（其中不同圖中的元件使用相同參考標號）顯而易見為相反，否則元件通常相同或至少在功能或目的上類似。
對其他申請案之交叉參考
[0001] 本申請案主張2020年9月11日提交的美國臨時專利申請案第63/077,526號「THERMALLY ENHANCED ELECTRONIC PACKAGES FOR GAN POWER INTEGRATED CIRCUITS」、2021年2月5日提交的美國非臨時專利申請案第17/169,320號「INTEGRATED HALF-BRIDGE POWER CONVERTER」及2021年2月5日提交的美國非臨時專利申請案第17/169,304號「THERMALLY ENHANCED ELECTRONIC PACKAGES FOR GAN POWER INTEGRATED CIRCUITS」之優先權，該等申請案為了所有目的特此以全文引用之方式併入。
現在將關於形成說明性實施例的一部分的附圖來描述若干說明性實施例。以下描述僅提供實施例，且並不意欲限制本發明的範疇、適用性或組態。實際上，實施例之以下描述將為熟習此項技術者提供用於實施一或多個實施例的啟迪性描述。當然，可在不脫離本發明的精神及範疇的情況下對元件的功能及配置做出各種改變。在以下描述中，出於解釋的目的，闡述特定細節以便提供對特定發明性實施例的透徹理解。然而，將顯而易見，可在無此等特定細節的情況下實踐各種實施例。附圖及描述並不意欲為限制性的。詞語「實例」或「例示性」在本文中用於意謂「充當實例、例子或說明」。本文中描述為「例示性」或「實例」的任何實施例或設計未必應解釋為比其他實施例或設計更佳或有利。
本發明的某些實施例係關於用於半導體裝置之電子封裝。本發明可用於多種電子封裝，但本發明的一些實施例特別適用於能實現低熱阻及至封裝附接至的電路板之低電感耦合的電子封裝，如下文更詳細地描述。
舉例而言，在一些實施例中，GaN基半導體裝置可安置於具有金屬封裝基底之電子封裝內，該金屬封裝基底至少部分地覆蓋有介電囊封物。該GaN基半導體裝置可附接至晶粒附接襯墊，且可包括耦接至該封裝之源極端子的源極、耦接至該封裝之汲極端子的汲極及耦接至該封裝之I/O端子的閘極。晶粒附接襯墊可與源極端子電隔離，從而使得晶粒附接襯墊能夠直接耦接至電子封裝附接至的電路板之底層（例如，接地平面）。至底層之直接耦接可實現GaN基半導體裝置與電路板之接地平面之間的低熱阻。
在另一實例中，電子封裝包括內部電流感測電路，使得電子封裝之源極端子可經由電路板電耦接至晶粒附接襯墊。晶粒附接襯墊可直接耦接至電子封裝附接至的電路板之底層（例如，接地平面）。至底層之直接耦接實現GaN基半導體裝置與電路板之間的低熱阻。內部電流感測電路替換消耗功率且加熱該板之外部感測電阻器。其消除由外部電路造成的雜訊，且允許源極與接地接腳共用共同接地平面以改良熱擴散及熱管理。
為了更佳地瞭解根據本發明的用於GaN基裝置的電子封裝之特徵及態樣，藉由論述根據本發明之實施例的用於GaN基半導體裝置的電子封裝之一個特定實施來在以下部分中提供用於本發明的進一步上下文。此等實施例僅為實例，且其他實施例可用於其他裝置，諸如單一電子封裝中的多個GaN基裝置、單一電子封裝或包括一或多個其他類型之半導體裝置（諸如但不限於磷化銦、砷化鎵或碳化矽）的電子封裝中的GaN與矽裝置之組合。
現參考圖1，說明實例半橋功率轉換電路100，其可使用根據本發明之實施例的一或多個經封裝之GaN基半導體裝置。半橋電路100亦可稱為同步降壓轉換器。電路100僅為實例，且本文中描述的電子封裝可用於其他電路而不脫離本發明，該等其他電路包括但不限於返馳轉換器、凖諧振返馳轉換器、主動箝位返馳轉換器、升壓轉換器、LLC轉換器、降壓-升壓轉換器、SEPIC轉換器、推拉輸出電路功率因數校正轉換器，等。在一些實施例中，電路100可包括各別低側功率電晶體110及高側功率電晶體115（在本文中亦稱為開關），其經組態以調節遞送至負載120之電力，如在下文更詳細地論述。
更具體言之，圖1中所說明的半橋功率轉換電路100包括耦接至負載120之低側GaN電晶體110及高側GaN電晶體115。電壓源125（亦稱為幹線電壓）可連接至高側電晶體115之汲極130，且高側電晶體可用來控制至功率轉換電路100之電力輸入。高側電晶體115可進一步具有源極135，該源極耦接至低側電晶體110之汲極140，從而形成切換節點（Vsw）145。高側電晶體115之操作可由耦接至高側電晶體驅動器170之高側控制閘極165控制。高側電晶體驅動器170可由控制器105控制。
低側電晶體110可具有連接至接地180之源極150。低側電晶體110可具有低側控制閘極155，其藉由耦接至控制器105之低側電晶體驅動器160操作且經組態以在高側電晶體115之斷開時間期間處於閉合位置。在一些實施例中，一或多個電流感測電阻器195可耦接於源極150與接地180之間，且用以監測流過電路100之電流。
在一些實施例中，各別低側電晶體110及高側電晶體115為GaN基電晶體，其分別包括電偏壓之低側基板185及高側基板190。在一些實施例中，施加至各別低側基板185及高側基板190之適當電偏壓可改良各別低側電晶體110及高側電晶體115之操作及可靠性。在此實施例中，各別低側基板185及高側基板190經偏壓至與其各別源極類似的電壓電位。
更具體言之，在此實施例中，低側基板185耦接至與低側源極150類似的電壓電位，其在此實施例中接近於接地180。因此，低側電晶體110包括至接地180之兩個連接。一個連接自源極端子150經由一或多個電流感測電阻器195，且另一連接自基板185至接地180。高側基板190耦接至切換節點145電位，因此高側基板處於與高側源極135類似的電位。電路100可類似於其他同步降壓轉換器而操作以調節遞送至負載120之電力，如受益於本發明之熟習此項技術者所理解。
圖2A說明包括圖1中所說明的電路100之低側電晶體110的電子封裝200之平面圖（其中封裝囊封物為了清楚起見而移除）。如圖2A中所示，電子封裝200可使用四邊扁平無引腳（QFN）製造過程製造，其中低側電晶體110附接至由界定複數個端子之金屬引線框架形成的封裝基底205，如下文更詳細地描述。在此實施例中，低側電晶體110之源極150耦接至封裝200之源極端子210a至210g，汲極140附接至汲極端子215a至215i，且I/O 220使用一或多個焊線230附接至I/O端子225a至225n。在一些實施例中，一或多個I/O 220可為用於低側電晶體110之閘極、電流感測輸出或任何其他合適信號。在其他實施例中，一或多個I/O端子225a至225n可電耦接至晶粒附接襯墊235，諸如（例如）225f、225g、225m及225n。在其他實施例中，低側電晶體110可包括耦接至一或多個I/O端子225a至225n之可選齊納二極體結構227。
低側電晶體110利用導電材料附接至晶粒附接襯墊235，因此晶粒附接襯墊電耦接且熱耦接至低側電晶體之基板185（見圖1）。在此特定實施例中，源極端子210a至210g與晶粒附接襯墊235（及基板185）電隔離，其使得電子封裝200能夠具有至其附接至的電路板之低熱阻耦合，如下文更詳細地描述。
圖2B說明圖2A中展示的封裝200之簡化等角仰視圖。如圖2B中所示，封裝200包括源極端子210a至210g、晶粒附接襯墊235、汲極端子215a至215i及I/O端子225a至225n，其全部彼此電隔離。囊封物250形成於低側電晶體110（見圖2A）、焊線230及基底205之若干部分上。在一些實施例中，晶粒附接襯墊235與汲極端子215a至215i之間的爬電間隔255對於特定高電壓應用之爬電及間隙要求在0.5與3.0毫米之間。為將封裝200組裝至電路板，可將源極端子210a至210g、晶粒附接襯墊235、汲極端子215a至215i及I/O端子225a至225n焊接或以其他方式耦接至電路板之頂層上的對應金屬襯墊（圖2B中未展示）。在一些實施例中，源極端子210a至210g與晶粒附接襯墊235之電隔離可使得能夠將熱自低側電晶體110、經由晶粒附接襯墊235有效地耦合至封裝200附接至的電路板之大接地平面中，如下文中更詳細地解釋。
圖3說明附接至電路板305的封裝200之簡化部分橫截面圖。如圖3中所示，封裝200之囊封物250展示為透明材料，因此可更詳細地展示晶粒附接襯墊235、源極端子210a至210g、汲極端子215a至215i及I/O端子225a至225n。在此實施例中，封裝200附接至電路板305之頂層310。電路板305亦包括底層315，其可通常稱為接地平面，然而，在其他實施例中，電路板可具有兩個以上層，其中之許多者可用作接地平面。在此實施例中，頂層310藉由一或多個電絕緣層320與底層315電絕緣。電絕緣層320可由通常稱為FR4、FR5、BT的有機層壓體或任何其他合適結構組成。
如熟習此項技術者所瞭解，電路板之一或多個接地平面（例如，底層315）可用作有效散熱片，其接收來自封裝200之熱能且有效地耗散電路板內之熱能。接地平面通常具有高百分比的金屬，常常包括銅，與通常具有低百分比的金屬之信號層相比，此舉可有效地減小熱能密度。相反，一或多個電絕緣層320可自有機或其他絕緣材料製得，且具有的熱導率可例如比可用於各別頂層310及底層315的銅低一至三個量值級。在一些實施例中，封裝200可經配置以藉由使用熱通孔將來自低側電晶體110之熱能有效地傳遞至底層315（例如，接地平面），該等通孔經填充銅或鍍敷銅以在低側電晶體110與底層之間提供低熱阻抗，如在下文更詳細地描述。
在圖3中所示之實施例中，低側電晶體110使用焊料、導電環氧樹脂或具有相對較低熱阻抗之其他晶粒附接材料電耦接且熱耦接至晶粒附接襯墊235。因此，晶粒附接襯墊235不僅電連接至低側電晶體110之基板185（見圖1），其亦為將熱導出低側電晶體之有效熱路徑。在此實施例中，晶粒附接襯墊235與源極端子210a至210g電隔離，使得晶粒附接襯墊可直接耦接至電路板305之底層315（例如，接地平面），從而實現低側電晶體110與電路板305之間的低熱阻。更具體言之，在一個實例實施例中，晶粒附接襯墊235可焊接至頂層310之晶粒附接襯墊部分325，該晶粒附接襯墊部分可藉由複數個通孔330熱耦接且電耦接至底層315。每一通孔330可包括金屬圓筒390，該金屬圓筒在頂層310與底層315之間提供有效熱管道，從而為封裝200提供在低側電晶體110與底層315之間的低熱阻。在其他實施例中，一或多個接地平面可在頂層、底層及一或多個中間層上。
在此實施例中，源極端子210a至210g經由迫使全部電源電流通過電流感測電阻器335之單獨電路徑耦接至底層315（例如，接地平面）。藉由電隔離源極端子210a至210g與晶粒附接襯墊235（儘管兩者最終耦接至接地180），可藉由電流感測電阻器335執行電流感測，且晶粒附接襯墊可直接耦接至底層315（例如，接地平面），從而使得封裝200能夠具有自低側電晶體110至電路板305之低熱阻抗。
在此特定實施例中，頂層310之晶粒附接襯墊部分325以延伸部340延伸超出封裝200之兩個縱向邊緣，以增大頂層中之熱擴散且提供額外區域來增大將頂層（及晶粒附接襯墊235）連接至底層315的通孔330之數目。源極端子210a至210g附接至頂層310之耦接至電流感測電阻器335的源極端子部分375。電流感測電阻器接著耦接至電流感測襯墊345，該電流感測襯墊經由一或多個接地通孔380耦接至底層315（例如，接地平面）。
在一些實施例中，歸因於源極150、源極端子部分375及電流感測電阻器處的相對較高瞬態電流及電壓信號，此等區可能有電雜訊（例如，電磁干擾（EMI）源），其可能干擾其他鄰近電路。因為晶粒附接襯墊235及頂層310之晶粒附接襯墊部分325直接耦接至底層315（例如，接地平面），因此此等特徵可用作用於低側電晶體110及封裝200內的其他電路系統之電磁屏蔽物。更具體言之，如圖3中所示，存在兩種不同顏色的加底紋區以說明相對有雜訊的源極端子部分375及電流感測電阻器335（以較暗色調展示）與可用作EMI屏蔽的相對穩定（例如，雜訊較少）區（諸如底層315、晶粒附接襯墊部分325及晶粒附接襯墊235）（以較淺色調展示）之分離。
因此，在一些實施例中，晶粒附接襯墊235與源極端子210a至210g之間的電隔離使得封裝200能夠具有對電路板305之底層315的低熱阻抗並且對封裝內的電路提供EMI保護。在可能不使用電流感測電阻器335的其他實施例中，晶粒附接襯墊235與源極端子210a至210g之間的電隔離使得封裝200之源極端子與晶粒附接襯墊235能夠在電路板305之頂層310上電耦接在一起，使得頂層310之晶粒附接襯墊部分325可在大小上增大，從而准許熱能在封裝200之三個側上耗散，如所展示及在圖5中稍後描述。
如圖3中進一步說明，在一些實施例中，一或多個I/O端子225a至225n可電耦接及/或熱耦接至晶粒附接襯墊235以增大晶粒附接襯墊之有效面積，以進一步減小對底層315之熱阻抗。在一個實施例中，I/O端子225a、225b、225e至225i及225l-n可電短接且熱短接至晶粒附接襯墊235，從而使作為個別信號接腳（例如，閘極驅動信號、控制信號，等）之I/O端子225c、225d、225j及225k耦接至電子封裝200內之一或多種半導體裝置。
儘管本文中所使用術語低側電晶體及高側電晶體，但應理解，在本發明內描述的任何實施例中，低側電晶體及高側電晶體可包括其他電路系統，諸如但不限於低側及高側驅動器、驅動器之若干部分、電流感測電路及任何其他輔助電路。在一個實施例中，低側電晶體及/或高側電晶體可各自包括功率場效電晶體（FET）及耦接至功率FET之下拉電晶體。
儘管封裝200已本文中描述為包括低側電晶體110，但受益於本發明之熟習此項技術者將瞭解，類似封裝可用於高側電晶體115（見圖1）、高側電晶體與低側電晶體110之組合，或裝置之任何其他組合。本文中描述額外封裝組態，然而，本發明絕不限於此等組態，亦不限於此類封裝組態在任何特定類型之電路中的使用。
圖4說明附接至電路板405的電子封裝裝置400之簡化部分橫截面圖。如圖4中所示，裝置400亦使用QFN結構，然而，裝置400具有包括源極415之電晶體410，該源極電耦接至晶粒附接襯墊420，而非如封裝200之配置中電耦接至電隔離的源極端子210a至210g。因此，裝置400之晶粒附接襯墊420遵從源極415之電壓電位，且與電路板405之底層425（例如，接地平面）隔離，直至電阻器襯墊435處的電流感測電阻器430「之後」。此隔離使得流過源極415之全部電流能夠流過電流感測電阻器430，從而提供流動至負載的電流之準確指示。在電流流過電流感測電阻器430之後，電流耦合至使用一或多個接地通孔455耦接至底層425（例如，接地平面）的電阻器襯墊435。與圖3中所示的實施例相比，晶粒附接襯墊420與底層425（例如，接地平面）之電隔離通常導致電晶體410與電路板405之底層425之間的較高熱阻抗。
較高熱阻主要係歸因於將頂層440熱耦接且電耦接至底層425的通孔330之缺乏（見圖3）。更具體言之，電路板405不具有將頂層440之晶粒附接襯墊部分445耦接至底層425（例如，接地平面）的通孔330（見圖3）。因此，為耗散由低側電晶體410產生的熱能，裝置400將熱能傳遞至頂層440，該頂層接著經由電路板405之電絕緣層450將熱能耦合至底層425。電絕緣層450之熱導率比通孔330（見圖3）低一至三之間的量值級，從而與圖3中所示的架構相比導致熱阻抗之增大。
另外，因為晶粒附接襯墊420直接耦接至源極415及電流感測電阻器430，因此晶粒附接襯墊及頂層440之晶粒附接襯墊部分445存在電「雜訊」，且不可如其在圖3中般充當EMI屏蔽物。實際上，在圖4中所展示之組態中，源自頂層440之晶粒附接襯墊部分445及晶粒附接襯墊420的雜訊可不利地影響電晶體410及或在裝置400附近或內的其他鄰近電路。更具體言之，如圖4中所示，存在兩種不同顏色的加底紋區以說明相對有雜訊的晶粒附接襯墊420、晶粒附接襯墊部分445及電流感測電阻器430（以較暗色調展示）與可用作EMI屏蔽的相對穩定（例如，雜訊較少）區（諸如底層425）（以較淺色調展示）之分離。
圖5說明附接至不同電路板505的圖2A及圖2B之電子封裝200之簡化部分橫截面圖。如圖5中所示，相比於圖3的電路板305，圖5之電路板505不包括電流感測電阻器335，此係因為在電晶體110及/或電子封裝200內執行電流感測，如下文更詳細地描述。另外，在此實施例中頂層515之主襯墊部分510將晶粒附接襯墊235電耦接至源極端子210a至210g。此使得主襯墊部分510能夠延伸至由電流感測電阻器335（見圖3）使用的區域中，使得熱能可分佈在封裝200之三個側上（與分佈在如圖3中所說明的封裝200之兩側上相比）。此亦實現將頂層515耦接至底層525的較大數目之通孔520，從而減小自頂層至底層之熱阻抗。因此，如圖3及圖5中所示，一個封裝200可與不同組態之電路板405、505一起使用，且提供至底層525之低熱阻抗耦接。
圖6A說明根據本發明之實施例的電流感測電路600之簡化電示意圖。如圖6A中所示，電流感測電路600包括與偵測電晶體610及偵測電阻器615並聯耦接之主電晶體605。更具體言之，主電晶體605及偵測電晶體610之各別閘極、源極及汲極全部耦接在一起，使得主電晶體及偵測電晶體耦接在相同電路節點之間，且同時操作。在一些實施例中，偵測電晶體610以與主電晶體605實質上相同的方式形成，惟偵測電晶體具有的平行電晶體結構之數目較少，以致其具有比主電晶體高的導通電阻除外。因此，在特定閘極電壓同時施加至主電晶體605及偵測電晶體610兩者時，按比例減小的電流量流過偵測電晶體。流過偵測電晶體610之電流量可藉由量測偵測電阻器615上之電壓電位來加以判定。
因為存在成比例之電流量流過偵測電晶體610，因此由偵測電晶體及/或偵測電阻器615產生之信號可視為比率輸出信號。更具體言之，比率輸出信號表示流過偵測電晶體610的電流與流過主電晶體605的電流相比之比率。在一個實施例中，比率輸出信號可提供於電子封裝（例如，圖2至圖3及圖4中說明的電子封裝200）之I/O端子處，且可供應為流過主電晶體605的電流之固定比率的電流。因為流過偵測電晶體610之電流按比例低於流過主電晶體605的電流，因此偵測電阻器615之功率耗散可按比例小於與主電晶體605並聯耦接之電阻器。
在一些實施例中，偵測電晶體610與主電晶體605單片地形成在整體半導體裝置上，而在其他實施例中，其可形成於不同半導體裝置上。在各種實施例中，共同封裝之矽基裝置可偵測流過主電晶體605之電流，且產生為比率輸出信號之輸出電流信號。在其他實施例中，主電晶體605可為GaN基半導體裝置，且偵測電晶體610可為允許電流與主電晶體成比例地流動之矽基裝置。此等及任何其他類型之整合式電流感測裝置可併入於可與圖5中所說明的電路板505一起使用的封裝200內。前述電流感測電路及其他此類實施例揭示於共同擁有的美國專利第10,666,147號中，該美國專利出於所有目的以全文引用之方式併入本文中。
圖6B說明根據本發明之實施例的高電壓啟動電路620之簡化示意圖。如圖6B中所示，高電壓空乏模式GaN基電晶體622包括耦接至諸如高電壓幹線之高電壓電位626的汲極624。源極628耦接至輸出端子630，該輸出端子可將啟動電壓供應至諸如半橋電路之電路。為控制輸出端子630處之電壓，控制電路632感測輸出端子630處之電壓，且控制高電壓空乏模式GaN基電晶體622的閘極端子634。在一些實施例中，高電壓空乏模式GaN基電晶體622為單獨離散裝置，而在各種實施例中，其可一體地形成於諸如圖1中所說明的低側基板185之低側GaN基晶粒上。
圖6C說明根據本發明之實施例的去飽和偵測電路640之簡化示意圖。如圖6C中所示，去飽和偵測電路640可偵測功率電晶體642（例如，高側電晶體115（見圖1）或低側電晶體110）何時進入去飽和（其可能對電晶體造成損壞）。在此特定實施例中，功率電晶體642為源極耦接至接地且汲極耦接至切換節點644之低側電晶體。閘極受閘極控制邏輯電路646控制。在PWM節點648為高時，閘極邏輯將高閘極信號傳輸至功率電晶體642之閘極，從而使其接通，使得偵測節點650相對接近於接地電位。Vcc 652將電流經由電阻器654、二極體656、功率電晶體642饋送至接地。在功率電晶體642進入去飽和模式時，功率電晶體之電阻增大，且偵測節點650處之電壓按比例增大。
隨著偵測節點650處之電壓繼續增大，分壓器節點658處之電壓按比例改變。比較器660可經組態以偵測分壓器節點658處之電壓何時經由適當控制Vref節點662處供應的電壓及選擇電阻器654及664之值而改變預定量。在偵測節點650處之電壓經過預定臨限電壓之後，比較器660將故障信號經由輸出668傳輸至閘極控制邏輯電路646。若閘極控制邏輯電路646判定PWM節點648為高且同時自比較器660接收到故障信號，則閘極控制邏輯電路將低信號傳輸至閘極以斷開功率電晶體642。在一些實施例中，二極體656為連接電晶體之GaN基二極體（例如，閘極繫結至汲極），且與功率電晶體642單片地形成。如上所述，在一些實施例中，二極體642可形成於高側GaN基裝置上，且電耦接至高側功率電晶體之源極以保護高側功率電晶體免受去飽和及/或故障條件影響。
圖7A說明可類似於圖3及圖5中說明的電子封裝200之電子封裝700的透明平面圖。如圖7A中所示，電子封裝700可使用四邊扁平無引腳（QFN）製造過程製造，其中GaN基功率電晶體705及矽基驅動器/控制裝置710附接至晶粒附接襯墊715。在此特定實施例中，GaN基功率電晶體705可包括GaN基功率電晶體、電流感測電路及/或用於功率電晶體的驅動器電路之一或多個部分中的任一者或全部。
在一些實施例中，GaN基功率電晶體705包括耦接至晶粒附接襯墊715之源極720、耦接至一或多個汲極端子730a至730i之汲極725及經由焊線740連接至矽基驅動器/控制裝置710之閘極735。在此實施例中，因為存在內部電流感測電路，因此GaN基功率電晶體705的源極720可電耦接至晶粒附接襯墊715，而不會不利地影響封裝700與其附接至的電路板之間的熱阻。矽基驅動器/控制裝置710可包括耦接至經由焊線740形成的I/O端子745a至745u之一或多個I/O連接755a。
在一些實施例中，一或多個I/O連接755中之一者為電流感測輸出，其產生對應於流過GaN基功率電晶體705的電流之比率電流感測輸出信號。在一些實施例中，電流感測電路可類似於圖6A中描述之電流感測電路600，然而，在其他實施例中，可使用不同類型之電流感測電路。在一個實施例中，電流感測電路之至少一部分可整合於矽基驅動器/控制裝置710中，使得矽基裝置傳輸封裝700之I/O端子745a至745u處的比率電流感測信號。
如上文關於圖5所述，電子封裝700包括內部電流感測特徵，因此GaN基功率電晶體705之源極720可電耦接至晶粒附接襯墊715，且晶粒附接襯墊可直接耦接至對應電路板之接地平面，以在GaN基功率電晶體705與電路板之間提供低熱阻抗。
在其他實施例中，GaN基功率電晶體705包括耦接至下拉裝置之功率電晶體裝置，兩者均單片地形成於一個晶粒上。在一些實施例中，驅動器/控制裝置710包括下拉驅動器電路，該下拉驅動器電路將信號傳輸至下拉裝置以斷開功率電晶體。在其他實施例中，驅動器/控制裝置710接收GaN基功率電晶體705之汲極電壓的指示，且使用該信號來偵測在功率電晶體處於接通狀態的同時是否發生過電流或短路狀況。驅動器/控制裝置710亦可包括啟用功能以使GaN基功率電晶體705保持在睡眠模式，且在一些實施例中，亦具有自動啟用功能以在未接收到PWM輸入信號達預定間隔之後命令驅動器/控制裝置710進入備用狀態，此舉可減小電流消耗。在又其他實施例中，驅動器/控制裝置710可包括一或多個電力軌電路，該一或多個電力軌電路將預定電壓及/或電流遞送至數位絕緣體或任何其他外部電路系統。
圖7B說明可類似於圖7A中說明的電子封裝700之電子封裝760之透明平面圖，然而，在此實施例中，電子封裝亦包括附接至晶粒附接襯墊715之控制器765及啟動電晶體770。在一些實施例中，控制器765可為矽基或GaN基裝置，且在一個實施例中，可為凖諧振返馳控制器，其遞送控制GaN基功率電晶體705之操作的一或多個PWM信號。在其他實施例中，控制器765亦可傳輸控制單獨高側功率電晶體之操作的一或多個控制信號（例如，高側PWM驅動信號）。
在一些實施例中，啟動電晶體770可通常稱為JFET裝置，其在I/O端子733a處耦接至經整流高電壓AC線。在一些實施例中，為提供電壓耐受距離，可移除端子730a至730g中之一或多者（例如，圖7B展示已移除汲極端子730b及730c）。啟動電晶體770可允許電流在啟動期間自經整流高電壓AC線到達功率控制器765，直至電力可自另一源（諸如（例如）自變壓器之輔助繞組）供應至控制器。控制器/驅動器765及GaN基功率電晶體705可具有上文所描述的特徵中的任一者。
圖7C說明可類似於分別在圖7A及圖7B中說明的電子封裝700及750之電子封裝775之透明平面圖，然而，在此實施例中，GaN基功率電晶體780包括與圖7B中所說明的啟動電晶體770執行類似功能的整合式啟動電晶體。更具體言之，在此實施例中，GaN基功率電晶體780可包括單片地整合在單一晶粒上之功率電晶體裝置、下拉裝置及啟動電晶體裝置。在一些實施例中，啟動電晶體可為空乏模式GaN FET，其可具有負夾止電壓。在一個實施例中，夾止電壓可在-10至-25伏特之間。
在啟動期間，接地處之閘極可使得適當電壓自源極遞送至控制器765。一旦通電以起動控制器765，空乏模式電晶體即可切斷，其中開關以串聯連接耦接在VDD與空乏模式電晶體之源極接點之間。在一些實施例中，GaN基啟動電晶體可使得啟動電路能夠作為功率電晶體處置電壓尖峰，此與圖7B中所說明的實施例形成對比，後者可能歸因於啟動電晶體770之較低最大操作電壓而將操作電壓限制於較低電壓。在一個實施例中，GaN基啟動電晶體可處置高達800伏特，而在一些實施例中，JFET啟動電晶體可限於600伏特。
圖7D說明可類似於分別在圖7A、圖7B及圖7C中說明的電子封裝700、760及775之電子封裝785的透明平面圖，然而，與圖7B之封裝760相比，在此實施例中，控制器765包括與圖7B中所說明的啟動電晶體770執行類似功能的整合式啟動電晶體。更具體言之，在此實施例中，控制器765可包括耦接至經組態以接收經整流高電壓信號的I/O端子733a之啟動電晶體。經整流高電壓信號可用來將啟動電壓及電流供應至控制器765，直至電路達成正常操作且可藉由另一源（諸如變壓器之輔助繞組）供應用於控制器之電力。
圖7E說明可類似於分別在圖7A、圖7B、圖7C及圖7D中說明的電子封裝700、760、775及785之電子封裝787的透明平面圖，然而，與圖7D的封裝785相比，在此實施例中，不存在驅動器/控制裝置710，且源極720耦接至外部I/O端子745r至745u而不如先前實施例中所示耦接至晶粒附接襯墊715。即，在一些實施例中，GaN基功率電晶體780可能不配備有電流感測電路，因此I/O端子745r至745u可耦接至外部電流感測電阻器，該等外部電流感測電阻器指示流過GaN基功率電晶體的電流。控制器765可具有與GaN基功率電晶體780之一或多個互連件，其包括至少一驅動信號以控制GaN基功率電晶體的操作。
圖7F說明可類似於分別在圖7A、圖7B、圖7C、圖7D及圖7E中說明的電子封裝700、760、775、785及787的電子封裝790之透明平面圖，然而，與圖7D之封裝785相比，在此實施例中，不存在驅動器/控制裝置710。上文所描述的驅動器/控制裝置710之特徵中的任一者或全部可整合於控制器765內。在此特定實施例中，GaN基功率電晶體780包括電流感測電路，因此源極720耦接至晶粒附接襯墊715。
圖8說明根據本發明之實施例的電子封裝800之透明平面圖。如圖8中所示，電子封裝800可使用四邊扁平無引腳（QFN）製造過程製造，且可類似於圖7A中所示的封裝700，然而，在封裝800中，GaN基功率電晶體805附接至晶粒附接襯墊835，且矽基驅動器/控制裝置815附接至GaN基功率電晶體的頂表面。在一些實施例中，矽基驅動器/控制裝置815使用非導電性黏著劑附接至GaN基功率電晶體805，且一或多個焊線820可用來將信號電耦合於裝置與端子825之間。在其他實施例中，矽基驅動器/控制裝置815可為倒裝晶片組態，其上下翻轉且使用一或多個導電焊球、柱、襯墊、導電環氧樹脂點或其他類型之晶粒至晶粒互連結構附接至GaN基功率電晶體805。在此特定實施例中，GaN基功率電晶體805可包括GaN基功率電晶體、電流感測電路及用於功率電晶體的驅動器電路之一或多個部分中的任一者或全部。矽基驅動器/控制裝置815可含有溫度偵測及超溫保護電路。在此實施例中，裝置815在GaN基電晶體805上之置放可允許更直接地量測晶粒表面溫度，且允許更準確且反應較快的溫度保護。
GaN基功率電晶體805包括耦接至晶粒附接襯墊835之源極830、耦接至一或多個汲極端子845之汲極840及經由焊線820連接至矽基驅動器/控制裝置815之閘極850。在此實施例中，因為存在內部電流感測電路，GaN基功率電晶體805之源極830可電耦接至晶粒附接襯墊835，而不會不利地影響封裝800與其附接至的電路板之間的熱阻，如上所述。矽基驅動器/控制裝置815可包括經由焊線820耦接至端子825的一或多個I/O連接855。在一些實施例中，一或多個I/O連接855中之一者為電流感測輸出，如上所述。在一些實施例中，電流感測電路可類似於圖6A中描述之電流感測電路600，然而，在其他實施例中，可使用不同類型之電流感測電路。在一個實施例中，電流感測電路之至少一部分可整合於矽基驅動器/控制裝置815中，使得矽基裝置在封裝800之I/O端子825處傳輸比率電流感測信號。
在一些實施例中，驅動器/控制裝置815可具有與在圖7A至圖7D中所說明及描述的驅動器/控制裝置710類似的特徵及操作。在其他實施例中，電子封裝800可包括單獨的控制器（諸如圖7B至圖7D中說明的控制器765）及/或啟動電晶體（諸如圖7B中所說明的啟動電晶體770）。在又其他實施例中，GaN基功率電晶體805可包括GaN基啟動電晶體（類似於圖7C中描述之啟動電晶體）及/或下拉裝置。在圖7A至圖7D中描述的裝置及/或特徵中的任一者可用於電子封裝800中。
圖9說明根據本發明之實施例的電子封裝900之透明平面圖。如圖9中所示，電子封裝900可使用四邊扁平無引腳（QFN）製造過程製造，且可類似於圖2至圖3中說明的封裝200，然而，在此實施例中，封裝900包括附接至晶粒附接襯墊915之整合式GaN基功率電晶體905及齊納二極體910。在一些實施例中，齊納二極體910之擊穿電壓可由整合式GaN功率電晶體905上的內部電壓調節器電路用作參考，該GaN功率電晶體將其電壓複製在功率電晶體之閘極上。
藉由將齊納二極體910置放在封裝900內，齊納二極體可與封裝外部之EMI雜訊隔離，其可使得電壓調節器脫離調節或造成其他電路問題。在一些實施例中，齊納二極體910可為相對較高阻抗之裝置以最小化經由其汲取的電流量，以將擊穿電壓維持為參考電壓。
在一些實施例中，齊納二極體910可附接於封裝900內的單獨襯墊上，且在一個實施例中，其可附接至整合式GaN基功率電晶體905之頂表面。電互連件可用焊線920、倒裝晶片互連件或任何其他合適方法形成。在圖7A至圖7D中描述的裝置及/或特徵中的任一者可用於電子封裝900中。
圖10A說明根據本發明之實施例的電子封裝1000之透明平面圖。如圖10A中所示，電子封裝1000可使用四邊扁平無引腳（QFN）製造過程製造，且可類似於圖7A中之封裝700（其包含與GaN基電晶體共同封裝之矽基晶粒），然而，在電子封裝1000中，高側GaN基電晶體1005附接至鄰近於矽基高側驅動器/控制晶粒1030之高側晶粒附接襯墊1025。類似地，低側GaN基電晶體晶粒1015附接至鄰近於矽基低側驅動器/控制晶粒1020之低側晶粒附接襯墊1035。因此，在此實施例中，四個單獨裸片整合至單一電子封裝1000中。在可類似於圖8中所示的組態之另一實施例中，矽基高側驅動器/控制晶粒1030可堆疊於高側GaN基電晶體晶粒1005上，及/或矽基低側驅動器/控制晶粒1020可堆疊於低側GaN基電晶體晶粒1015上。在一些實施例中，晶粒堆疊可實現用於相同封裝大小的較大GaN基裸片，從而導致較高功率處置能力及/或改良之效率。
高側GaN基電晶體晶粒1005附接至高側晶粒附接襯墊1025，且包括高側電晶體（圖10A中未展示），該高側電晶體包括耦接至一或多個輸入功率端子1045之汲極1040。高側電晶體亦包括經由高側晶粒附接襯墊1025經由焊線1065耦接至低側電晶體（圖10A中未展示）之汲極1055的源極1050。高側GaN基電晶體晶粒1005亦可包括接收器電路（未展示），該接收器電路經組態以接收位準移位信號，且作為回應而控制控制低側電晶體之閘極的閘極驅動電路。接收器電路接點1070電耦接至位準移位輸出接點1063以攜載位準移位信號。
在一些實施例中，低側GaN基電晶體晶粒1005包括位準移位器電路（圖10A中未展示），該位準移位器電路經由位準移位輸出接點1063傳輸位準移位信號。可回應於至低側驅動器/控制晶粒1020之一或多個輸入（諸如來自單獨控制晶粒之PWM輸入）驅動位準移位器電路。低側GaN基電晶體晶粒1015進一步包括低側電晶體，該低側電晶體具有耦接至低側晶粒附接襯墊1035之源極1075及耦接至低側驅動器/控制晶粒1020之閘極1080。汲極1055經由高側晶粒附接襯墊1025耦接至源極1050及/或直接耦接至源極1050。各別低側驅動器/控制晶粒1020及高側驅動器/控制晶粒1030可具有耦接至端子1045之其他I/O，諸如比率電流感測輸出信號。其他實施例可具有不同組態及晶粒連接，如本文所描述且如受益於本發明之熟習此項技術者將瞭解。
圖10B說明圖10A中所示的電子封裝1000之簡化功能方塊圖。如圖10B中所示，電子封裝可包括四個單獨晶粒，包括高側GaN基晶粒1005、低側GaN基晶粒1015、高側矽基晶粒1030及低側矽基晶粒1020。每一晶粒可具有各種特徵，其中一些在圖10B中說明且在本文中描述，然而，此描述決不限制每一晶粒可具有的特徵。如圖10B中所示，高側GaN基晶粒1005可包括電耦接至低側功率電晶體1004之高側功率電晶體1002，其間界定切換節點1006。
在一些實施例中，電子封裝1000適合用於半橋應用中。高側功率電晶體1002可耦接至輸入電壓1008，且低側功率電晶體1004可耦接至接地1012。在一些實施例中，低側GaN基晶粒1015可包括可驅動低側功率電晶體1004之閘極的低側驅動器電路1014。然而，在其他實施例中，低側矽基晶粒1020可包括用於驅動低側功率電晶體1004之閘極的低側矽基驅動器電路1016。在一些實施例中，低側GaN基晶粒1015可包括用於將電力供應至驅動器電路1014之閘極電壓調節器電路1018。然而，在其他實施例中，低側矽基晶粒1020可包括用於調節供應至矽基驅動器電路1016或驅動器電路1014之電壓的閘極電壓調節器電路1022。
在一些實施例中，低側GaN基晶粒1015可包括可用以產生高側偏壓以驅動高側功率電晶體1002之閘極的自舉電路1024之至少一部分。自舉電路1024之基本組件包括電容器、二極體、電阻器，且常常包括旁路電容器。在一些實施例中，二極體可形成於低側GaN基晶粒1015上，然而，在其他實施例中，額外組件亦可形成於低側GaN基晶粒上。在一些實施例中，低側矽基晶粒1020可包括如上所述的自舉驅動器電路1032之至少一部分。
在一些實施例中，低側GaN基晶粒1015可包括欠壓閉塞電路1034，該欠壓閉塞電路可回應於偵測到低於臨限電壓之輸入電壓而停用電子封裝1000之一或多個特徵。在一個實施例中，輸入電壓為VDD輸入電壓，且欠壓閉塞電路1034藉由迫使低側功率電晶體1004處於斷開狀態及/或迫使高側功率電晶體1002處於斷開狀態而作出回應。在一些實施例中，低側矽基晶粒1020可具有欠壓閉塞電路1038，該欠壓閉塞電路亦可回應於偵測到低於臨限電壓之輸入電壓而停用電子封裝1000之一或多個特徵，如上文更詳細地描述。在一些實施例中，低側GaN基晶粒1015可包括位準移位器電路1036，該位準移位器電路傳輸使得高側功率電晶體1002之閘極接通及/或斷開的信號。
在一些實施例中，低側矽基晶粒1020可包括電壓參考電路1042，其可由欠壓閉塞電路1038或任何其他電路使用以提供可用於比較器及/或低側矽基晶粒1020及/或低側GaN基晶粒1015的邏輯運算之一或多個參考電壓。在一些實施例中，低側矽基晶粒1020可包括電流感測放大器電路1044，該電流感測放大器電路可接收與流過低側功率電晶體1004的電流相關的所感測電流信號，且放大該信號以使得其可傳輸至接收器電路。在一些實施例中，低側矽基晶粒1020可包括溫度感測電路1046，該溫度感測電路可感測低側功率電晶體1004及/或低側矽基晶粒1020之溫度且產生對應於所感測溫度之信號。
在一些實施例中，溫度感測電路1046亦可控制低側功率電晶體1004及/或高側功率電晶體1002之操作以在所感測溫度超過臨限溫度的情況下停止操作。在一些實施例中，低側矽基晶粒1020可包括控制電路1048，該控制電路可包括可由低側矽基晶粒1020或電子封裝1000內的任何電路使用的邏輯及/或控制電路之任何合適的組態。
在一些實施例中，高側GaN基晶粒1005可包括可驅動高側功率電晶體1002之閘極的驅動器電路1052。然而，在其他實施例中，高側矽基晶粒1030可包括用於驅動高側功率電晶體1002之閘極的高側矽基驅動器電路1054。在一些實施例中，高側GaN基晶粒1005可包括用於將電力供應至驅動器電路1052的閘極電壓調節器電路1056。然而，在其他實施例中，高側矽基晶粒1030可包括用於調節供應至矽基驅動器電路1054或驅動器電路1052之電壓的閘極電壓調節器電路1058。在一些實施例中，高側GaN基晶粒1005可包括接收器電路1062，該接收器電路經組態以自位準移位器電路1036接收位準移位信號以操作高側功率電晶體1002之閘極。在其他實施例中，高側矽基晶粒1030可包括接收器電路1064，該接收器電路經組態以自位準移位器電路1036接收位準移位信號以操作高側功率電晶體1002之閘極。
在一些實施例中，高側矽基晶粒1030可包括欠壓閉塞電路1066，該欠壓閉塞電路可回應於偵測到低於臨限電壓之輸入電壓而停用電子封裝1000之一或多個特徵。在一個實施例中，輸入電壓為VDD輸入電壓，且欠壓閉塞電路1066藉由迫使低側功率電晶體1004處於斷開狀態及/或迫使高側功率電晶體1002處於斷開狀態而作出回應。
在一些實施例中，高側矽基晶粒1030可包括電壓參考電路1068，該電壓參考電路可由欠壓閉塞電路1066或任何其他電路使用以提供可用於比較器及/或高側矽基晶粒1030及/或高側GaN基晶粒1005的邏輯運算之一或多個參考電壓。在一些實施例中，高側矽基晶粒1030可包括電流感測放大器電路1072，該電流感測放大器電路可接收與流過高側功率電晶體1002之電流相關的所感測電流信號且放大該信號，以使得其可傳輸至接收器電路。在一些實施例中，高側矽基晶粒1030可包括溫度感測電路1074，該溫度感測電路可感測高側功率電晶體1005及/或高側矽基晶粒1030之溫度且產生對應於所感測溫度之信號。
在一些實施例中，溫度感測電路1074亦可控制高側功率電晶體1005及/或低側功率電晶體1015之操作以在所感測溫度超過臨限溫度的情況下停止操作。在一些實施例中，高側矽基晶粒1030可包括控制電路1076，該控制電路可包括可由高側矽基晶粒1030或電子封裝1000內的任何電路使用的邏輯及/或控制電路之任何合適的組態。
在一些實施例中，高側GaN基電晶體晶粒1005及/或低側GaN基電晶體晶粒1015可包括功率場效電晶體（FET）及耦接至每一晶粒之各別功率電晶體1002、1004的下拉電晶體。在其他實施例中，其他電路可包括於電子封裝1000中，如受益於本發明的熟習此項技術者將瞭解，包括但不限於用於短路偵測之高電壓二極體連接FET、dv/dt偵測器電路及外部齊納二極體參考電路。
關於圖10A及圖10B所描述的電路及/或功能中的任一者可以不同於圖10A及圖10B中所示的方式以通信方式耦接在一起、組合或分割。舉例而言，在一個實施例中，高側矽基晶粒1030之一或多個功能與低側矽基晶粒1020之一或多個功能可組合於單一矽基晶粒中，以使得電子封裝1000具有兩個GaN基晶粒及一個矽基晶粒。
在包括附接至共同低側晶粒附接襯墊1035之低側GaN基電晶體1015及低側矽基驅動器/控制晶粒1020兩者的一些實施例中，低側矽基驅動器/控制晶粒可準確地偵測低側GaN基電晶體之溫度，可對來自切換雜訊之雜訊具有改良之抗擾性，可產生準確的電力供應軌，可準確地偵測欠壓閉塞觸發事項，可準確地偵測電流流動且可具有改良之擊穿保護。另外，關於驅動器電路系統，閘極驅動信號可歸因於晶粒之間的短互連距離（從而導致寄生電容及電感減小）而以增大的速度及準確度傳輸至低側GaN基電晶體1015。類似益處可藉由將高側GaN基電晶體1005及矽基高側驅動器/控制晶粒1030附接至共同高側晶粒附接襯墊1025來實現。
在包括一個矽基裝置及一個GaN基裝置的電子封裝之另一實施例中，其中矽基裝置可包括電壓參考電路、Vdd調節器電路、電流感測放大器電路、閘極驅動邏輯電路、短路保護邏輯電路、超溫保護電路、欠壓閉塞電路、閘極驅動減下拉電路及/或下拉驅動器電路。GaN基裝置可包括功率電晶體電路、下拉FET電路、用於短路偵測之高電壓二極體連接FET及/或用於適應性停滯時間之dv/dt偵測電路。
在一些實施例中，高側矽基晶粒1030上具有高側源極所參考的電路系統。在一個實施例中，高側矽基晶粒為具有浮動井以包括高側電路系統之高電壓IC。在其他實施例中，低側矽基晶粒及高側矽基晶粒兩者皆為低電壓裝置，且諸如位準移位、自舉、去飽和及啟動電路之高電壓功能處於各別高側GaN基電晶體1030及/或低側GaN基電晶體1020中。
在一些實施例中，電子封裝包括GaN基裝置，其具有特定腳位以使得能夠並聯在單層絕緣金屬基板上。在一個實施例中，GaN基裝置的閘極耦接至封裝之端子，以使得兩個單獨電子封裝之閘極可藉由電阻器繫結在一起。此組態可輔助補償兩個GaN基裝置之驅動器中的任何定時不匹配，此係因為PWM輸入亦可繫結在一起。在一些實施例中，外部電流感測電阻器耦接於I/O端子與晶粒附接襯墊之間。
在一些實施例中，驅動器/控制裝置1020、1030可具有與在圖7A至圖7D中所說明及描述的驅動器/控制裝置710類似的特徵及操作。在其他實施例中，電子封裝1000可包括單獨的控制器（諸如圖7B至圖7D中說明的控制器765）及/或啟動電晶體（諸如圖7B中所說明的啟動電晶體770）。在又其他實施例中，GaN基功率電晶體1005、1015可包括GaN基啟動電晶體（類似於圖7C中描述之啟動電晶體）及/或下拉裝置。在圖7A至圖7D中描述的裝置及/或特徵中的任一者可用於電子封裝1000中。
在一些實施例中，可根據本文中描述的實施例使用不同於QFN之封裝類型。在各種實施例中，可使用包括自電路板或其他材料製得的多層基板之多晶片模組（MCM）。在其他實施例中可使用密封板上晶片（SCOB）裝置、四邊扁平封裝（QFP）、小外形IC（SOIC）封裝、D2-PAK（例如，TO-263）、包覆模製封裝或任何其他合適的電子封裝。
本文中展示的組件、電路佈局、電路功能性、互連件類型、半導體裝置之實體配置等僅作為實例，且變體在本發明之範疇內。
在一個實施例中，諸如圖2B中之爬電間隔255的爬電間隔可取決於應用之電壓及可靠性需要而改變。在一個實施例中，爬電間隔在0.6毫米與2毫米之間，而在另一實施例中，其在0.8毫米與1.2毫米之間，且在一個實施例中，其為至少1.0毫米。在另一實施例中爬電間隔255在0.8毫米與3毫米之間，而在另一實施例中，其在1.8毫米與2.8毫米之間，且在一個實施例中，其為至少1.5毫米。在另一實施例中，爬電間隔255在0.8毫米與3毫米之間，而在另一實施例中，其在1.8毫米與2.8毫米之間，且在一個實施例中，其為至少2.0毫米。
在一些實施例中，低側電晶體110（見圖1至圖10）及/或高側電晶體115可為GaN基增強模式場效應電晶體（FET）。在其他實施例中，低側電晶體110及高側電晶體115可為任何其他類型之裝置，包括但不限於GaN基空乏模式電晶體、與矽基增強模式場效應電晶體（其使空乏模式電晶體之閘極連接至矽基增強模式電晶體之源極）串聯連接之GaN基空乏模式電晶體、碳化矽基電晶體或矽基電晶體。
在一些實施例中，低側電晶體110及高側電晶體115可自GaN基材料製得。在一個實施例中，GaN基材料可包括在矽層上之GaN層。在其他實施例中，GaN基材料可包括但不限於在碳化矽層上之GaN層、藍寶石或氮化鋁。在一個實施例中，GaN基層可包括但不限於其他III氮化物（諸如氮化鋁及氮化銦）之複合堆疊及III氮化物合金（諸如AlGaN及InGaN）。
如上文所論述，在一些實施例中，封裝基底205（見圖2A）可包含可包括銅之引線框架，而在其他實施例中，可使用其他類型之金屬，包括金屬合金。在其他實施例中，引線框架可為較大引線框架的一部分，該較大引線框架可隨後單分成多個電子封裝200，如在下文更詳細地論述。在一個實施例中，引線框架的厚度可在50微米與250微米之間。在其他實施例中，封裝基底205的厚度可在100與200微米之間，而在另一實施例中，其厚度可大致為150微米。在其他實施例中，封裝基底205（見圖2A）可為如熟習此項技術者已知的印刷電路板，且可具有一或多個電路佈線層。
在一些實施例中，囊封物250（見圖3）可為基於介電聚合物之材料，且可具有一或多種固態填充劑，諸如但不限於矽石、氧化鋁或氮化鋁。在其他實施例中，聚合物可為熱固性環氧樹脂、聚醯亞胺或聚胺基甲酸酯。在其他實施例中，聚合物可為熱塑性材料，諸如但不限於聚苯硫醚或液晶聚合物。
在一些實施例中，本文中描述的電子封裝可經組態以用於高電壓應用中，其中沿著囊封物之表面的洩漏路徑可組態以滿足可靠性及效能要求。在一些實施例中，基板可用作封裝基底，且可由諸如但不限於陶瓷或有機材料之高介電材料製成。在一個實施例中，基板可自氧化鋁製得，且在頂部及底表面上具有金屬化。諸如氧化鋁之高介電材料可用以在切換節點與接地之間達成所需的介電耐受電壓，同時保持基板相對薄。
在其他實施例中，基板可由諸如但不限於氮化鋁或氮化矽之相對較高熱導率材料製成，且可提供自一或多個電晶體至封裝附接至的電路板之有效熱路徑。
在一些實施例中，如本文所描述的電子封裝可具有5毫米乘6毫米之外部尺寸，而在其他實施例中，其可具有6毫米乘8毫米之外部尺寸及0.65毫米之端子間距。在另一實施例中，電子封裝可具有8毫米乘8毫米之外部尺寸，而其他實施例可具有其他合適的外部尺寸。
在一些實施例中，本文中描述為GaN基裝置可包括可包括矽、碳化矽、藍寶石、氮化鋁或其他材料之第一層。第二層安置於第一層上，且可包括氮化鎵或其他材料。第三層可安置於第二層上，且可包括其他III氮化物（諸如但不限於氮化鋁、氮化銦）之複合堆疊及III氮化物合金（諸如氮化鋁鎵及氮化銦鎵）。在一個實施例中，第三層為Al0.20Ga0.80N。在其他實施例中，可使用任何其他合適的合成半導體材料。 實例QFN製造過程
現在參考圖11，說明實例QFN製造過程1100。製造過程1100僅作為實例，且可使用其他電子封裝製造過程而不脫離本發明。
在一個實施例中，QFN製造過程可包括使用可包含導電部分之基板來形成一或多個半導體晶粒安裝及電耦接至的封裝基底。基板之若干部分可形成一或多個外部電連接，且介電囊封物可形成於基板之至少一頂表面上及一或多個半導體晶粒周圍，如在下文更詳細地論述。
現在參考圖11之步驟1105，提供具有適當爬電及間隙之封裝基底。在一些實施例中，封裝基底可為金屬引線框架。在一些實施例中，引線框架可包含銅，而在其他實施例中，可使用其他類型之金屬，包括合金。在其他實施例中，封裝基底可為具有一或多個電佈線層之印刷電路板。在其他實施例中，引線框架或印刷電路板可為較大面板的一部分，該較大面板可隨後單分成多個單一電子封裝。在一個實施例中，封裝基底的厚度可在50微米與1毫米之間。在其他實施例中，封裝基底的厚度可在100微米與750微米之間，而在另一實施例中，其厚度可在150微米與500微米之間。
在一些實施例中，封裝基底根據應用的需要而在不同電壓電位之襯墊之間配備有適當爬電及間隙距離。在一些實施例中，爬電及間隙距離可在0.5毫米與4毫米之間，而在其他實施例中，其可在1毫米與3毫米之間，且在其他實施例中可在2與3毫米之間。
現在參考圖11之步驟1110，提供一或多個半導體裝置。如上文所論述，在一些實施例中，該一或多個半導體裝置可為GaN基裝置及/或矽基裝置。在其他實施例中，一或多個GaN基裝置可具有由複數個汲極襯墊分開1毫米或更小之複數個源極襯墊。
現在參考圖11之步驟1115，將該一或多個半導體裝置安裝至封裝基底之頂表面。在一些實施例中，一或多個半導體裝置可具有焊接至封裝基底的金屬化背表面，而在其他實施例中，其可藉由可或可不導電之黏著劑膠合。在一些實施例中，一或多個晶粒可堆疊於附接至封裝基底的晶粒上。堆疊晶粒可「面向上」或「面向下」附接，其亦可稱為「倒裝晶片」。在一些實施例中，插入式基板可首先附接至晶粒附接襯墊，隨後將一或多個晶粒附接至插入式基板。在一個實施例中，插入式基板為絕緣金屬基板（IMS），其可包括陶瓷層之一或多個金屬化表面。
現在參考圖11之步驟1120，可添加電連接以將該一或多個半導體裝置電耦接至封裝基底及/或電耦接至彼此。在一個實施例中，可使用包含金、銀、銅或鋁之焊線。在另一實施例中，可使用其他互連方法，諸如金屬夾及其他導電物質。在具有倒裝晶片晶粒之其他實施例中，可使用焊球、柱、導電環氧樹脂或其他互連件。
現在參考圖11中之步驟1125，用囊封物材料囊封一或多個半導體裝置及封裝基底之至少一頂表面。囊封物材料之厚度自封裝基底之頂表面延伸至半導體封裝之頂表面，使得半導體裝置及電互連件之作用區域可被保護免受環境影響。在一些實施例中，囊封物材料可延伸至封裝基底中的凹部或凹痕特徵中，從而產生具有少數或不具有氣隙之實質上固態電子封裝。在一些實施例中，多於一個可稱為「面板」之半導體封裝可同時囊封。
在一些實施例中，囊封物材料可為基於介電聚合物之材料，且可具有一或多種固態填充劑，諸如但不限於矽石、氧化鋁或氮化鋁。在其他實施例中，聚合物可為熱固性環氧樹脂、聚醯亞胺或聚胺基甲酸酯。在其他實施例中，聚合物可為熱塑性材料，諸如但不限於聚苯硫醚或液晶聚合物。在一些實施例中，囊封物材料可利用轉移模製製程安置於封裝基底上。
現在參考圖11中之步驟1130，若以面板格式製造多於一個電子封裝，則單分該等封裝。在一些實施例中，可將其鋸切開，而在其他實施例中，可將其衝壓單分,且在其他實施例中,可對其進行雷射切割。
為簡單起見，在圖式中未展示電子電路100及封裝200（見圖1至圖3）之各種內部組件、內部電路系統及周邊電路系統。
在前述說明書中，已參考可根據不同實施而變化之大量特定細節而描述本發明之實施例。因此，應在說明性意義上而非限定性意義上看待說明書及圖式。本發明之範疇之唯一的及排他性的指示以及申請者意欲作為本發明的範疇之物為：以申請專利範圍發佈之特定形式而自本申請案發佈之此類申請專利範圍的集合之文字範疇及等效範疇，包括任何後續校正。可在不脫離本發明之實施例的精神及範疇的情況下以任何適合的方式組合特定實施例之特定細節。
另外，空間相對術語（諸如「底部」或「頂部」等）可用以描述如例如在圖中所說明的元件及/或特徵與另一（些）元件及/或特徵之關係。應理解，空間相對術語意欲涵蓋裝置在使用及/或操作中除圖中所描繪的定向以外的不同定向。舉例而言，若圖中之裝置翻轉，則描述為「底部」表面之元件可接著經定向為在其他元件或特徵「上方」。裝置可按其他方式定向（例如，旋轉90度或處於其他定向），且本文中使用之空間相對描述詞相應地進行解釋。
如本文中所使用，術語「及」、「或」及「一/或」可包括各種含義，該等含義亦預期至少部分地取決於使用此類術語的上下文。通常，「或」若用以關聯一清單（諸如，A、B或C），則意欲意謂A、B及C（此處以包括性意義使用），以及A、B或C（此處以排它性意義使用）。另外，如本文中所使用，術語「一或多個」可用於以單數形式描述任何特徵、結構或特性，或可用以描述特徵、結構或特性之某一組合。然而，應注意，此僅為說明性實例且所主張之主題不限於此實例。此外，術語「中之至少一者」若用以關聯清單（諸如，A、B或C），則可解釋為意謂A、B及/或C之任何組合（諸如，A、B、C、AB、AC、BC、AA、AAB、ABC、AABBCCC等）。
貫穿本說明書對「一個實例」、「實例」、「某些實例」或「例示性實施」之提及意謂結合特徵及/或實例描述之特定特徵、結構或特性可包括在所主張之主題之至少一個特徵及/或實例中。因此，片語「在一個實例中」、「實例」、「在某些實例中」或「在某些實施中」或其他相似片語在貫穿本說明書之各處的出現未必均指同一特徵、實例及/或限制。此外，特定特徵、結構或特性可組合在一或多個實例及/或特徵中。
100:半橋功率轉換電路 105:控制器 110:低側功率電晶體 115:高側功率電晶體 120:負載 125:電壓源 130:汲極 135:源極 140:汲極 145:切換節點 150:源極 155:低側控制閘極 160:低側電晶體驅動器 165:高側控制閘極 170:高側電晶體驅動器 180:接地 185:低側基板 190:高側基板 195:電流感測電阻器 200:電子封裝 205:封裝基底 210a:源極端子 210g:源極端子 215a:汲極端子 215i:汲極端子 220:I/O 225a:I/O端子 225g:I/O端子 225h:I/O端子 225n:I/O端子 227:齊納二極體結構 230:焊線 235:晶粒附接襯墊 250:囊封物 255:爬電間隔 305:電路板 310:頂層 315:底層 320:電絕緣層 325:晶粒附接襯墊部分 330:通孔 335:電流感測電阻器 340:延伸部 345:電流感測襯墊 375:源極端子部分 380:接地通孔 390:金屬圓筒 400:電子封裝裝置 405:電路板 410:電晶體 415:源極 420:晶粒附接襯墊 425:底層 430:電流感測電阻器 435:電阻器襯墊 440:頂層 445:晶粒附接襯墊部分 450:電絕緣層 455:接地通孔 505:電路板 510:主襯墊部分 515:頂層 520:通孔 525:底層 600:電流感測電路 605:主電晶體 610:偵測電晶體 615:偵測電阻器 620:高電壓啟動電路 622:高電壓空乏模式GaN基電晶體 624:汲極 626:高電壓電位 628:源極 630:輸出端子 632:控制電路 634:閘極端子 640:去飽和偵測電路 642:功率電晶體 644:切換節點 646:閘極控制邏輯電路 648:PWM節點 650:偵測節點 652:Vcc 654:電阻器 656:二極體 658:分壓器節點 660:比較器 662:Vref節點 664:電阻器 646:閘極控制邏輯電路 648:PWM節點 650:偵測節點 652:Vcc 654:電阻器 656:二極體 658:分壓器節點 660:比較器 662:Vref節點 664:電阻器 668:輸出 700:電子封裝 705:GaN基功率電晶體 710:矽基驅動器/控制裝置 715:晶粒附接襯墊 720:源極 725:汲極 730a:汲極端子 730d:汲極端子 730i:汲極端子 733a:I/O端子 735:閘極 740:焊線 745a:I/O端子 745g:I/O端子 745h:I/O端子 745n:I/O端子 745o:I/O端子 745u:I/O端子 755:I/O連接 760:電子封裝 765:功率控制器 770:啟動電晶體 775:電子封裝 780:GaN基功率電晶體 785:電子封裝 787:電子封裝 790:電子封裝 800:電子封裝 805:GaN基功率電晶體 815:矽基驅動器/控制裝置 820:焊線 825:端子 830:源極 835:晶粒附接襯墊 840:汲極 845:汲極端子 850:閘極 855:I/O連接 900:電子封裝 905:GaN基功率電晶體 910:齊納二極體 915:晶粒附接襯墊 920:焊線 1000:電子封裝 1002:高側功率電晶體 1004:低側功率電晶體 1005:高側GaN基電晶體 1006:切換節點 1008:輸入電壓 1014:低側驅動器電路 1015:低側GaN基電晶體晶粒 1016:低側矽基驅動器電路 1018:閘極電壓調節器電路 1020:矽基低側驅動器/控制晶粒 1022:閘極電壓調節器電路 1024:自舉電路 1025:高側晶粒附接襯墊 1030:矽基高側驅動器/控制晶粒 1032:自舉驅動器電路 1034:欠壓閉塞電路 1035:低側晶粒附接襯墊 1036:位準移位器電路 1038:欠壓閉塞電路 1040:汲極 1042:電壓參考電路 1044:電流感測放大器電路 1045:輸入功率端子 1046:溫度感測電路 1048:控制電路 1050:源極 1052:驅動器電路 1054:高側矽基驅動器電路 1055:汲極 1056:閘極電壓調節器電路 1058:閘極電壓調節器電路 1062:接收器電路 1063:位準移位輸出接點 1064:接收器電路 1065:焊線 1066:欠壓閉塞電路 1068:電壓參考電路 1070:接收器電路接點 1072:電流感測放大器電路 1074:溫度感測電路 1075:源極 1076:控制電路 1080:閘極 1100:QFN製造過程 1105:步驟 1110:步驟 1115:步驟 1120:步驟 1130:步驟
圖1為根據本發明之實施例的半橋式功率轉換電路之簡化示意圖；
圖2A為根據本發明之實施例的單開關電子封裝之內部的平面圖，其中囊封物被移除；
圖2B為圖2A中所說明的電子封裝之等角仰視圖；
圖3為圖1至圖2B中所說明的電子封裝之等角部分橫截面圖，該電子封裝附接至具有隨附外部電流感測電阻器之電路板；
圖4為電子裝置之等角部分橫截面圖；
圖5為圖1至圖3中所說明的電子封裝之等角部分橫截面圖，該電子封裝附接至電路板；
圖6A說明根據本發明之實施例的電流感測電路之簡化示意圖；
圖6B說明根據本發明之實施例的高電壓啟動電路之簡化示意圖；
圖6C說明根據本發明之實施例的去飽和檢測電路之簡化示意圖；
圖7A為根據本發明之實施例的電子封裝之透明平面圖，其中囊封物被移除，該封裝包括共同封裝之矽及GaN基單一開關；
圖7B為根據本發明之實施例的電子封裝之透明平面圖，其中囊封物被移除，該封裝包括整合之控制器與用於啟動的單獨高電壓裝置；
圖7C為根據本發明之實施例的電子封裝之透明平面圖，其中囊封物被移除，該封裝包括整合之控制器與GaN基高電壓啟動電路；
圖7D為根據本發明之實施例的電子封裝之透明平面圖，其中囊封物被移除，該封裝包括整合之控制器與矽基高電壓啟動電路；
圖7E為根據本發明之實施例的電子封裝之透明平面圖，其中囊封物被移除，該封裝包括GaN基電力裝置及包括GaN基驅動器/控制裝置之功能性中的一些或全部之矽基控制器；
圖7F為根據本發明之實施例的電子封裝之透明平面圖，其中囊封物被移除，該封裝包括具有電流感測電路的GaN基電力裝置及包括GaN基驅動器/控制裝置之功能性中的一些或全部之矽基控制器；
圖8為根據本發明之堆疊晶粒單開關實施例的電子封裝之透明平面圖，其中囊封物被移除；
圖9為根據本發明之具有內部齊納的單開關參考實施例之電子封裝的透明平面圖，其中囊封物被移除；
圖10A為根據本發明之半橋實施例的電子封裝之透明平面圖，其中囊封物被移除；
圖10B說明圖10A中所說明的電子封裝之簡化功能方塊圖；以及
圖11為根據本發明之實施例的製造電子封裝之方法。
110:低側功率電晶體
150:源極
200:電子封裝
210a:源極端子
210g:源極端子
215a:汲極端子
215i:汲極端子
225a:I/O端子
225g:I/O端子
225h:I/O端子
225n:I/O端子
235:晶粒附接襯墊
250:囊封物
305:電路板
310:頂層
315:底層
320:電絕緣層
325:晶粒附接襯墊部分
330:通孔
335:電流感測電阻器
340:延伸部
345:電流感測襯墊
375:源極端子部分
380:接地通孔
390:金屬圓筒

Claims (47)

  1. 一種電子裝置，其包含： 一引線框架，其包括一晶粒附接襯墊、一汲極端子、一源極端子及至少一個I/O端子，其中該晶粒附接襯墊、該汲極端子、該源極端子與該至少一個I/O端子彼此電隔離；以及 一氮化鎵（GaN）基裝置，其附接至該晶粒附接襯墊，且包括耦接至該汲極端子之一汲極、耦接至該源極端子之一源極及耦接至該至少一個I/O端子之一I/O。
  2. 如請求項1之電子裝置，其中該GaN基裝置之一基板電耦接至該晶粒附接襯墊。
  3. 如請求項2之電子裝置，其中該GaN基裝置之該基板經由該晶粒附接襯墊電耦接至一接地。
  4. 如請求項1之電子裝置，其中該GaN基裝置包括一功率場效電晶體（FET）及耦接至該功率FET之一下拉電晶體。
  5. 如請求項1之電子裝置，其中該GaN基裝置包括用於該GaN基裝置的一驅動器電路之至少一部分。
  6. 如請求項1之電子裝置，其中該至少一個I/O端子中之一者包括耦接至一驅動器電路以用於控制該GaN基裝置之操作的一數位輸入。
  7. 如請求項1之電子裝置，其中該至少一個I/O端子中之一者包括供應一電流之一比率輸出信號，該電流為流過該GaN基裝置的一電流之一固定比率。
  8. 如請求項7之電子裝置，其中該比率輸出信號係藉由與該GaN基裝置共同封裝的一矽基裝置產生。
  9. 如請求項7之電子裝置，其中該至少一個I/O端子經組態以耦接至一外部電流感測電阻器之一第一端子，且其中該晶粒附接襯墊經組態以耦接至該電流感測電阻器之一第二端子。
  10. 如請求項1之電子裝置，其中該汲極端子與該晶粒附接襯墊分開至少1毫米之一間隔。
  11. 如請求項1之電子裝置，其進一步包含附接至該晶粒附接襯墊且耦接至該GaN基裝置之一矽基裝置。
  12. 如請求項1之電子裝置，其進一步包含堆疊於該GaN基裝置之頂部上且電耦接至該GaN基裝置之一矽基裝置。
  13. 如請求項1之電子裝置，其進一步包含與該GaN基裝置共同封裝之一齊納二極體裝置。
  14. 如請求項13之電子裝置，其中該齊納二極體裝置之一擊穿電壓用作用於該電子裝置之一電壓調節器電路之一參考。
  15. 一種電子功率轉換組件，其包含： 一導電封裝基底，其包含一源極端子、一汲極端子、至少一個I/O端子及一晶粒附接襯墊，其中該源極端子與該晶粒附接襯墊電隔離； 一GaN基半導體晶粒，其緊固至該晶粒附接襯墊，且包括具有一源極及一汲極之一功率電晶體，其中該源極電耦接至該源極端子，且該汲極電耦接至該汲極端子； 將該源極電耦接至該源極端子之一或多個第一焊線及將該汲極電耦接至該汲極端子之一或多個第二焊線；以及 一囊封物，其形成於該GaN基半導體晶粒及該封裝基底之至少一頂表面上。
  16. 如請求項15之組件，其中該GaN基半導體晶粒之一基板電耦接至該晶粒附接襯墊。
  17. 如請求項15之組件，其進一步包含附接至且耦接至該GaN基半導體晶粒之一矽基裝置。
  18. 如請求項15之組件，其中該至少一個I/O端子中之一者包括耦接至一驅動器電路以用於控制該GaN基半導體晶粒之操作的一數位輸入。
  19. 如請求項15之組件，其中該至少一個I/O端子中之一者包括供應一電流之一比率輸出信號，該電流為流過該GaN基半導體晶粒的一電流之一固定比率。
  20. 如請求項15之組件，其進一步包含與該GaN基半導體晶粒共同封裝之一齊納二極體裝置。
  21. 一種電子裝置，其包含： 一導電封裝基底，其包括一高側晶粒附接襯墊、一低側晶粒附接襯墊及複數個I/O端子； 一低側氮化鎵（GaN）基晶粒，其附接至該低側晶粒附接襯墊，該低側GaN基晶粒包括一低側閘極、一低側汲極、一低側源極及一位準移位器電路； 一矽基晶粒，其包括用於接收一控制信號之一輸入及用於傳輸一閘極控制信號之一輸出； 一高側GaN基晶粒，其附接至該高側晶粒附接襯墊，該高側GaN基晶粒包括耦接至該低側汲極之一高側源極、耦接至該位準移位器電路之一高側閘極及耦接至該複數個I/O端子中之一或多者的一高側汲極；以及 一囊封物，其至少部分地囊封該封裝基底、該低側GaN基晶粒、該矽基晶粒及該高側GaN基晶粒。
  22. 如請求項21之電子裝置，其中該矽基晶粒之該輸出耦接至該低側閘極，且傳輸一低側閘極控制信號。
  23. 如請求項21之電子裝置，其中該矽基晶粒包括一接收器電路，該接收器電路經組態以在該輸入處接收來自該位準移位器電路之該控制信號且作為回應而將該閘極控制信號傳輸至一高側閘極驅動器電路，其中該高側閘極驅動器電路耦接至該高側閘極。
  24. 如請求項21之電子裝置，其中該矽基晶粒包括一閘極電壓調節器電路，該閘極電壓調節器電路電耦接至安置於該低側GaN基晶粒上之一低側閘極驅動器電路。
  25. 如請求項21之電子裝置，其中該矽基晶粒包括一閘極電壓調節器電路，該閘極電壓調節器電路電耦接至安置於該高側GaN基晶粒上之一高側閘極驅動器電路。
  26. 如請求項21之電子裝置，其中該矽基晶粒包括接收且放大一所感測電流信號之一電流感測放大器電路。
  27. 如請求項26之電子裝置，其中該所感測電流信號係自該低側GaN基晶粒接收，且與流過該低側GaN基晶粒之一電流成比例。
  28. 如請求項26之電子裝置，其中該所感測電流信號係自定位於該電子裝置外部之一電流感測裝置接收。
  29. 如請求項21之電子裝置，其中該低側GaN基晶粒包括電耦接至該低側汲極之一一體形成之二極體連接電晶體。
  30. 如請求項29之電子裝置，其中該二極體連接電晶體電耦接至安置於該矽基晶粒上之一比較器電路，且其中該比較器電路回應於該低側汲極處之一電壓超過一臨限電壓而將一斷開信號傳輸至該低側閘極。
  31. 如請求項21之電子裝置，其中該低側GaN基晶粒包括一一體形成之空乏模式電晶體，該空乏模式電晶體具有耦接至一電壓源之一汲極端子及耦接至一控制電路之一源極端子，且其中該空乏模式電晶體經組態以提供用於該控制電路之啟動電力。
  32. 如請求項21之電子裝置，其中該矽基晶粒為一低側矽基晶粒，且該電子裝置包括一高側矽基晶粒。
  33. 如請求項32之電子裝置，其中該高側GaN基晶粒包括電耦接至該高側汲極之一一體形成之二極體連接電晶體。
  34. 如請求項33之電子裝置，其中該二極體連接電晶體電耦接至安置於該高側矽基晶粒上之一比較器電路，且其中該比較器電路回應於該高側源極處之一電壓超過一臨限電壓而將一斷開信號傳輸至該高側閘極。
  35. 如請求項32之電子裝置，其中該低側矽基晶粒及該高側矽基晶粒為低電壓裝置，且其中高電壓功能在該低側GaN基晶粒或該高側GaN基晶粒中的至少一者中執行。
  36. 如請求項32之電子裝置，其中該低側矽基晶粒包括感測該低側GaN基晶粒之一溫度的一溫度感測器。
  37. 如請求項32之電子裝置，其中該高側矽基晶粒包括一接收器電路，該接收器電路經組態以自該位準移位器電路接收一信號且作為回應而操作一高側閘極驅動器電路。
  38. 如請求項32之電子裝置，其中該高側矽基晶粒包括一欠壓閉塞電路，該欠壓閉塞電路回應於偵測到低於一臨限電壓之一輸入電壓而停用該高側閘極。
  39. 如請求項32之電子裝置，其中該高側矽基晶粒以一堆疊組態附接至該高側GaN基晶粒之一頂表面。
  40. 如請求項21之電子裝置，其中該矽基晶粒包括一超溫偵測電路，該超溫偵測電路限制該低側GaN基晶粒或該高側GaN基晶粒中的至少一者之一溫度。
  41. 如請求項21之電子裝置，其中該高側GaN基晶粒包括一接收器電路，該接收器電路經組態以自該位準移位器電路接收一信號且作為回應而操作一高側閘極驅動器電路。
  42. 如請求項21之電子裝置，其中該矽基晶粒以一堆疊組態附接至該低側GaN基晶粒之一頂表面。
  43. 如請求項21之電子裝置，其中該低側GaN基晶粒包括一自舉驅動器電路之至少一部分。
  44. 如請求項21之電子裝置，其中該低側GaN基晶粒包括一欠壓閉塞電路，該欠壓閉塞電路回應於偵測到低於一臨限電壓之一輸入電壓而停用該位準移位器電路。
  45. 如請求項21之電子裝置，其中該高側GaN基晶粒包括一欠壓閉塞電路，該欠壓閉塞電路回應於偵測到低於一臨限電壓之一輸入電壓而停用該高側閘極。
  46. 如請求項21之電子裝置，其中該高側源極經由該高側晶粒附接襯墊耦接至該低側汲極。
  47. 如請求項21之電子裝置，其經組態以作為一半橋功率轉換器而操作，其中該高側汲極耦接至一外部電源之一輸入電壓，該低側源極耦接至一接地，且該高側晶粒附接襯墊形成該半橋功率轉換器之一切換節點。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
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Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20230187394A1 (en) * 2021-12-14 2023-06-15 Motor Semiconductor Co., Ltd. Half-bridge circuit package structure

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101058991B1 (ko) 2006-10-02 2011-08-23 가부시끼가이샤 도시바 반도체 장치
JP5127721B2 (ja) 2006-11-02 2013-01-23 株式会社東芝 半導体装置
US9091143B2 (en) * 2010-04-23 2015-07-28 Bench Tree Group LLC Electromechanical actuator apparatus and method for down-hole tools
US9659845B2 (en) 2010-12-13 2017-05-23 Infineon Technologies Americas Corp. Power quad flat no-lead (PQFN) package in a single shunt inverter circuit
US9524957B2 (en) 2011-08-17 2016-12-20 Intersil Americas LLC Back-to-back stacked dies
US9214415B2 (en) 2013-04-11 2015-12-15 Texas Instruments Incorporated Integrating multi-output power converters having vertically stacked semiconductor chips
CN104716128B (zh) 2013-12-16 2019-11-22 台达电子企业管理（上海）有限公司 功率模块、电源变换器以及功率模块的制造方法
US10355475B2 (en) 2014-08-15 2019-07-16 Navitas Semiconductor, Inc. GaN overvoltage protection circuit
US10109584B2 (en) 2014-09-02 2018-10-23 Qualcomm Incorporated Patterned grounds and methods of forming the same
US9640471B2 (en) 2015-02-24 2017-05-02 Navitas Semiconductor Inc. Leadless electronic packages for GaN devices
US9966462B2 (en) 2016-07-12 2018-05-08 Semiconductor Components Industries Llc Guard rings for cascode gallium nitride devices
US10199356B2 (en) 2017-02-24 2019-02-05 Micron Technology, Inc. Semiconductor device assembles with electrically functional heat transfer structures
EP3480945A1 (en) 2017-11-06 2019-05-08 NXP USA, Inc. Multiple-stage power amplifiers implemented with multiple semiconductor technologies

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI860217B (zh) * 2023-12-22 2024-10-21 信通交通器材股份有限公司 功率模組結構、半橋開關裝置、馬達三相開關裝置及全橋開關裝置

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