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TW202211504A - 記憶元件 - Google Patents

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TW202211504A TW109146424A TW109146424A TW202211504A TW 202211504 A TW202211504 A TW 202211504A TW 109146424 A TW109146424 A TW 109146424A TW 109146424 A TW109146424 A TW 109146424A TW 202211504 A TW202211504 A TW 202211504A
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Abstract

一種記憶元件包括：電阻切換層、導電柱、阻障層、字元線、多個電阻層以及多條位元線。電阻切換層呈杯狀且具有內表面以定義出開口。導電柱配置在開口中。阻障層配置在電阻切換層與導電柱之間。字元線與導電柱電性連接。多個電阻層分別分布在電阻切換層的外表面。多條位元線分別與多個電阻層電性連接。

Description

記憶元件
本發明是有關於一種記憶元件。
近來，電阻式隨機存取記憶體（Resistive Random Access Memory，RRAM）因其簡易的交錯式（crossbar）陣列架構以及低溫製程等優勢，已廣泛地應用在非揮發性記憶體的技術領域。由於交錯式電阻式隨機存取記憶體是基於電阻切換元件（亦即1R）的概念來設計，因此，相較於1電晶體1電阻器（1-transistor-1-resistor，1T1R）或是1選擇器1電阻器（1-selector-1-resistor，1S1R）的架構，交錯式（crossbar）電阻式隨機存取記憶體的架構理論上不僅具有小的晶胞尺寸（cell size），還具有較低的操作電壓。也就是說，交錯式的電阻式隨機存取記憶體可具有高的積集密度（integration density）並可有效地降低操作電壓。
然而，交錯式電阻式隨機存取記憶體仍存在部分問題，例如在記憶體操作時會產生潛行電流（sneak current）、驟回（snapback）現象等問題。
本發明提供一種記憶元件，其將具有特定電阻值的電阻層配置在位元線與電阻切換層之間，以解決驟回（snapback）現象（通過電阻切換層將位元線短接到相交線）的問題，此時電阻切換層從初始的絕緣層轉變為較小電阻的切換層。
本發明提供一種記憶元件包括：電阻切換層、導電柱、阻障層、字元線、多個電阻層以及多條位元線。電阻切換層呈杯狀且具有內表面以定義出開口。導電柱配置在開口中。阻障層配置在電阻切換層與導電柱之間。字元線與導電柱電性連接。多個電阻層分別分布在電阻切換層的外表面。多條位元線分別與多個電阻層電性連接。
圖1是理論上交錯式電阻式隨機存取記憶元件的形成狀態示意圖。圖2是本發明實施例的一種交錯式電阻式隨機存取記憶元件的形成狀態示意圖。
請參照圖1，當記憶胞M1被選定以進行形成操作時，對第一位元線BL1施加1單位形成電壓（1 Vf），並對第二位元線BL2、第一字元線WL1以及第二字元線WL2施加0電壓（例如接地）。在此情況下，記憶胞M1被導通而產生驟回（snapback）現象，其為相交的第一位元線BL1與第一字元線WL1之間的突然的且明顯的電壓降（voltage drop）。此現象將第一字元線WL1的電壓拉至與第一位元線BL1的電壓相同，這反過來導致記憶胞M2因相反極性的電壓（1 Vf）而受到不當干擾或切換。
本發明實施例提供一種交錯式電阻式隨機存取記憶元件10包括記憶體陣列。所述記憶體陣列包括：第一位元線BL1、第二位元線BL2、第一字元線WL1、第二字元線WL2、多個記憶胞M1、M2、M3、M4以及多個接觸電阻Rc1、Rc2、Rc3、Rc4。具體來說，記憶胞M1、M2、M3、M4分別位於第一位元線BL1、第二位元線BL2與第一字元線WL1、第二字元線WL2的交疊處。接觸電阻Rc1、Rc2、Rc3、Rc4分別位於記憶胞M1、M2、M3、M4與第一位元線BL1、第二位元線BL2之間。當記憶胞M1被選定以進行形成操作時，對第一位元線BL1施加1單位形成電壓（1 Vf），並對第二位元線BL2、第一字元線WL1以及第二字元線WL2施加0電壓（例如接地）。在此情況下，記憶胞M1被導通，幾乎所有電壓會負載到接觸電阻Rc1上，而不會轉移到第一字元線WL1，進而解決了因驟回而可能對記憶胞M2造成干擾的問題。
圖3A至圖3I是本發明第一實施例的一種記憶元件的製造流程的立體示意圖。以下實施例中所述的記憶元件可以是交錯式電阻式隨機存取記憶元件，但本發明不以此為限。
請參照圖3A，首先，提供基底102。在一實施例中，基底102包括半導體基底，例如是矽基底。接著，在基底102上形成導體層104。在一實施例中，導體層104的形成方法包括：形成導體材料層，接著圖案化所述導體材料層，以形成暴露出基底102的開口103。在本實施例中，如圖3A所示，導體層104可以是H字型，但本發明不以此為限。在一實施例中，導體層104的材料包括Ta、Ti、W、Al或其組合。導體層104的厚度104t可介於20 nm至50 nm之間。
請參照圖3B，於導體層104上形成介電層106。介電層106填入開口103中，且延伸覆蓋介電層106的頂面。在一實施例中，介電層106的形成方法包括：形成介電材料層，接著平坦化所述介電材料層。介電層106的材料可包括氧化矽、氮化矽、氮氧化矽或其組合。導體層104上的介電層106的厚度106t可介於10 nm至50 nm之間。在替代實施例中，亦可選擇性地圖案化介電層106，以增加記憶元件的設計彈性。
請參照圖3C，於介電層106上形成導體層108。在一實施例中，導體層108的形成方法包括：形成導體材料層，接著圖案化所述導體材料層，以形成暴露出介電層106的開口107。在本實施例中，如圖3C所示，導體層108可以是H字型，並對應於導體層104的圖案。在一實施例中，導體層108的材料包括Ta、Ti、W、Al或其組合。導體層108的厚度108t可介於20 nm至50 nm之間。
接著，將介電層110填入開口107中，接著進行平坦化製程（例如CMP製程），以使介電層110的頂面與導體層108的頂面共平面。在一實施例中，介電層110的材料可包括氧化矽、氮化矽、氮氧化矽或其組合。介電層110的厚度110t可介於10 nm至30 nm之間。
請參照圖3C與圖3D，於導體層108與介電層110上形成罩幕圖案112。接著，以罩幕圖案112為罩幕，移除部分介電層110、部分導體層108、部分介電層106以及部分導體層104，進而形成溝渠114。溝渠114暴露出基底102的頂面。
請參照圖3D與圖3E，在移除罩幕圖案112之後，於導體層108上形成另一罩幕圖案116。罩幕圖案116具有開口118。開口118暴露出溝渠114、介電層110的頂面以及突出在介電層106、110之間的導體層108、104。接著，以罩幕圖案116為罩幕，進行蝕刻製程，以移除突出在介電層106、110之間的導體層108、104，進而形成空隙120。在一實施例中，蝕刻製程包括濕式蝕刻製程或是等向性蝕刻製程。
請參照圖3E與圖3F，在移除罩幕圖案116之後，於空隙120中形成電阻材料122，以使電阻材料122填滿空隙120並延伸覆蓋溝渠114的側壁。在一實施例中，電阻材料122包括高電阻值材料，例如是TaN、TiN或其組合，電阻材料122的形成方法包括原子層沉積法（ALD）、化學氣相沉積法（CVD）或其組合。
請參照圖3F與圖3G，於導體層108與介電層110上形成罩幕圖案124。接著，以罩幕圖案124為罩幕，移除外露於溝渠114的部分電阻材料122。在此情況下，剩餘的電阻材料122夾置在介電層106、110之間，以下稱為電阻層126。
請參照圖3G與圖3H，在移除罩幕圖案124之後，於溝渠114中形成介電層128。在一實施例中，介電層128的材料可包括氧化矽、氮化矽、氮氧化矽或其組合。在本實施例中，介電層128、110、106具有相同介電材料，例如氧化矽。
請參照圖3H與圖3I，於相鄰兩個電阻層126之間的介電層128中形成記憶體結構130，由此完成本發明第一實施例的記憶元件100。具體來說，記憶體結構130包括導電柱132、阻障層134以及電阻切換層136。在一實施例中，記憶體結構130的形成方法包括：於介電層128中形成開口131，其中開口131暴露出基底102的頂面；於開口131中共形地形成電阻切換層136；於電阻切換層136上共形地形成阻障層134；以及於阻障層134上形成導電柱132。由圖4B可知，電阻切換層136呈杯狀，且具有內表面136s1以定義出開口135。導電柱132配置在開口135中。阻障層134亦呈杯狀且配置在電阻切換層136與導電柱132之間。在一實施例中，導電柱132的材料包括Ti、Ta或其組合；阻障層134的材料包括Al2 O3 、TiOx 或其組合；而電阻切換層136的材料包括HfO2 、ZrO2 、Ta2 O5 、TiO2 或其組合。
請參照圖4A與圖4B，電阻層126分別分布在電阻切換層136的外表面136s2上。在一實施例中，電阻層126的長度126l為10 nm至100 nm。導體層104、108呈條狀，且分別與電阻層126連接。在本實施例中，條狀的導體層104、108可統稱為位元線BL。另外，導電柱132亦可與字元線WL電性連接。於此，與每一個電阻層126連接的部分記憶體結構130可視為一個記憶胞MC。如圖4A所示，此記憶體結構130分別與4個電阻層126連接，由此形成4個記憶胞MC。
在一實施例中，電阻層126的電阻值大於導電柱132的電阻值，大於位元線BL的電阻值且大於字元線WL的電阻值。在此情況下，電阻層126可用以當作接觸電阻（如圖2所示），以在記憶胞MC導通時保持電壓，以避免因驟回所導致的損壞。在一些實施例中，電阻層126的電阻值可以下列式子來表示： Rc/Rp ≧ (Vf-Vr)/Vr = Vf/Vr-1， 其中Rc為電阻層126的電阻值，Rp為周邊電路20（如圖2所示）的電阻值，Vr為重置電壓，而Vf為形成電壓。這是為了確保電阻層126的電阻值Rc（而不是Rp）會因驟回而占用大部分的電壓。
舉例來說，電阻層126的電阻值為1千歐姆（Kohm）至3 Kohm；而電阻切換層136的電阻值為5 Kohm至100 Kohm。在一些實施例中，電阻切換層136的電阻值與電阻層126的電阻值的比值約為2至100。
圖5是本發明第二實施例的一種記憶元件的立體示意圖。
請參照圖5，本發明第二實施例的記憶元件200與本發明第一實施例的記憶元件100相似，其主要差異之處在於：記憶元件200具有記憶體陣列。所述記憶體陣列包括4個記憶體結構130a、130b、130c、130d。記憶體結構130a、130b、130c、130d分別通過電阻層126與條狀的導體層104、108（又稱為位元線BL）電性連接。
圖6A至圖6C是本發明第三實施例的一種記憶元件的製造流程的立體示意圖。
具體來說，如圖6A所示，於基底102上依序形成導體層204、介電層206以及導體層208。在本實施例中，導體層204、介電層206以及導體層208皆為H字型，其形成方法包括：形成由一導體材料層、介電材料層以及另一導體材料層所構成的堆疊層結構，接著圖案化所述堆疊層結構，以形成暴露出基底102的開口203。
請參照圖6B，將填充材料210回填至開口203中。在圖6C，導體層204、208的凸出部分被等向性蝕刻所蝕刻以形成狹縫214，而導體層208的線形部分被罩幕圖案212所覆蓋。在移除罩幕圖案212之後，如圖6D所示，於導體層108上形成另一罩幕圖案216。罩幕圖案216具有開口218。開口218暴露出狹縫214、介電層210的頂面以及導體層208、204的突出部分。接著，以罩幕圖案216為罩幕，進行蝕刻製程，以移除導體層208、204的突出部分，進而形成空隙220。在移除罩幕圖案216之後，如圖6E所示，於空隙220中形成電阻材料222，以使電阻材料222填滿空隙220並延伸覆蓋狹縫214的側壁。之後，如圖6F所示，於導體層208與介電層210上形成罩幕圖案224。接著，以罩幕圖案224為罩幕，移除外露於狹縫214的部分電阻材料222。在此情況下，剩餘的電阻材料222夾置在介電層206、210之間，以下稱為電阻層226。在移除罩幕圖案224之後，如圖6G所示，於狹縫214中形成介電層228。接著，於相鄰兩個電阻層226之間的介電層228中形成記憶體結構130，由此完成本發明第三實施例的記憶元件300，如圖6H所示。
圖7A本發明第四實施例的一種記憶元件的立體示意圖。圖7B是圖7A的上視示意圖。以下實施例中所述的記憶體結構可以是圖4A所示的記憶體結構130，但本發明不以此為限。
請參照圖7A，本發明第四實施例的記憶元件400包括選擇電晶體410、記憶體結構130、多個電阻層126以及多條位元線BL。具體來說，記憶體結構130包括導電柱132、阻障層134以及電阻切換層136。電阻切換層136呈杯狀且具有內表面以定義出開口。導電柱132配置在所述開口中。阻障層134配置在電阻切換層136與導電柱132之間。選擇電晶體410配置在導電柱132的上方。但本發明不以此為限，在其他實施例中，選擇電晶體410亦可配置在導電柱132的下方。在一些實施例中，選擇電晶體410可以是金屬氧化物半導體場效電晶體（MOSFET），其包括閘極、源極以及汲極。選擇電晶體410的閘極電性連接至字元線WL，而字元線WL可沿著Y方向延伸。選擇電晶體410的源極電性連接至源極線SL，而源極線SL可沿著X方向延伸。選擇電晶體410的汲極可電性連接至導電柱132。電阻層126分別分布在電阻切換層136的外表面上。多條位元線BL包括第一位元線（奇數位元線）BL1與第二位元線（偶數位元線）BL2。如圖7A所示，第一位元線BL1包括沿著記憶體結構130垂直排列的子位元線BL1a、BL1b，其在記憶體結構130的第一側S1處與一些電阻層126a1、126a2連接。在一些實施例中，子位元線BL1a、BL1b可彼此電性連接。第二位元線BL2包括沿著記憶體結構130垂直排列的子位元線BL2a、BL2b，其在記憶體結構130的第二側S2與另一些電阻層126b1、126b2連接。在一些實施例中，子位元線BL2a、BL2b可彼此電性連接。
請參照圖7B，記憶元件400可包括多個記憶體結構130、多條位元線BL、多個選擇電晶體410、多條源極線SL以及多條字元線WL。多個記憶體結構130排列成陣列。多條位元線BL包括多個奇數位元線BL1、BL3、BL5以及偶數位元線BL2、BL4。奇數位元線BL1、BL3、BL5分別配置在記憶體結構130的第一側S1，而偶數位元線BL2、BL4則是分別配置在記憶體結構130的相對第一側S1的第二側S2。在一些實施例中，奇數位元線BL1、BL3、BL5彼此電性連接。在替代實施例中，偶數位元線BL2、BL4彼此電性連接。多個選擇電晶體410分別配置在記憶體結構130的上方，且其汲極與對應的導電柱132電性連接。多個選擇電晶體410的源極分別電性連接至包括源極線SL0、SL1、SL2、SL3的多條源極線SL。在一些實施例中，源極線SL0、SL1、SL2、SL3沿著X方向延伸，並沿著Y方向排列。多個選擇電晶體410的閘極分別電性連接至包括字元線WL0、WL1、WL2、WL3的多條字元線WL。在一些實施例中，字元線WL0、WL1、WL2、WL3沿著Y方向延伸，並沿著X方向排列。
圖8是圖7A的記憶元件的操作示意圖。
請參照圖8，在一實施例中，當記憶胞M1被選定以進行重置（reset）操作時，對字元線WL施加閘極電壓（Vg），對源極線SL施加重置電壓（Vr），對位元線BL1a施加0電壓，並對其他位元線BL1b、BL2a、BL2b施加開路電壓（open circuit voltage）。在穿過3個未選定的記憶胞（例如是）M2、M3、M4所累積的電阻可最小化潛行電流或非預期的記憶胞干擾現象。在本實施例中，此累積電阻為三個接觸電阻加上相應的串聯的電阻切換層的總和電阻。此總和電阻大約是選定的記憶胞M1的接觸電阻Rc1的5~6倍電阻值。
另一方面，當記憶胞M1被選定以進行設定（set）操作時，對字元線WL施加閘極電壓（Vg），對源極線SL施加0電壓，對位元線BL1a施加設定電壓（Vs），並對其他位元線BL1b、BL2a、BL2b施加開路電壓。在此情況下，記憶胞M1被選定以進行設定操作，而相鄰記憶胞M2、M3、M4則可降低潛行電流或非預期的記憶胞干擾現象。
另外，當沿著記憶體結構130的記憶胞M1、M2、M3、M4皆未被選定以進行操作時，則對字元線WL施加0電壓，以關閉選擇電晶體410。
此外，在用於形成的大偏壓情況下，電晶體可能會遭受電流的非線性增加。本實施例之接觸電阻可減輕這種非線性帶來的不利影響。
綜上所述，本發明將具有適當電阻值的接觸電阻配置在位元線與記憶胞之間，以解決在進行形成操作時所產生的驟回現象而導致周邊電路損壞的問題，進而提升記憶元件的可靠度。另外，本發明提供一種記憶元件的設定操作與重置操作以降低潛行電流，進而避免干擾記憶元件的操作或判讀。
10、10a:交錯式電阻式隨機存取記憶元件 20:周邊電路 100、200、300、400:記憶元件 102:基底 103、107、118、131、135、203、218:開口 104、108、204、208:導體層 104t、106t、108t、110t:厚度 106、110、128、206、210、228:介電層 112、116、124、212、216、224:罩幕圖案 114:溝渠 120、220:空隙 122、222:電阻材料 126、126a1、126a2、126b1、126b2、226:電阻層 126l:長度 130、130a、130b、130c、130d:記憶體結構 132:導電柱 134:阻障層 136:電阻切換層 136s1:內表面 136s2:外表面 214:狹縫 410:選擇電晶體 BL、BL1、BL1a、BL1b、BL2、BL2a、BL2b、BL3、BL4、BL5:位元線 M1、M2、M3、M4、MC:記憶胞 Rc1、Rc2、Rc3、Rc4:接觸電阻 S1:第一側 S2:第二側 WL、WL0、WL1、WL2、WL3:字元線 SL、SL0、SL1、SL2、SL3:源極線 X、Y:方向
圖1是理論上交錯式電阻式隨機存取記憶元件的形成狀態示意圖。 圖2是本發明實施例的一種交錯式電阻式隨機存取記憶元件的形成狀態示意圖。 圖3A至圖3I是本發明第一實施例的一種記憶元件的製造流程的立體示意圖。 圖4A是圖3I的記憶胞的立體示意圖。 圖4B是圖4A的記憶胞的剖面示意圖。 圖5是本發明第二實施例的一種記憶元件的立體示意圖。 圖6A至圖6H是本發明第三實施例的一種記憶元件的製造流程的立體示意圖。 圖7A是本發明第四實施例的一種記憶元件的立體示意圖。 圖7B是圖7A的上視示意圖。 圖8是圖7A的記憶元件的操作示意圖。
104、108:導體層
126:電阻層
1261:長度
130:記憶體結構
132:導電柱
134:阻障層
136:電阻切換層
136s2:外表面
BL:位元線
MC:記憶胞
WL:字元線

Claims (10)

  1. 一種記憶元件，包括： 電阻切換層，呈杯狀且具有內表面以定義出開口； 導電柱，配置在所述開口中； 阻障層，配置在所述電阻切換層與所述導電柱之間； 字元線，與所述導電柱電性連接； 多個電阻層，分別分布在所述電阻切換層的外表面；以及 多條位元線，分別與所述多個電阻層電性連接。
  2. 如請求項1所述的記憶元件，其中所述多個電阻層的電阻值為1千歐姆至3千歐姆。
  3. 如請求項1所述的記憶元件，其中所述多個電阻層的電阻值大於所述導電柱的電阻值，大於所述字元線的電阻值，且大於所述多條位元線的電阻值。
  4. 如請求項1所述的記憶元件，其中所述電阻切換層的電阻值與所述多個電阻層的電阻值的比值為2至100。
  5. 如請求項1所述的記憶元件，其中所述多個電阻層的長度為10奈米至100奈米。
  6. 如請求項1所述的記憶元件，其中所述多個電阻層的材料包括TaN、TiN或其組合。
  7. 如請求項1所述的記憶元件，其中所述阻障層共形地配置在所述開口中以呈杯狀結構，且所述阻障層的材料包括Al2 O3 、TiOx 或其組合。
  8. 如請求項1所述的記憶元件，其中所述導電柱的材料包括Ti、Ta、W、Al或其組合。
  9. 如請求項1所述的記憶元件，其中所述電阻切換層的材料包括HfO2 、ZrO2 、Ta2 O5 、TiO2 或其組合。
  10. 一種記憶元件，包括： 電阻切換層，呈杯狀且具有內表面以定義出開口； 導電柱，配置在所述開口中； 阻障層，配置在所述電阻切換層與所述導電柱之間； 選擇電晶體，電性連接至所述導電柱； 多個電阻層，分別分布在所述電阻切換層的外表面；以及 多條位元線，包括多條奇數位元線與多條偶數位元線，其中所述多條奇數位元線彼此電性連接且在所述導電柱的第一側處與相應的電阻層連接，所述多條偶數位元線彼此電性連接且在所述導電柱的相對於所述第一側的第二側處與另外相應的電阻層連接。
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