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TW202211316A - 半導體結構及其形成方法 - Google Patents

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TW202211316A TW109131090A TW109131090A TW202211316A TW 202211316 A TW202211316 A TW 202211316A TW 109131090 A TW109131090 A TW 109131090A TW 109131090 A TW109131090 A TW 109131090A TW 202211316 A TW202211316 A TW 202211316A
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陳曠舉
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Abstract

半導體結構的形成方法包含：形成凹槽在基板上。凹槽具有側表面與底表面。形成第一介電層於凹槽的側表面與底表面、以及基板上，以使第一介電層具有溝槽。填充第一導電材料於溝槽中。回蝕第一導電材料，以形成第一導電層並暴露位於凹槽的側表面上的第一介電層的一部分。蝕刻第一介電層，使得位於凹槽的側表面上的第一介電層的上述部分具有沿著遠離凹槽的底表面的方向變小的寬度。填充第二導電材料於溝槽中，以形成在第一導電層上的第二導電層。

Description

半導體結構及其形成方法
本揭露係關於一種半導體結構及其形成方法，特別是關於一種能夠減少導電層中的缺陷之半導體結構及其形成方法。
近年來，因為遮蔽閘極溝槽式(shielded gate trench，SGT)MOSFET具有較低的導通電阻(Rds_on )，而能顯著減少功率消耗的優點，所以SGT-MOSFET被廣泛應用與研究，並成為高頻低壓功率元件的主流。
而在SGT-MOSFET中，經常依據使用者的需求而選擇不同的導電材料作為不同電極來配置。一般而言，常見的電極材料包含金屬、多晶矽、導電金屬氧化物等。然而，由於SGT-MOSFET中具有溝槽結構，因此填充電極材料時會受到溝槽結構本身的形狀、溝槽的深寬比、及/或電極材料的種類所致的缺陷，影響被形成的電極的電性特徵。進一步來說，甚至會影響整體SGT-MOSFET的電性特徵及可靠性。
因此，雖然現存的半導體結構及其形成方法已逐步滿足它們既定的用途，但它們仍未在各方面皆徹底的符合要求。因此，關於進一步加工後可做為SGT-MOSFET之半導體結構及其形成方法仍有一些問題需要克服。
鑒於上述問題，本揭露藉由回蝕(etch back)導電材料；蝕刻介電層的一部分；以及再次填入導電材料的至少兩階段式形成製程，減少或避免產生在被形成的導電結構中的缺陷，來獲得具有更優良的電性特徵及可靠性的半導體結構。
根據一些實施例，提供半導體結構的形成方法。形成凹槽在基板上。凹槽具有側表面與底表面。形成第一介電層於凹槽的側表面與底表面、以及基板上，以使第一介電層具有溝槽。填填充第一導電材料於溝槽中。回蝕第一導電材料，以形成第一導電層並暴露位於凹槽的側表面上的第一介電層的一部分。蝕刻第一介電層，使得位於凹槽的側表面上的第一介電層的上述部分具有沿著遠離凹槽的底表面的方向變小的寬度。填充第二導電材料於溝槽中，以形成在第一導電層上的第二導電層。
根據一些實施例，提供半導體結構。半導體結構包含基板、第一介電層、遮蔽電極、第二介電層、閘極電極、以及源極電極。基板具有凹槽。凹槽包含第一凹槽及第二凹槽。第一介電層設置於第一凹槽的側表面及底表面上、以及第二凹槽的側表面及底表面上，且具有對應於第一凹槽的第一溝槽、以及對應於第二凹槽的第二溝槽。遮蔽電極設置於第一溝槽中。第二介電層設置於第一溝槽中且於遮蔽電極上。閘極電極設置於第一溝槽中且於第二介電層上。源極電極設置於第二溝槽中。其中，位於第二凹槽的側表面上的第一介電層的一部分具有沿著遠離第二凹槽的底表面的方向變小的寬度。
本揭露的半導體結構可應用於多種類型的半導體裝置，為讓本揭露之特徵和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下。
以下揭露提供了很多不同的實施例或範例，用於實施所提供的半導體結構之不同元件。各元件和其配置的具體範例描述如下，以簡化本揭露實施例。當然，這些僅僅是範例，並非用以限定本揭露。舉例而言，敘述中若提及第一元件形成在第二元件之上，可能包含第一和第二元件直接接觸的實施例，也可能包含額外的元件形成在第一和第二元件之間，使得它們不直接接觸的實施例。此外，本揭露實施例可能在不同的範例中重複參考數字及/或字母。如此重複是為了簡明和清楚，而非用以表示所討論的不同實施例及/或形態之間的關係。
在不同圖式及說明的實施例中，相同或相似的元件符號被用來標明相同或相似的元件。可以理解的是，在方法的前、中、後可以提供額外的操作，且一些敘述的操作可為了該方法的其他實施例被取代或刪除。
第1至9圖是根據本揭露的一些實施例，說明在各個階段形成半導體結構1的剖面示意圖。
參照第1圖，提供半導體結構的基板100，且設置圖案化硬遮罩101於基板100上。基板100可為晶圓，例如為矽晶圓。基板100可為塊材(bulk)半導體、或絕緣上覆半導體(semiconductor-on-insulation，SOI)基板。一般而言，絕緣上覆半導體基板包含形成在絕緣層上的一層半導體材料。絕緣層可例如為埋置氧化(buried oxide，BOX)層、氧化矽層或類似的材料，其提供絕緣層在矽或玻璃基板上。其他的基板種類則包含例如為多重層或梯度(gradient)基板。
基板100可為元素半導體，其包含矽(silicon)、鍺(germanium)；基板100亦可為化合物半導體，其包含：舉例而言，碳化矽(silicon carbide)、砷化鎵(gallium arsenide)、磷化鎵(gallium phosphide)、磷化銦(indium phosphide)、砷化銦(indium arsenide)及/或銻化銦(indium antimonide)，但不限於此；基板100亦可為合金半導體，其包含：舉例而言，SiGe、GaAsP、AlInAs、AlGaAs、GaInAs、GaInP及/或GaInAsP或其任意組合，但不限於此。
基板100可選擇性地包含磊晶層(未顯示)及/或半導體層(未顯示)。或者，半導體層可於後續製程中以離子佈植的方式形成。磊晶層可包含矽、鍺、矽與鍺、III-V族化合物或上述之組合。上述磊晶層可藉由磊晶成長(epitaxial growth)製程形成。
在一些實施例，基板100及磊晶層具有第一導電型態，且半導體層具有不同於第一導電型態的第二導電型態。舉例而言，若基板100及磊晶層具有的第一導電型態為N型，則半導體層具有的第二導電型態為P型；反之，若基板100及磊晶層具有的第一導電型態為P型，則半導體層具有的第二導電型態為N型。第一導電型態與第二導電型態可依據需求調整，同時，摻雜濃度、摻雜深度及摻雜區域大小亦可依據需求調整。
根據使用者的不同需求，圖案化硬遮罩101可具有對應於後續形成於基板100上的凹槽的形狀。圖案化硬遮罩101可暴露出基板100的頂表面的一部分。圖案化硬遮罩101可包含氧化物、氮化物或其組合。在一些實施例中，氧化物層可包含：舉例而言，由四乙氧基矽烷(tetraethyl orthosilicate，TEOS)作為前驅物的氧化物或其他適合的氧化物。氮化物可包含氮化矽(SiN)、氮氧化矽(SiON)、氮化鈦(TiN)、氮化鉭(TaN)、或其他適合的氮化物。可理解的是，能夠依據製程條件搭配適合的硬遮罩材料，因此本揭露之實施例並不限於此。
在一些實施例中，圖案化硬遮罩層101為氧化物。在一些實施例中，在基板100上形成圖案化硬遮罩層101的步驟可進一步包含：沉積作為硬遮罩層的氧化物層於基板100上：形成光阻層於氧化物層上；依照需求對光阻層進行曝光，以獲得圖案化光阻層；使用圖案化光阻層作為蝕刻遮罩，蝕刻氧化物層來形成圖案化氧化物層；以及移除圖案化光阻層，以獲得在基板100上的圖案化硬遮罩層101。上述氧化物層可藉由化學氣相沉積(chemical vapor deposition，CVD)沉積、或其他合適的製程而得。而上述光阻層則可使用灰化(ashing)及/或濕式去除(wet strip)製程來移除。
參照第2圖，使用圖案化硬遮罩層101作為蝕刻遮罩，並蝕刻基板100，以形成在基板100上的凹槽120。在一些實施例中，後續形成的電極設置於凹槽120中，也就是說，電極的設置位置對應於凹槽120的位置。在一些實施例中，根據圖案化硬遮罩層101的開口的形狀，凹槽120可提供為複數個。在一些實施例中，凹槽120可包含第一凹槽121與第二凹槽122。在一些實施例中，後續形成的SGT-MOSFET中的遮蔽電極與閘極電極可對應於第一凹槽121設置，且後續形成的SGT-MOSFET中的源極電極可對應於第二凹槽122設置。
為使便於說明後續形成的SGT-MOSFET中的遮蔽電極、閘極電極、以及源極電極的相對設置，在下文中，以凹槽120包含第一凹槽121與第二凹槽122的情況進行詳細敘述，然而本揭露係不限於此。也就是說，第一凹槽121與第二凹槽122可在相同製程中同時形成，因此可同時形成遮蔽電極與源極電極；或者，第一凹槽121與第二凹槽122之兩者可在不同的製程中先後形成，因此遮蔽電極與源極電極可在不同製程中先後形成。
另外，還須說明的是，為使便於理解，在下文中，以第一凹槽121與第二凹槽122的形狀、深度、以及寬度皆為相同的情況進行詳細敘述並示於圖式中，然而本揭露係不限於此。也就是說，根據實際需求，第一凹槽121與第二凹槽122的形狀、深度、以及寬度可為實質上不同。
參照第3圖，移除圖案化硬遮罩層101。可藉由執行蝕刻製程或其他合適的製程來移除圖案化硬遮罩層101。蝕刻製程可包含乾式蝕刻、或濕式蝕刻、或其他合適的蝕刻方式。乾式蝕刻可包含但不限於電漿蝕刻、無電漿氣體蝕刻、濺射蝕刻(sputter etching)、離子研磨(ion milling)、反應離子蝕刻(reactive ion etching，RIE)。濕式蝕刻可包含但不限於使用酸性溶液、鹼性溶液或是溶劑來移除待移除結構的至少一部分。此外，蝕刻製程也可以是純化學蝕刻、純物理蝕刻、或其任意組合。
如第3圖所示，形成於基板100中的第一凹槽121具有第一深度L1及第一寬度W1，且第二凹槽122具有與第一凹槽121實質上相同的深度及寬度。第一凹槽121具有側表面及底表面，第二凹槽122亦具有側表面及底表面。
參照第4圖，順應性地(conformally)，亦即共形地形成第一介電層200於凹槽120的側表面上、底表面上、以及基板100的一部分上，以使第一介電層200具有溝槽T。由於凹槽120可包含第一凹槽121及第二凹槽122，因此第一介電層200可包含對應於第一凹槽121的子介電層210、以及對應於第二凹槽122的子介電層220。且因為第一介電層200包含子介電層210及子介電層220，因此溝槽T可包含對應於子介電層210的第一溝槽T1及對應於子介電層220的第二溝槽T2。
在一些實施例中，第一介電層200可為氧化矽、氮化矽、氮氧化矽、高介電常數(high-k)介電材料、或其它任何適合之介電材料、或上述之組合。高介電常數介電材料之材料可為金屬氧化物、金屬氮化物、金屬矽化物、過渡金屬氧化物、過渡金屬氮化物、過渡金屬矽化物、金屬的氮氧化物、金屬鋁酸鹽、鋯矽酸鹽、鋯鋁酸鹽。舉例而言，高介電常數介電材料可為LaO、AlO、ZrO、TiO、Ta2 O5 、Y2 O3 、SrTiO3 (STO)、BaTiO3 (BTO)、BaZrO、HfO2 、HfO3 、HfZrO、HfLaO、HfSiO、HfSiON、LaSiO、AlSiO、HfTaO、HfTiO、HfTaTiO、HfAlON、(Ba，Sr)TiO3 (BST)、Al2 O3 、其它適合的介電材料、或上述組合，但不限於此。在一些實施例中，第一介電層200可包含氧化物。
在一些實施例中，第一介電層200可藉由CVD或熱氧化法(thermal oxidation)形成。CVD可為低壓化學氣相沉積法(low pressure chemical vapor deposition，LPCVD)、低溫化學氣相沉積法(low temperature chemical vapor deposition，LTCVD)、快速升溫化學氣相沉積法(rapid thermal chemical vapor deposition，RTCVD)、PECVD、原子層化學氣相沉積法之原子層沉積法(atomic layer deposition，ALD)或其它合適的CVD製程。在一些實施例中，第一介電層200藉由在爐管中進行熱氧化法形成。
詳細而言，第一介電層200可包含順應性地形成於第一凹槽121上的子介電層210、以及順應性地形成於第二凹槽122上的子介電層220。子介電層210設置於第一凹槽121的側表面及底表面上，因此子介電層210具有第一溝槽T1。子介電層220設置於第二凹槽122的側表面及底表面上，因此子介電層220具有第二溝槽T2。如第4圖所示，第一溝槽T1具有第二深度L2及第二寬度W2，且第二溝槽T2具有與第一溝槽T1實質上相同的深度及寬度。在一些實施例中，由於第一介電層200具有特定的厚度，因此第一溝槽T1的第二深度L2小於第一凹槽121的第一深度L1，且第一溝槽T1的第二寬度W2小於第一凹槽121的第一寬度W1。
也就是說，搭配參照第3圖及第4圖所示，由於第一介電層200的一部分形成於凹槽120中，因此在凹槽120中尚未形成有第一介電層200時，凹槽120的深寬比(aspect ratio)為第一深度L1與第一寬度W1的比值。然而，在凹槽120中形成有第一介電層200之後，第一介電層200具有的溝槽T的深寬比為第二深度L2與第二寬度W2。因此，在第一溝槽T1的第二深度L2小於第一凹槽121的第一深度L1，且第一溝槽T1的第二寬度W2小於第一凹槽121的第一寬度W1的情況下，形成第一介電層200之後，增加了深寬比。然而，當待填充的溝槽、凹槽、凹洞、凹部、或其類似結構具有較大的深寬比時，諸如導電材料之填充材料難以均勻的被填充於上述結構中，可能會產生在導電材料本體中的空隙、孔洞、接縫缺陷(seam defect)、及/或在導電材料表面處之凹陷部(recess)等不良結構，致使半導體結構中的導電結構之電性特徵劣化，而降低後續形成的SGT-MOSFET的可靠性。
為了減少或預防填充步驟，也就是形成導電結構的製程中產生的不良導電結構，本揭露的一些實施例藉由多階段形成製程，舉例而言，至少兩階段式形成製程，減少被形成的導電結構中的不良結構，來獲得具有更優良的電性特徵及可靠性的半導體結構。在下文中，參照第5圖至第9圖，詳細說明本揭露的一些實施例之藉由回蝕(etch back)第一導電層；蝕刻第一介電層的一部分；以及在第一導電層上形成第二導電層之兩階段式形成製程。
如第5圖所示，填充第一導電材料300於溝槽T中。也就是說，以第一導電材料300將第一溝槽T1及第二溝槽T2填滿，獲得設置於第一溝槽T1及第二溝槽T2中的第一導電層。上述第一導電材料300可包含多晶矽(polycrystalline silicon)、金屬、金屬氮化物、導電金屬氧化物、或其他合適的材料。在一些實施例中，第一導電材料300可為多晶矽。填充第一導電材料300的方法可包含：CVD、濺鍍法、電阻加熱蒸鍍法、電子束蒸鍍法、或其它任何適合的沈積製程，但不限於此。在一些實施例中，填充第一導電材料300的方式為原位(in-situ)沉積。
在一些實施例中，當第一導電材料300為多晶矽時，在對應於溝槽T的中心軸線處，第一導電材料300的表面可能會產生凹陷部，且在溝槽T中的第一導電材料300本身可能會具有如第5圖繪示之虛線所示的接縫缺陷。在一些實施例中，以剖面圖觀察時，第一導電材料300的表面可能產生的凹陷部具有V型(V shape)形狀、U型形狀(U shape)、圓弧型形狀(round shape)、或其他不規則的凹陷形狀。
接著，如第6圖所示，回蝕第一導電材料300，直至暴露第一介電層200的頂表面，以形成設置於第一溝槽T1中的第一導電層310、以及設置於第二溝槽T2中的第一導電層320。在一些實施例中，第一導電層310的頂表面低於子介電層210的頂表面，且第一導電層320的頂表面低於子介電層220的頂表面。在一些實施例中，由於回蝕第一導電材料300，因此會暴露位於凹槽120的側表面上的第一介電層200的一部分，並形成位於溝槽T上部的開口OP。回蝕第一導電材料300的深度影響被暴露出的第一介電層200的上述部分的尺寸。開口OP的寬度可實質上與溝槽T的第二寬度W2相同。當回蝕第一導電材料300的深度越深，也就是第一導電層310及320的長度越短時，被暴露出的第一介電層200的上述部分的尺寸越大。在一些實施例中，即使已經對第一導電材料300進行回蝕，然而在對應於溝槽T的中心軸線處，經回蝕的第一導電材料300的表面仍會產生凹陷部，且在溝槽T中的第一導電材料300本身仍具有接縫缺陷。
在一些實施例中，由於回蝕第一導電材料300的深度會影響位於第一導電層310及320之上的待填充區域的深寬比，因此能夠藉由適當地回蝕第一導電材料300，來減少在第一導電層310及320之上的待填充區域的深寬比。在一些實施例中，以第三深度L3回蝕第一導電材料300，因此，經暴露的位於凹槽120的側表面上的第一介電層200的一部分的深度實質上為第三深度L3。其中，第三深度L3與第二深度L2的比值可為1/2~1/7。較佳地，第三深度L3與第二深度L2的比值可為2/5~1/7；更佳地，第三深度L3與第二深度L2的比值可為1/3~1/7。在一些實施例中，第三深度L3與第二深度L2的比值可為1/2~1/7之間的任意數值範圍。若第三深度L3與第二深度L2的比值過大，代表回蝕深度過深時，在第一導電層310及320之上待填充區域的深寬比，亦即第三深度L3與第二寬度W2的比值仍然會太大，致使接縫缺陷及/或凹陷會再次出現在待填充區域。若第三深度L3與第二深度L2的比值過小，代表回蝕深度過淺時，難以有效消除或減少在第一導電層310及320本身中的接縫缺陷。另外，須說明的是，在一些實施例中，即使在第一導電層310及320本身中的接縫缺陷未被完全消除，由於本揭露之一些實施例的半導體結構及其形成方法能夠使得接縫缺陷較為遠離後續形成的SGT-MOSFET中的接觸插塞，因此，仍能夠提升整體半導體結構的電性特徵與可靠度。
再者，如第7圖所示，蝕刻第一介電層200，以移除第一介電層200的一部分，而使得位於凹槽120的側表面上的第一介電層200的上述部分具有沿著遠離凹槽120的底表面的方向變小的寬度。蝕刻第一介電層200的製程可包含乾式蝕刻、或濕式蝕刻、或其他合適的蝕刻方式。在一些實施例中，藉由濕式蝕刻製程蝕刻第一介電層200。在一些實施例中，使用緩衝氧化物刻蝕液(BOE，Buffered Oxide Etch)作為濕式蝕刻劑。BOE係包含氫氟酸(HF，fluorhydric acid)、氟化銨(NH4 F，ammonium fluoride)、以及水，但不限制於此，可以使用任何能夠蝕刻第一介電層200的蝕刻劑。此外，再搭配使用第一導電層310及320作為蝕刻遮罩，來進行濕式蝕刻。若在沒有作為蝕刻遮罩的第一導電層310及320的情況下，可能會難以在上述特定部分處執行濕式蝕刻製程，因此無法有效地移除第一介電層200的上述部分。
接著，在對第一介電層200進行濕式蝕刻製程後，由於位於凹槽120的側表面上的第一介電層200的一部分、以及位於基板100的頂表面上的第一介電層200的一部分被濕式蝕刻製程移除，因此使得第一介電層200的上部的第五寬度W5小於第一介電層200的下部的第四寬度W4，且使得位於開口OP上部的第三寬度W3大於位於開口OP的下部的第二寬度W2。在一些實施例中，第二寬度W2對應於第四寬度W4，且第三寬度W3對應於第五寬度W5，且能夠藉由調整濕式蝕刻製程的蝕刻速率、蝕刻選擇性等參數，來改變開口OP的形狀。在一些實施例中，第三寬度W3與第二寬度W2的比值可為1.1~1.5。對應地，第五寬度W5與第四寬度W4的比值可小於1；較佳地可為0.5~1。當第三寬度W3與第二寬度W2的比值過大時，可能會導致後續形成於溝槽T中的電極的側壁的絕緣性質不佳，而產生漏電流或短路的問題；然而當第三寬度W3與第二寬度W2的比值過小時，無法顯著地將開口OP的形狀轉變為上寬下窄的形狀，所以難以提升後續填充第二導電材料的容易性，此外在後續填充的第二導電材料本身中可能仍然會存在接縫缺陷。
如第8圖所示，填充第二導電材料400於溝槽T中，以形成在第一導電層310及320上的第二導電層。在一些實施例中，第一導電材料300與第二導電材料400可為相同或不同。在一些實施例中，第一導電材料300與第二導電材料400為相同，因此經填充的第一導電材料300與第二導電材料400可共同形成導電結構。在一些實施例中，第一導電材料300與第二導電材料400皆為多晶矽，因此儘管先後設置第一導電材料300與第二導電材料400，第一導電材料300與第二導電材料400能被一體化為導電結構。
詳細而言，由於溝槽T內已經設置有第一導電層310及320，因此在第一導電層310及320之上的待填充區域的深寬比較小，也就是第三深度L3與第二寬度W2的比值小於第二深度L2與第二寬度W2的比值(如第7圖所示)，因此，進一步填充於溝槽T中的第二導電材料400本身不具有接縫缺陷，而具有良好的電性特徵。此外，還能填充第二導電材料400，有效地將第一導電層310及320表面處的凹陷部填滿，而使得同時包含第一導電材料300與第二導電材料400的導電結構具有良好的電性特徵。
如第9圖所示，藉由平坦化第二導電材料400，形成設置於第一導電層310上的第二導電層410、以及設置於第一導電層320上的第二導電層420。在一些實施例中，平坦化製程可包含化學機械研磨(chemical mechanical polishing，CMP)製程，但不限於此，以使第二導電層410及420的頂表面與第一介電層200的頂表面實質上為共平面。在一些實施例中，平坦化製程也可包含回蝕(etch back)的方式，但不限於此，以使第二導電層410及420的頂表面與第一介電層200的頂表面實質上為共平面。在一些實施例中，雖然採用回蝕(etch back)的方式處理的第二導電材料400的表面仍然可能會具有些微凹陷，然而回蝕(etch back)後產生的些微凹陷已對於整體半導體結構的電性無太大影響。也就是說，藉由平坦化第二導電材料400的製程，能夠輕易地消除第二導電材料400的表面存在凹陷部、或凹陷部影響電性的問題，以形成電性良好的第二導電層410及420，進而獲得本揭露之一些實施例的半導體結構1。
在一些實施例中，由於開口OP(如第7圖所示)具有上寬下窄的形狀，因此第二導電層410及420具有對應於開口OP的形狀，換句話說，由於開口OP形狀對應於第一介電層200的形狀，因此第二導電層410及420具有對應第一介電層200的形狀。在一些實施例中，第二導電層410及420的頂表面寬度大於底表面的寬度。
簡言之，在本揭露的一些實施例中，藉由回蝕第一導電材料300，來調整位於第一導電層310及320之上的待填充區域的深度；藉由使用濕式蝕刻製程移除第一介電層200的一部分，使得開口OP具有上寬下窄的形狀；以及填充第二導電材料400之兩階段式形成製程，達到(1)減少經填充的第二導電材料400中的接縫缺陷、(2)形成電性良好的第二導電層410及420、及/或(3)藉由被填充的第二導電材料400來填滿第一導電層310及320表面處的凹陷部，消除第一導電層310及320的缺陷之優點，因此能夠而形成具有良好電性特徵的半導體結構1。
接著，在獲得本揭露之一些實施例的半導體結構1後，可執行進一步的製程來獲得具有本揭露之半導體結構1的SGT-MOSFET。因此，在下文中，詳細說明基於半導體結構1的SGT-MOSFET結構。
需特別說明的是，為使便於說明，以下針對包含設置於第一溝槽T1中的遮蔽電極與閘極電極、以及設置於第二溝槽T2中的源極電極之SGT-MOSFET結構進行詳細敘述。然而，本揭露係不限於此。
參照第10圖，由於第一溝槽T1中的第一導電層310與第二導電層410後續將形成為遮蔽電極，因此需要移除第二導電層410的一部分，以便於設置位於遮蔽電極上的閘極電極。然而，由於第二溝槽T2中的第一導電層320與第二導電層420後續將形成為源極電極，因此可藉由設置光阻層430來保護第一導電層320與第二導電層420。所以移除設置於第一溝槽T1中的第二導電層410的一部分，使得第二導電層410的頂表面低於基板100的頂表面，並在第一溝槽T1中留下作為遮蔽電極的導電結構。其中，作為遮蔽電極的導電結構包含第一導電層310及剩餘的第二導電層410。可藉由執行蝕刻製程或其他合適的製程來移除第二導電層410的一部分。此處的蝕刻製程可包含前述蝕刻製程中的任意蝕刻製程。
在一些實施例中，移除第二導電層410的一部分直至第二導電層410的頂表面與第一導電層310的頂表面共平面，然而本揭露不限於此。在一些實施例中，第二導電層410的頂表面可高於第一導電層310的頂表面，因此須說明的是，只要在移除第二導電層410的一部分之後，剩餘的第二導電層410仍能完全填充第一導電層310的表面處的凹陷部，即能消除第一導電層310的缺陷。
參照第11圖，移除第一介電層200的一部分，也就是移除對應於第一溝槽T1的子介電層210的一部分，使得子介電層210的頂表面平行或低於導電結構的頂表面。在一些實施例中，子介電層210的頂表面低於第二導電層410的頂表面。在一些實施例中，移除光阻層430，以暴露子介電層220及第二導電層420。
參照第12圖，順應性地形成第二介電層500於導電結構上，亦即形成於第二導電層420上。在一些實施例中，第二介電層500的底表面具有對應於子介電層210以及導電結構的形狀。在一些實施例中，第二介電層500的底表面可為實質上平坦的表面。在一些實施例中，由於第二導電層420的頂表面高於基板100的頂表面，因此第二介電層500可為階梯狀(step-shape)。在一些實施例中，第二介電層500作為閘極介電層。第二介電層500可為氧化矽、氮化矽、氮氧化矽、低介電常數(low-k)介電材料、或其它任何適合之介電材料、或上述之組合，但不限制於此。在一些實施例中，第二介電層500可包含氧化物。在一些實施例中，第二介電層500與第一介電層200可以相同或不同的製程形成。
參照第13圖，填充第三導電材料600，以形成第三導電層610於第二介電層500上。在一些實施例中，類似於第5圖所示的第一導電材料300，第三導電材料600的表面可能產生凹陷部，然而由於第一凹槽121的深寬比，因此凹陷部可不出現在第一凹槽121中。在一些實施例中，第三導電材料600可與第一導電材料300及第二導電材料400為相同或不同。在一些實施例中，第三導電材料600可為多晶矽。在一些實施例中，第三導電層610作為閘極電極。在一些實施例中，由於第二介電層500順應性地形成於子介電層210及導電結構上，因此第三導電層610具有朝向導電結構延伸的延伸部，也就是說，第三導電層610的底表面的一部分低於第二導電層410的頂表面。
參照第14圖，在一實施例中，填充第三導電材料600的製程可與填充第一導電材料300及第二導電材料400的製程相同或不同。詳細而言，在一些實施例中，可填充第三導電材料600於第二介電層500上，然後進一步執行平坦化製程，以暴露第二介電層500的頂表面。在一些實施例中，在執行平坦化製程，諸如：多晶矽回蝕(polysilicon etch back)的製程期間，蝕刻第二介電層500的一部分，使得第二介電層500的一部分的厚度減少，然而，仍保留第二介電層500而使第二介電層500可不被全部蝕刻。在一些實施例中，藉由第二介電層500保護的第一導電層320及第二導電層420可共同作為源極電極。
參照第15圖，執行平坦化製程後，第二介電層500的一部分厚度減少，接著，形成第三介電層700於閘極電極與源極電極上。第三介電層700形成於作為閘極電極的第三導電層610上，且第三介電層700形成於作為源極電極的一部分的第二導電層420上，並且第三介電層700與基板100頂表面上的第一介電層200以及第二介電層500形成層間介電(interlayer dielectric)層ILD。在一些實施例中，基板100頂表面上的第一介電層200可為子介電層220在基板100頂表面上的一部分。第三介電層700可為氧化矽、氮化矽、氮氧化矽、低介電常數(low-k)介電材料、或其它任何適合之介電材料、或上述之組合，但不限制於此。在一些實施例中，第三介電層700與第二介電層500或第一介電層200可以相同或不同材料形成。在一些實施例中，第三介電層700與第二介電層500或第一介電層200可以相同或不同的製程形成。
參照第16圖，為方便後續說明及理解，將第一介電層200、第二介電層500以及第三介電層700僅以層間介電層ILD表示，在基板100中形成第一摻雜區110與第二摻雜區120。第二摻雜區120相較於第一摻雜區100更遠離基板100的頂表面，也就是第二摻雜區120相較於第一摻雜區100更遠離層間介電層ILD。形成第一摻雜區110與第二摻雜區120的方式包含：舉例而言，離子植入(ion implantation)或擴散(diffusion)製程來形成，但不限於此。另外，還可藉由快速熱退火(rapid thermal annealing，RTA)製程來活化被植入的摻質。在一些實施例中，第一摻雜區110與第二摻雜區120具有相同或不同的導電型態。在一些實施例中，第一摻雜區110與第二摻雜區120具有相同的導電型態。在一些實施例中，基板100具有第一導電型態，第一摻雜區110及第二摻雜區120具有不同於第一導電型態的第二導電型態。舉例而言，若基板100具有的第一導電型態為N型，則第一摻雜區110及第二摻雜區120具有的第二導電型態為P型，第一導電型態與第二導電型態可依據需求調整。
參照第17圖所示，形成接觸通孔CT。接觸通孔CT可貫穿層間介電層ILD。在一些實施例中，接觸通孔CT的底表面低於第三導電層610的頂表面，以確保後續在接觸通孔CT中形成的接觸插塞與作為閘極電極的第三導電層610、以及共同作為源極電極的第一導電層320及第二導電層420有良好的電性接觸。在一些實施例中，接觸通孔CT的底表面低於第二導電層420的頂表面。在一些實施例中，接觸通孔CT貫穿第一摻雜區110但不貫穿第二摻雜區120。在一些實施例中，第一摻雜區110與第二摻雜區120共同覆蓋後續形成的接觸插塞。接觸通孔CT暴露設置於第三導電層610與第二導電層420的一部分。在另一些實施例中，接觸通孔CT的底表面與第三介電層610的頂表面齊平，且接觸通孔CT的底表面與第二導電層420的頂表面齊平。
在一些實施例中，形成第一摻雜區110與第二摻雜區120的步驟可依需求與形成接觸通孔CT的步驟的順序可依製程上的需求進行調整，本發明不以此為限。
參照第18圖，填入通孔材料701於接觸通孔CT中，以形成接觸插塞710、720及730。在一些實施例中，通孔材料可包含金屬材料、導電材料、或其他合適的材料。在一些實施例中，移除層間介電層ILD及接觸通孔CT上的通孔材料701的一部分，以形成接觸插塞710、720及730。參照第19圖所示，接著形成金屬層800於層間介電層ILD上，使金屬層800與接觸插塞710、720及730彼此接觸，以獲得本揭露的一些實施例的SGT-MOSFET。在一些實施例中，接觸插塞710與作為閘極電極的第三導電層610、及金屬層800電性連接，且接觸插塞720及730與作為源極電極的第一導電層320與第二導電層420、及金屬層800電性連接。
綜上所述，根據本揭露的一些實施例，本揭露藉由兩階段式形成製程與特定的半導體結構來進一步改善半導體結構的電性特徵，相應地提升包含本揭露之半導體結構的SGT-MOSFET的電性特徵與可靠性。舉例而言，由於本揭露的第一導電層310及第二導電層320表面處的凹陷部及接縫缺陷藉由兩階段式形成製程來改善，因此降低閘極源極漏電流(gate-source leakage)與崩潰(breakdown)的問題，進而改善包含本揭露之半導體結構的SGT-MOSFET的電性特徵與可靠性。此外，由於本揭露係提供一種包含優良地填充導電材料的步驟的半導體結構之形成方法，因此本揭露所述的形成方法能夠廣泛應用於各種導電材料的填充製程，並為一種能以簡單的步驟形成缺陷較少的電極之形成方法。舉例而言，本揭露之半導體結構的形成方法可廣泛地用於各種填充多晶矽以形成電極的製程中。
應理解的是，儘管本揭露實施例僅揭示特定之半導體結構及其製造方法，然而本揭露實施例之至少兩階段式形成製程亦可應用於其它任何需要填充諸如多晶矽之導電材料的半導體結構及/或裝置的形成方法中，例如互補式MOS(CMOS)電晶體、雙載子接面電晶體(BJT)、橫向擴散型MOS(LDMOS)電晶體、垂直型MOS(VDMOS)電晶體、高功率MOS電晶體或任何其他類型的電晶體等。
雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。
以上概述數個實施例，以便在本揭露所屬技術領域中具有通常知識者可以更理解本揭露實施例的觀點。在本揭露所屬技術領域中具有通常知識者應該理解，他們能以本揭露實施例為基礎，設計或修改其他製程和結構，以達到與在此介紹的實施例相同之目的及/或優勢。在本揭露所屬技術領域中具有通常知識者也應該理解到，此類等效的製程和結構並無悖離本揭露的精神與範圍，且他們能在不違背本揭露之精神和範圍之下，做各式各樣的改變、取代和替換。
1:半導體結構 100:基板 101:圖案化硬遮罩 110:第一摻雜區 120:第二摻雜區 120:凹槽 121:第一凹槽 122:第二凹槽 200:第一介電層 210,220:子介電層 300:第一導電材料 310,320:第一導電層 400:第二導電材料 410,420:第二導電層 430:光阻層 500:第二介電層 600:第三導電材料 610:第三導電層 700:第三介電層 701:通孔材料 710,720,730:接觸插塞 800:金屬層 CT:接觸通孔 ILD:層間介電層 L1:第一深度 L2:第二深度 L3:第三深度 L4:第四深度 OP:開口 T:溝槽 T1:第一溝槽 T2:第二溝槽 W1:第一寬度 W2:第二寬度 W3:第三寬度 W4:第四寬度 W5:第五寬度
藉由以下的詳述配合所附圖式，我們能更加理解本揭露實施例的觀點。值得注意的是，根據工業上的標準慣例，一些部件(feature)可能沒有按照比例繪製。事實上，為了能清楚地討論，不同部件的尺寸可能被增加或減少。 第1圖至第9圖是根據本揭露的一些實施例，繪示在各個階段形成半導體結構的剖面示意圖；及 第10圖至第19圖是根據本揭露的一些實施例，繪示出基於第9圖所示之半導體結構，在各個階段形成本揭露之一些實施例的SGT-MOSFET的剖面示意圖。
1:半導體結構
100:基板
200:第一介電層
210,220:子介電層
310,320:第一導電層
400:第二導電材料
410,420:第二導電層
T1:第一溝槽
T2:第二溝槽

Claims (12)

  1. 一種半導體結構的形成方法，其包含： 形成一凹槽在一基板上，該凹槽具有一側表面與一底表面； 形成一第一介電層於該凹槽的該側表面與該底表面、以及該基板上，以使該第一介電層具有一溝槽； 填充一第一導電材料於該溝槽中； 回蝕該第一導電材料，以形成一第一導電層並暴露位於該凹槽的該側表面上的該第一介電層的一部分； 蝕刻該第一介電層，使得位於該凹槽的該側表面上的該第一介電層的該部分具有沿著遠離該凹槽的該底表面的方向變小的寬度；及 填充一第二導電材料於該溝槽中，以形成在該第一導電層上的一第二導電層。
  2. 如請求項1之形成方法，其中蝕刻該第一介電層的步驟包含： 蝕刻在該凹槽的該側表面上的該第一介電層的一部分、以及在該基板的頂表面上的該第一介電層。
  3. 如請求項1之形成方法，其中蝕刻該第一介電層的步驟包含： 使用該第一導電層作為蝕刻遮罩，並藉由濕式蝕刻製程蝕刻該第一介電層。
  4. 如請求項1之形成方法，其中在填充該第二導電材料於該溝槽之步驟中進一步包含： 平坦化該第二導電材料，使該第二導電材料的頂表面與該第一介電層的頂表面共平面。
  5. 如請求項1之形成方法，其進一步包含： 移除該第二導電層的一部分，使得該第二導電層的頂表面平行或低於該基板的頂表面，並留下一導電結構； 移除該第一介電層的一部分，使得該第一介電層的頂表面低於該導電結構的頂表面； 形成一第二介電層於該第二導電層上；及 形成一第三導電層於該第二介電層上。
  6. 如請求項5之形成方法，其中該導電結構包含該第一導電層與剩餘的該第二導電層。
  7. 如請求項5之形成方法，其進一步包含： 形成一層間介電層於該第三導電層上； 形成一第一摻雜區於該基板； 形成一第二摻雜區於該基板，且該第二摻雜區相較於該第一摻雜區更遠離該層間介電層； 形成一接觸通孔，該接觸通孔暴露該第三導電層的一部分； 填充一通孔材料於該接觸通孔中，以形成一接觸插塞；及 形成一金屬層於該層間介電層上，以使該金屬層與該接觸插塞彼此接觸。
  8. 一種半導體結構，其包含： 一基板，具有一凹槽，該凹槽包含一第一凹槽及一第二凹槽； 一第一介電層，設置於該第一凹槽的一側表面及一底表面上、及該第二凹槽的一側表面及一底表面上，且具有對應於該第一凹槽的一第一溝槽、及對應於該第二凹槽的一第二溝槽； 一遮蔽電極，設置於該第一溝槽中； 一第二介電層，設置於該第一溝槽中且於該遮蔽電極上； 一閘極電極，設置於該第一溝槽中且於該第二介電層上；及 一源極電極，設置於該第二溝槽中； 其中，位於該第二凹槽的該側表面上的該第一介電層的一部分具有沿著遠離該第二凹槽的該底表面的方向變小的寬度。
  9. 如請求項8之半導體結構，其中該源極電極的一部分的形狀對應於該第二凹槽的該側表面上的該第一介電層的該部分的形狀。
  10. 如請求項8之半導體結構，其中該源極電極的頂表面的寬度大於底表面的寬度。
  11. 如請求項8之半導體結構，其中該閘極電極具有朝向該遮蔽電極延伸的延伸部。
  12. 如請求項8之半導體結構，其進一步包含： 一層間介電層，設置於該閘極電極及該源極電極上； 一第一摻雜區，設置於該基板上； 一第二摻雜區，設置於該基板上且相較於該第一摻雜區更遠離該層間介電層； 一閘極插塞，貫穿該層間介電層，且與該閘極電極接觸；及 一源極插塞，貫穿該層間介電層，且與該源極電極接觸。
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