TW202118029A - 半導體裝置及其製造方法 - Google Patents
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Abstract
本發明提供一種半導體裝置及其製造方法，能夠減小將上下基板間電性連接之導電路徑之電阻值。該半導體裝置具備：第1半導體層，其具有複數個元件形成區域，其等介隔元件分離區域而彼此相鄰配置，且各自設置有第1主動元件；接點區域，其設置於複數個元件形成區域各者之表層部之元件分離區域側；導電焊墊，其跨於元件分離區域而連接於複數個元件形成區域各者之接點區域；第1絕緣層，其覆蓋第1半導體層及導電焊墊；第2半導體層，其配置於第1絕緣層上，且設置有第2主動元件；第2絕緣層，其覆蓋第2半導體層；以及導電插塞，其嵌入自第2絕緣層到達導電焊墊之連接孔，且由與導電焊墊相同之材料一體形成。
Description
本發明之技術(本技術)係關於一種半導體裝置及其製造方法。
先前，已知有一種藉由將分別形成有電晶體等元件之複數個基板積層，而縱向增大元件密度之方法(參照專利文獻1)。該方法之特徵在於，不僅僅使用1個平面，每次積層均會2面、3面地增加元件數。用於面積有限之元件之情形時，可增加元件數量，於較小之面積構成複雜之電路。
於影像感測器中，像素大小固定，每個像素上形成之元件面積受像素大小限定。因此，無法自由地變更元件之大小，進而電路變得複雜，因此元件數之增加存在極限，故而於如影像感測器之元件面積受限之元件中，非常有利之方法係藉由複數個基板之積層構造來增大元件面積。
[先前技術文獻]
[專利文獻]
[專利文獻1]日本專利特開2014-99582號公報
[發明所欲解決之問題]
於複數個基板之積層構造中，期望減小將上下基板間電性連接之導電路徑之電阻值。
本技術之目的在於提供一種能夠減小將上下基板間電性連接之導電路徑之電阻值之半導體裝置及其製造方法。
[解決問題之技術手段]
本技術之一態樣之半導體裝置具備：第1半導體層，其具有複數個元件形成區域，其等介隔元件分離區域而彼此相鄰配置，且各自設置有第1主動元件；接點區域，其設置於複數個元件形成區域各者之表層部之元件分離區域側；導電焊墊，其跨於元件分離區域而連接於複數個元件形成區域各者之接點區域；第1絕緣層，其覆蓋第1半導體層及導電焊墊；第2半導體層，其配置於第1絕緣層上，且設置有第2主動元件；第2絕緣層，其覆蓋第2半導體層；及導電插塞，其嵌入自第2絕緣層到達導電焊墊之連接孔，且由與導電焊墊相同之材料一體形成。
本技術之另一態樣之半導體裝置之製造方法具備以下工序：於第1半導體層形成由元件分離區域劃分之複數個元件形成區域；於介隔元件分離區域而彼此相鄰之複數個元件形成區域各者之表層部之元件分離區域側，形成接點區域；跨於元件分離區域而於複數個元件形成區域各者之接點區域上，介隔蝕刻終止膜形成焊墊用芯；於複數個元件形成區域之各者形成第1主動元件；形成覆蓋第1半導體層及焊墊用芯之第1絕緣層；於第1絕緣層上配置第2半導體層；實施包含熱處理之工序，而於第2半導體層形成第2主動元件；形成覆蓋第2半導體層之第2絕緣層；形成自第2絕緣層到達焊墊用芯之連接孔；通過連接孔將焊墊用芯及蝕刻終止膜去除，從而形成與連接孔相連之空間部；以及於空間部及連接孔內嵌入導電材料，而形成與接點區域連接之導電焊墊及與導電焊墊一體之導電插塞。
以下，參照圖式對本技術之第1～第10實施形態進行說明。以下說明所參照之圖式之記載中，對相同或相似部分附加相同或相似符號。但應留意，圖式係模式圖，厚度與平面尺寸之關係、各層之厚度之比率等並不等同於實物。因此，應參照以下說明來判斷具體的厚度及尺寸。又，各圖式中當然亦包含彼此之尺寸關係、比率不同之部分。再者，本說明書中記載之效果僅為例示而非限定者，亦可具有其他效果。
(第1實施形態)
＜固體攝像裝置之構成＞
作為本技術之第1實施形態之固體攝像裝置，例示背面照射型之CMOS影像感測器(固體攝像裝置)。本技術之第1實施形態之固體攝像裝置1A係如圖1所示具備第1基板部(1段部)10、第2基板部(2段部)20、及第3基板部(3段部)30。固體攝像裝置1A係將第1基板部10、第2基板部20及第3基板部30依序積層而成之三維構造。
第1基板部10於半導體層701具有進行光電轉換之複數個感測器像素12。複數個感測器像素12係於第1基板部10之像素區域13內矩陣狀設置。第2基板部20係每4個感測器像素12具有1個讀出電路22，該讀出電路22輸出基於自感測器像素12輸出之電荷之像素信號。第2基板部20具有於列方向延伸之複數個像素驅動線23、及於行方向延伸之複數個垂直信號線24。再者，第3基板部30亦稱為底部(Bottom)基板。
第3基板部30具有對像素信號進行處理之邏輯電路32。邏輯電路32例如具有垂直驅動電路33、行信號處理電路34、水平驅動電路35及系統控制電路36。邏輯電路32(具體而言係水平驅動電路35)向外部輸出各感測器像素12之輸出電壓Vout。邏輯電路32中，例如亦可於與源極電極及汲極電極相接之雜質擴散區域(半導體區域)之表面形成低電阻區域，該低電阻區域係包含CoSi2
或NiSi等使用自對準矽化物(Self Aligned Silicide)製程形成之矽化物。
垂直驅動電路33例如以列單位依序選擇複數個感測器像素12。行信號處理電路34例如對自垂直驅動電路33所選擇之列之各感測器像素12輸出的像素信號，實施相關雙取樣(Correlated Double Sampling：CDS)處理。行信號處理電路34例如藉由實施CDS處理，提取像素信號之信號位準，並保持與各感測器像素12之受光量相應之像素資料。水平驅動電路35例如向外部依序輸出行信號處理電路34中保持之像素資料。系統控制電路36例如控制邏輯電路32內之各區塊(垂直驅動電路33、行信號處理電路34及水平驅動電路35)之驅動。
圖2係表示本技術之第1實施形態之固體攝像裝置1A之像素單元PU之構成例的等效電路圖。如圖2所示，固體攝像裝置1A中，4個感測器像素12電性連接於1個讀出電路22，從而構成1個像素單元PU。4個感測器像素12共用1個讀出電路22，且4個感測器像素12之各輸出被輸入至共用之讀出電路22。
各感測器像素12具有彼此共通之構成要素。圖2中，為了將各感測器像素12之構成要素彼此區分，而於各感測器像素12之構成要素之符號(例如後述之PD、TG、FD)之末尾附加識別號(1、2、3、4)。以下，於需要將各感測器像素12之構成要素彼此區分之情形時，於各感測器像素12之構成要素之符號之末尾附加識別號，於無需將各感測器像素12之構成要素彼此區分之情形時，則將各感測器像素12之構成要素之符號之末尾的識別號省略。
各感測器像素12例如具有光電二極體PD(光電轉換元件之一例)、電性連接於光電二極體PD之傳輸電晶體TR、及臨時保持經由傳輸電晶體TR自光電二極體PD輸出之電荷的浮動擴散部FD。光電二極體PD進行光電轉換，產生與受光量相應之電荷。光電二極體PD之陰極區域電性連接於傳輸電晶體TR之源極區域，光電二極體PD之陽極區域電性連接於基準電位線(例如接地)。傳輸電晶體TR之汲極區域電性連接於浮動擴散部FD，傳輸電晶體TR之閘極電極電性連接於像素驅動線23。傳輸電晶體TR例如係CMOS(Complementary Metal Oxide Semiconductor，互補金屬氧化物半導體)電晶體。浮動擴散部FD由後述之n型之接點區域705(參照圖4)構成。
共用1個讀出電路22之各感測器像素12之浮動擴散部FD彼此電性連接，且電性連接於共通之讀出電路22之輸入端。讀出電路22例如具有放大電晶體AMP(第1電晶體之一例)、重設電晶體RST及選擇電晶體SEL(第2電晶體之一例)。再者，亦可視需要省略選擇電晶體SEL。
重設電晶體RST之源極區域(讀出電路22之輸入端)電性連接於浮動擴散部FD，重設電晶體RST之汲極區域電性連接於電源線VDD及放大電晶體AMP之汲極區域。重設電晶體RST之閘極電極電性連接於像素驅動線23(參照圖1)。放大電晶體AMP之源極區域電性連接於選擇電晶體SEL之汲極區域，放大電晶體AMP之閘極電極電性連接於重設電晶體RST之源極區域。選擇電晶體SEL之源極區域(讀出電路22之輸出端)電性連接於垂直信號線24，選擇電晶體SEL之閘極電極電性連接於像素驅動線23(參照圖1)。
若傳輸電晶體TR變成接通狀態，則傳輸電晶體TR向浮動擴散部FD傳輸光電二極體PD之電荷。傳輸電晶體TR之閘極電極710例如如後述之圖4所示自半導體層701之表面貫通井區域704而延伸至到達光電二極體PD之深度。重設電晶體RST將浮動擴散部FD之電位重設為特定之電位。若重設電晶體RST變成接通狀態，則將浮動擴散部FD之電位重設為電源線VDD之電位。選擇電晶體SEL控制自讀出電路22之像素信號之輸出時序。
放大電晶體AMP產生與浮動擴散部FD保持之電荷之位準相應之電壓的信號作為像素信號。放大電晶體AMP構成源極隨耦型之放大器，輸出與光電二極體PD產生之電荷之位準相應之電壓的像素信號。若選擇電晶體SEL變成接通狀態，放大電晶體AMP將浮動擴散部FD之電位放大，並將與該電位相應之電壓經由垂直信號線24輸出至行信號處理電路34。重設電晶體RST、放大電晶體AMP及選擇電晶體SEL例如係CMOS電晶體。
圖3係表示本技術之第1實施形態之固體攝像裝置之像素單元之接點區域之配置的圖。圖4係本技術之第1實施形態之固體攝像裝置之像素單元之主要部剖視圖。再者，圖4所示之主要部剖視圖僅為模式圖，並非以嚴格且準確地表示實際構造為目的之圖。為了於圖紙上易懂地說明固體攝像裝置1A之構成，圖4所示之主要部剖視圖有意變更了電晶體、雜質擴散區域(半導體區域)之水平方向之位置而進行表示。又、圖4中，省略了第3基板部之圖示。
如圖4所示，於第1基板部(底部基板)10之其中一面即主面(表面)側積層有第2基板部20。並且，雖未圖示，但於第2基板部20之其中一面即主面側積層有第3基板部20。
第1基板部10具有作為第1半導體層之半導體層701、及作為覆蓋該半導體層701之第1絕緣層之絕緣層720。又，第1基板部10之與其中一面為相反側之面即背面係入射面。並且，於第1基板部10之背面側設置有平坦化膜831、彩色濾光片832及微透鏡833等。平坦化膜831使第1基板部10之背面側平坦化。微透鏡833使入射至第1基板部10之入射光聚光。彩色濾光片832對第1基板部10之入射光進行色分離。每個感測器像素12分別設置有彩色濾光片832及微透鏡833。
半導體層701具有作為複數個元件形成區域之複數個島區域703，其等分別介隔元件分離區域702而彼此相鄰地呈平面狀配置，且分別設置有第1主動元件。半導體層701於製造製程中，係藉由利用例如CMP法對半導體基板之背面側進行研磨，直至被元件分離區域702劃分之複數個元件形成區域變成各個島區域703為止而形成。作為半導體基板，係使用第1導電型(例如n型)之單晶矽基板。即，複數個島區域703之各者係以n型之半導體層701為主體而構成。
元件分離區域702將相鄰之島區域703彼此電性分離。元件分離區域702例如具有STI(Shallow Trench Isolation，淺槽隔離)構造，自半導體層701之主面朝深度方向延伸。
1個島區域703對應於1個感測器像素12。於島區域703之表層部設置有第2導電型(例如p型)之井區域704。並且，於較井區域704深之區域設置有作為第1主動元件之n型之光電二極體PD。又，於島區域703之表層部設置有作為第1主動元件之傳輸電晶體TR。傳輸電晶體TR雖未詳細圖示，但其具有：閘極絕緣膜109，其沿著自島區域703之主面朝深度方向延伸之閘極槽之內壁而設置；T字形狀之閘極電極710，其一部分介隔閘極絕緣膜709嵌入閘極槽內，其他部分自閘極槽突出；以及源極區域及汲極區域(未圖示)。
又，如圖3及圖4所示，於島區域703之表層部之元件分離區域702側，在井區域704之內部設置有n型之接點區域705。如圖3所示，接點區域705係與第1交叉部702a相接而設置，該第1交叉部702a係於列方向延伸之元件分離區域702與於行方向延伸之元件分離區域702交叉之交叉部中之一個交叉部，其位於以4個感測器像素12為一單位的像素單元PU之中央部。接點區域705減小與後述導電焊墊824a之歐姆接觸電阻，並且共用浮動擴散部FD。
又，如圖3及圖4所示，於島區域703之表層部之元件分離區域702側，在井區域704之內部設置有雜質濃度高於該井區域704之p型之接點區域706。接點區域706如圖3所示係與元件分離區域702之交叉部中之、位於像素單元PU之角部的第2交叉部702b相接而設置。接點區域706減小與後述導電焊墊742b之歐姆接觸電阻。
如圖4所示，於像素單元PU之中央部，在經由元件分離區域702之第1交叉部702a而配置之4個島區域703各者之接點區域705，跨於元件分離區域702之第1交叉部702a而電性且機械地連接有上述導電焊墊824a。又，於像素單元PU之角部，在經由元件分離區域702之第2交叉部702b而配置之4個島區域703各者之接點區域706，跨於元件分離區域702之第2交叉部702b而電性且機械地連接有上述導電焊墊824b。
絕緣層720以覆蓋島區域703上及導電焊墊824a、824b上之方式設置於半導體層701上。第1絕緣層720由積層膜形成，該積層膜係將例如氧化矽膜(SiO)、氮化矽膜(SiN)、氮氧化矽膜(SiON)或碳氮化矽膜(SiCN)中之一者或兩者以上積層而成。
如圖4所示，第2基板部20具有作為第2半導體層之半導體層801、以及設置於該半導體層801上之作為第2絕緣層之絕緣層820。又，第2基板部20於與半導體層801之絕緣層820側為相反側之背面具有絕緣膜802。半導體層801係介隔絕緣膜802而配置於絕緣層720上。絕緣膜802例如由氧化矽膜形成，且與下層之絕緣層720接合。
如圖4所示，本技術之第1實施形態之固體攝像裝置1A進而具備導電插塞823a，該導電插塞823a嵌入自絕緣層820之表面到達導電焊墊824a之表面之連接孔821a之內部，且藉由與導電焊墊824a相同之材料而與導電焊墊824a一體形成。導電焊墊824a於俯視時之面積大於導電插塞823a之面積。又，本技術之第1實施形態之固體攝像裝置1A具備導電插塞823b，該導電插塞823b嵌入自絕緣層820之表面到達導電焊墊824b之表面之連接孔821b之內部，且藉由與導電焊墊824b相同之材料而與導電焊墊824b一體形成。導電焊墊824b於俯視時之面積大於導電插塞823b之面積。作為導電插塞823a及導電焊墊824a、以及導電插塞823b及導電焊墊824b，可使用鈦(Ti)、鎢(W)、鈷(Co)、鉬(Mo)等高熔點金屬材料，例如可使用鎢(W)。
於絕緣層820設置有：連接孔825a，其自絕緣層820之表面到達島區域803a上之閘極電極806a之表面；連接孔825b，其自絕緣層820之表面到達島區域803a之表面；及連接孔825c，其自絕緣層820之表面到達島區域803b上之閘極電極806b之表面。並且，於該等連接孔825a～825c內嵌入有導電插塞826a～826c。作為導電插塞826a～826c，可使用高熔點金屬材料，例如可使用鎢(W)。
於絕緣層820上，以覆蓋導電插塞823a上及導電插塞826a上之方式，設置有與導電插塞823a及導電插塞826a電性且機械地連接之配線827a。又，於絕緣層820上，以覆蓋導電插塞826b上之方式，設置有與導電插塞826b電性且機械地連接之配線827b。又，於絕緣層820上，以覆蓋導電插塞823b上及導電插塞826c上之方式，設置有與導電插塞823b及導電插塞826c電性且機械地連接之配線827c。
於絕緣層820上，以覆蓋配線827a～827c之方式設置有絕緣膜828。並且，於絕緣膜828之表層部設置有配線829。作為配線827a～827c及配線829之材料，例如可使用銅(Cu)等金屬。
放大電晶體AMP具有：閘極絕緣膜205，其形成於島區域803a之主面；閘極電極806a，其設置於閘極絕緣膜805上；及源極區域及汲極區域，其等形成於島區域803a之表層部。重設電晶體RST具有：閘極絕緣膜805，其設置於島區域803b之主面；閘極電極806b，其設置於閘極絕緣膜805上；及源極區域及汲極區域，其等形成於島區域803b之表層部。
設置於第2基板部20之放大電晶體AMP之閘極電極806a經由包含導電插塞826a、配線827a、導電插塞823a、導電焊墊824a之導電路徑，分別電性連接於下段之第1基板部10之與元件分離區域702之第1交叉部702a鄰接之4個接點區域705。並且，該導電路徑中，由於導電插塞823a係藉由與導電焊墊824a相同之材料一體成形，故而與例如由多晶矽膜形成導電插塞823a之情形相比，異質接合少一個。因此，根據第1實施形態之固體攝像裝置1A，可減小將設置於上段之第2基板部20之放大電晶體AMP之閘極電極806a、與設置於下段之第1基板部10之接點區域705電性連接的導電路徑之電阻值。又，由於接點區域705共用浮動擴散部FD，故而可實現像素單元PU之動作速度之高速化。
設置於第2基板部20之島區域803b經由包含導電插塞826c、配線827c、導電插塞823b、導電焊墊824b之導電路徑，分別電性連接於下段之第1基板部10之與元件分離區域702之第2交叉部702b鄰接的4個接點區域706。並且，該導電路徑中，導電插塞823b亦藉由與導電焊墊824b相同之材料一體成形，故而與例如由多晶矽膜形成導電插塞823b之情形相比，異質接合少一個。因此，根據第1實施形態之固體攝像裝置1A，可減小將設置於上段之第2基板部20之島區域803b、與設置於下段之第1基板部10之接點區域706電性連接的導電路徑之電阻值。
＜固體攝像裝置之製造方法＞
其次，參照圖5～圖17，對第1實施形態之固體攝像裝置之製造方法之一例進行說明。
首先，準備由單晶矽之半導體基板形成之半導體層701。
其次，如圖5所示，於半導體層701之主面側形成元件分離區域702，並且形成被該元件分離區域702包圍劃分之作為元件形成區域之島區域703。元件分離區域702例如係藉由使用周知之光微影技術及各向異性乾式蝕刻技術，形成自半導體層701之主面朝深度方向延伸之分離槽，然後向該分離槽內選擇性嵌入絕緣膜而形成。絕緣膜之嵌入係藉由CVD法於包含分離槽之半導體層701之整個主面上形成例如氧化矽膜，然後藉由回蝕法或CMP法選擇去除半導體層701之主面上之絕緣膜而進行。
其次，使用周知之光微影技術、離子注入技術及熱處理技術，於半導體層1之表層部(上部)形成構成光電二極體之p型之井區域704及n型之電荷產生區域(未圖示)。藉由該工序，於島區域703形成光電二極體PD。
其次，如圖6所示，於介隔元件分離區域702而彼此相鄰之複數個島區域703各者之表層部之元件分離區域702側(第1交叉部702a側)形成n型之接點區域705，並且於介隔元件分離區域702而彼此相鄰之複數個島區域703各者之表層部之元件分離區域702側(第2交叉部702b側)形成p型之接點區域706。n型之接點區域705及p型之接點區域706於在列方向延伸之元件分離區域與在行方向延伸之元件分離區域702交叉之交叉部間隔地形成。接點區域705及接點區域706係使用周知之光微影技術、離子注入技術及熱處理技術形成。
其次，如圖7所示，跨於元件分離區域702之第1交叉部702a而於4個島區域703各者之n型之接點區域705上介隔蝕刻終止膜707形成焊墊用芯708a，並且跨於元件分離區域702之第2交叉部702b而於4個島區域703各者之p型之接點區域706上介隔蝕刻終止膜707形成焊墊用芯708b。蝕刻終止膜707及焊墊用芯708a、708b係藉由以CVD法於例如包含島區域703上及元件分離區域702上之半導體層701之整個面依序形成氧化矽膜及多晶矽膜，然後依序使多晶矽膜及氧化矽膜進行圖案化而形成。作為多晶矽膜，係使用非摻雜型，堆積過程中或堆積後不導入減小電阻值之雜質。
其次，於島區域703形成自半導體層701之主面朝深度方向延伸之閘極槽。並且，實施熱氧化處理，於包含閘極槽內之半導體層701之主面形成由熱氧化矽膜形成之閘極絕緣膜709。並且，於包含閘極槽內之閘極絕緣膜709上之整個面藉由CVD法形成例如多晶矽膜作為閘極電極材。於堆積過程中或堆積後，向多晶矽膜導入減小電阻值之雜質。並且，依序使多晶矽膜及閘極絕緣膜709圖案化，如圖8所示，一部分介隔閘極絕緣膜709嵌入閘極槽內，其他部分形成自閘極槽突出之T字形之閘極電極710。藉由該工序，形成傳輸電晶體TR。
其次，如圖9所示，以覆蓋閘極電極710及焊墊用芯708a、708b之方式，於半導體層701之整個主面上形成作為第1絕緣層之絕緣層720。
其次，作為第2半導體層，準備例如由單晶矽形成之半導體層801。於該半導體層801之與主面為相反側之背面，設置有例如由氧化矽膜形成之絕緣膜802。並且，如圖10所示，於半導體層701之主面側貼合半導體層801。具體而言，於使半導體層701之主面側之絕緣層720、半導體層801之背面側之絕緣膜802對向並彼此密接之狀態下實施熱處理。藉此，如圖10所示，絕緣膜802與絕緣層720一體化，上段之半導體層801與下段之半導體層701介隔絕緣膜802及絕緣層720而彼此接合。又，於絕緣層720上配置半導體層801。然後，例如藉由CMP法研磨半導體層801之主面側，使半導體層801之厚度變薄。
其次，使用周知之光微影技術及各向異性乾式蝕刻技術等，使半導體層801圖案化為複數個島區域803，然後如圖11所示，將絕緣膜804嵌入島區域803間。絕緣膜804之嵌入例如係藉由CVD法於包含島區域803上及島區域803之間之半導體層801上之整個面形成由氧化矽膜形成的絕緣膜804，然後藉由回蝕法或CMP法選擇性去除島區域803上之絕緣膜804而進行。
其次，如圖12所示，於複數個島區域803中之島區域803a形成作為第2主動元件之放大電晶體AMP及選擇電晶體SEL(未圖示)，並且於複數個島區域803中之島區域803b形成作為第2主動元件之重設電晶體RST。該等第2主動元件係首先對島區域803實施熱氧化處理，於島區域803之主面形成由熱氧化矽膜形成之閘極絕緣膜805。然後，於閘極絕緣膜805上之整個面藉由CVD法形成例如多晶矽膜作為閘極電極材。於堆積過程中或堆積後向該多晶矽膜導入減小電阻值之雜質。並且，依序使該多晶矽膜及閘極絕緣膜705圖案化，於島區域803a、803b上介置閘極絕緣膜805而形成閘極電極806a、806b。接著，將閘極電極806a、806b作為遮罩而雜質離子注入至島區域803a、803b。然後，實施使由於島區域703a、703b之離子注入產生之結晶缺陷恢復的熱處理(使雜質活化之熱處理)，形成源極區域及汲極區域。藉此，於島區域803a形成放大電晶體AMP及選擇電晶體SEL，並且於島區域803b形成重設電晶體RST。
於該工序中，熱氧化處理、結晶缺陷恢復處理係於約1000℃左右之溫度氣氛中進行，由於焊墊用芯708a、708b係由非摻雜多晶矽膜形成，故而雜質不會自焊墊用芯708a、708b向接點區域705、706擴散而導致接點區域705、706擴展。尤其是，由於接點區域705共用浮動擴散部FD，故而可使接點區域705之電荷蓄積穩定化。
其次，形成覆蓋島區域703a、703b之作為第2絕緣層之絕緣層820。並且，如圖13所示，使絕緣層820之表面平坦化。
其次，如圖13所示，形成自絕緣層820之表面到達焊墊用芯708a之表面之連接孔821a，並且形成自絕緣層820之表面到達焊墊用芯708b之表面之連接孔821b。該連接孔821a、821b係使用周知之光微影技術及各向異性乾式蝕刻技術形成。
其次，如圖14所示，通過連接孔821a去除焊墊用芯708a及蝕刻終止膜707而形成與連接孔821a相連之空間部822a，並且通過連接孔821b去除焊墊用芯708b及蝕刻終止膜707而形成與連接孔821a相連之空間部822b。焊墊用芯708a、708b之去除係於具有選擇性之蝕刻條件下對絕緣層820、絕緣膜802、絕緣層720及蝕刻終止膜707進行。此時，接點區域705、706之表面略微被蝕刻，相比不設置蝕刻終止膜707而蝕刻並去除焊墊用芯708a、708b之情形，可抑制接點區域705、706之厚度之減少。
其次，如圖15所示，向空間部822a、822b內及連接孔821a、821b內嵌入導電材料，形成連接於接點區域705、706之導電焊墊824a、824b及藉由於該導電焊墊824a、824b相同之材料一體成形的導電插塞823a、823b。導電焊墊824a、824b及導電插塞823a、823b係首先藉由例如PVD法沿著連接孔821a、821b之內壁、空間部822a、822b之內壁、及接點區域705、706之表面形成障壁金屬膜。障壁金屬膜係由自下側包含鈦(Ti)膜/氮化鈦(TiN)膜之複合膜形成。鈦膜及氮化鈦膜例如以數十nm左右之膜厚形成。並且，以填滿空間部822a、822b及連接孔821a、821b之內部之方式，藉由CVD法形成例如鎢(W)膜作為高熔點材料。並且，藉由RIE等乾式蝕刻對鎢膜及障壁金屬膜進行回蝕，從而選擇性去除接點區域705、706上及絕緣層820上之鎢膜及障壁金屬膜。藉此，由相同材料形成一體成形之導電焊墊824a、824b及導電插塞823a、823b。
其次，形成自絕緣層820之表面到達放大電晶體AMP之閘極電極806a之表面之連接孔825a、自絕緣層820之表面到達島區域803a之表面的連接孔825b、及自絕緣層820之表面到達島區域803b之表面之連接孔825c。並且，如圖16所示，向該等連接孔825a～825c各者之內部，藉由與上述導電插塞823a、823b相同之方法嵌入導電插塞826a～826c。
其次，於絕緣層820之表面分別形成與導電插塞823a及導電插塞826a電性且機械地連接之配線827a、與導電插塞826b電性且機械地連接之配線827b、與導電插塞823b及導電插塞826c電性且機械地連接之配線827c。該等配線827a～827c係藉由CVD法於絕緣層820之表面上形成例如銅膜作為金屬膜，然後使用周知之光微影技術、各向異性乾式蝕刻技術使銅膜圖案化而形成。
其次，於絕緣層820上形成覆蓋配線827a～827c及絕緣層820之絕緣膜828，然後形成嵌入絕緣層820之表層部中之配線829。
其次，將形成有邏輯電路32等之第3基板部30貼合於第2基板部20。然後，藉由CMP等研磨半導體層701之背面側直至元件分離區域702露出，從而將島區域103元件分離。進而，於半導體層701之背面形成平坦化膜、彩色濾光片及微透鏡等。藉此，圖1所示之第1實施形態之固體攝像裝置1A大致完成。
根據第1實施形態之固體攝像裝置1A之製造方法，藉由相同材料將導電插塞823a與導電焊墊824a一體成形，並藉由相同材料將導電插塞823b與導電焊墊824b一體成形，故而與例如由多晶矽膜形成導電焊墊824a之情形相比，可使異質接合少一個。因此，可製造包含導電插塞823a及導電焊墊824a之導電路徑之電阻值、以及包含導電插塞823a及導電焊墊824a之導電路徑之電阻值得到降低的固體攝像裝置1A。
又，根據第1實施形態之固體攝像裝置1A之製造方法，雜質不會自導電焊墊824a、824b向接點區域705、706擴散，故而可製造接點區域705、706之擴展得到抑制的固體攝像裝置1A。
再者，上述第1實施形態之固體攝像裝置1A中，說明了將絕緣膜804嵌入島區域803間之半導體層801，但半導體層801亦可如後述第10實施形態之圖104所示之半導體基板21般由1個半導體構成。該情形時，與圖104之半導體基板21同樣地，於半導體層801形成包圍電晶體周圍之元件分離層213。又，該情形時，亦可於半導體層801形成供導電插塞823a穿過之貫通孔及供導電插塞823b穿過之貫通孔，然後以嵌入該貫通孔內之方式形成上層之絕緣層820。於半導體層801形成之貫通孔內穿有導電插塞823a、823b之情形時，較佳於半導體層801與導電插塞823a、823b之間介置絕緣膜進行絕緣分離。
又，該第1實施形態之第2基板部20亦可如後述第10實施形態之圖104所示之第2基板部20般，藉由將半導體基板21及21A積層而構成。該情形時，導電插塞823a、823b較佳形成為於與複數個半導體基板絕緣分離之狀態下貫通複數個半導體基板。
(第2實施形態)
＜固體攝像裝置之構成＞
本技術之第2實施形態之固體攝像裝置1B1
基本上與上述第1實施形態1之固體攝像裝置1A構成相同，以下之構成不同。即，本技術之第2實施形態之固體攝像裝置1B1
如圖18所示，於接點區域705、706與導電插塞823a、823b之間具備MIS接點部840a、240b。又，本技術之第2實施形態之固體攝像裝置1B1
中，作為第2半導體層，具備化合物半導體層850來代替上述第1實施形態之半導體層801。
MIS接點部840a具有接點區域705、設置於接點區域705上之絕緣膜841、及設置於絕緣膜841上之導電焊墊842a。MIS接點部840b具有接點區域706、設置於接點區域706上之絕緣膜841、及設置於絕緣膜841上之導電焊墊842b。
MIS接點部840a之絕緣膜841及導電焊墊842a跨於元件分離區域702之第1交叉部702a而配置於4個接點區域705上。同樣地，MIS接點部840b之絕緣膜841及導電焊墊842b亦跨於元件分離區域702之第2交叉部702b而配置於4個接點區域706上。導電焊墊842a及842b係由成膜中或成膜後導入減小電阻值之雜質之多晶矽(摻雜多晶矽)膜形成。絕緣膜841係非晶質狀之膜，例如可使用氧化鈦(TiO2
)膜或鈦酸鍶(SrTiOx
)膜。
MIS接點部840a及840b係藉由以絕緣膜841阻擋自金屬(多晶矽膜)側滲入半導體(接點區域805、806)之帶隙中之電子之波動函數、或者利用絕緣膜/半導體(接點區域805、806)界面產生之界面偶極，產生肖特基障壁有效減少之電界，從而可實現電阻較多晶矽(導電焊墊842a、842b)與結晶矽(接點區域805、806)之接合低的接點。關於MIS接點記載於下述文獻中。
k.-W.Ang,etal.,IEDM2012,P.439.
S.Dattaetal.,VLSItech.pp.174-1752014
化合物半導體層850分別介隔絕緣膜802彼此相鄰而呈平面狀配置，且分別具有作為設置有第2主動元件之複數個元件形成區域之複數個島區域853。化合物半導體層850係於製造製程中，藉由將背面具有絕緣膜802之化合物半導體基板貼合於第1基板部10後，使化合物半導體基板圖案化而形成複數個島區域853，並且將絕緣膜804嵌入複數個島區域853間而形成。作為化合物半導體基板，可使用III-V族材料或IV族材料。作為III-V族材料可使用銦鎵砷(InGaAs)，作為IV族可使用矽鍺(SiGe)、鍺(Ge)。於該第2實施形態中，係使用InGaAs基板。即，複數個島區域853之各者係以包含InGaAs之化合物半導體層850為主體而構成。
於複數個島區域853中之島區域853a，設置有作為第2主動元件之放大電晶體AMP及選擇電晶體SEL(未圖示)。又，於複數個島區域853中之島區域853b，設置有作為第2主動元件之重設電晶體RST。該島區域853a及853b配置於構成1個像素單元PU之4個島區域703上。
雖未詳細圖示，放大電晶體AMP具有設置於島區域853a之閘極絕緣膜855、閘極電極856a、源極區域及汲極區域。又，選擇電晶體SEL亦具有設置於島區域853a之閘極絕緣膜、閘極電極、源極區域及汲極區域。雖未詳細圖示，重設電晶體RST具有設置於島區域853b之閘極絕緣膜855、閘極電極856b、源極區域及汲極區域。閘極絕緣膜855係藉由例如ALD法於島區域上成膜之氧化鋁膜形成。
根據本技術之第2實施形態之固體攝像裝置1B1
，可藉由於接點區域705與導電焊墊842a之間形成較薄之絕緣膜而形成MIS接點部840a，故而可獲得低電阻之浮動擴散部共用接點構造。又，可藉由於接點區域706與導電焊墊842b之間形成較薄之絕緣膜841而形成MIS接點部，故而可獲得低電阻之接點構造。
＜固體攝像裝置之製造方法＞
其次，說明本技術之第2實施形態之固體攝像裝置1B1
之製造方法。
首先，如圖19所示，於半導體層701形成元件分離區域702、島區域703、井區域704、光電二極體PD、傳輸電晶體TR、接點區域705、706等。
其次，於包含島區域703上之半導體層701上之整個面藉由ALD法或濺鍍法形成10～20nm左右之膜厚之氧化鈦(TiOx
)膜，然後於氧化鈦膜上之整個面藉由CVD法以550℃之低溫形成100nm左右之膜厚之多晶矽膜。並且，依序使多晶矽膜及絕緣膜圖案化，如圖20所示，跨於元件分離區域702之第1交叉部702a而於4個島區域703各者之接點區域705上介隔絕緣膜841形成導電焊墊842a，並且跨於元件分離區域702之第2交叉部702b而於4個島區域703各者之接點區域706上介隔絕緣膜841形成導電焊墊842b。藉由該工序，於與元件分離區域702之第1交叉部702a相接之4個接點區域705上形成MIS接點部840a，於與元件分離區域702之第2交叉部702b相接之4個接點區域706上形成MIS接點部840b。
其次，如圖21所示，以覆蓋閘極電極710及MIS接點部840a、840b之方式，於半導體層701之整個主面上形成作為第1絕緣層之絕緣層720。
其次，作為第2半導體層，準備例如包含InGaAs之化合物半導體層850。於該化合物半導體層850之與主面為相反側之背面設置有例如由氧化矽膜形成之絕緣膜801。並且，如圖22所示，於半導體層701之主面側貼合化合物半導體層850。具體而言，於使半導體層701之主面側之絕緣層720、設置於化合物半導體層850之背面側之絕緣膜802對向並彼此密接的狀態下實施熱處理。藉此，如圖22所示，絕緣膜802與絕緣層720一體化，上段之化合物半導體層850與下段之半導體層701介隔絕緣膜802及絕緣層720而彼此接合。又，於絕緣層720上配置化合物半導體層850。然後，例如藉由CMP法研磨化合物半導體層840之主面側，使化合物半導體層850之厚度變薄。
其次，如圖23所示，使用周知之光微影技術及各向異性乾式蝕刻技術等，使化合物半導體層850圖案化為複數個島區域853，然後如圖23所示，將絕緣膜804嵌入島區域853間而使化合物半導體層850之主面側平坦化。
其次，如圖24所示，於複數個島區域853中之島區域853a形成作為第2主動元件之放大電晶體AMP及選擇電晶體SEL(未圖示)，並且於複數個島區域853中之島區域853b形成作為第2主動元件之重設電晶體RST。該等第2主動元件係藉由首先於包含島區域853上之化合物半導體層850之整個主面上藉由ALD法形成10nm左右之膜厚之Al2O3膜形成的閘極絕緣膜855。然後，於閘極絕緣膜855上之整個面上藉由濺鍍法形成100nm左右之膜厚之鋁(Al)或鋁合金膜形成之閘極電極材。接著，使閘極電極材及閘極絕緣膜855依序圖案化而於島區域853a、853b上介置閘極絕緣膜855形成閘極電極856a、856b。然後，藉由550℃以下之低溫之摻雜磊晶(Doped Epitaxial)成長法形成源極區域及汲極區域。藉此，於島區域853a形成放大電晶體AMP及選擇電晶體SEL，並且於島區域853b形成重設電晶體RST。
該工序中，MIS接點部840a、840b之絕緣膜841亦暴露於形成第2主動元件時之熱處理溫度。MIS接點部840a、840b之絕緣膜841若暴露於高溫則特性容易不穩定，難以維持低電阻，第2主動元件係藉由550℃以下之低溫製程形成，故而形成第2主動元件之後亦能維持MIS接點部840a、840b之低電阻。
其次，形成覆蓋島區域853a、853b之作為第2絕緣層之絕緣層820。並且，如圖25所示，使絕緣層820之表面平坦化。
其次，如圖25所示，形成自絕緣層820之表面到達導電焊墊842a之表面之連接孔821a，並且形成自絕緣層820之表面到達導電焊墊842b之表面之連接孔821b。該連接孔821a、821b係使用周知之光微影技術及各向異性乾式蝕刻技術形成。
其次，藉由與上述第1實施形態相同之方法向連接孔821a、821b內嵌入導電材，從而於連接孔821a、821b形成導電插塞823a、823b。並且，實施與上述第1實施形態相同之方法，形成連接孔825a～825c、導電插塞826a～826c、配線827a～827c、絕緣膜828、配線829等，然後貼合第3基板部30，於半導體層701之背面形成平坦化膜831、彩色濾光片832及微透鏡833等。藉此，圖18所示之第2實施形態之固體攝像裝置1B1
大致完成。
根據本技術之第2實施形態之固體攝像裝置1B1
之製造方法，形成MIS接點部後藉由低溫製程形成第2主動元件，故而可提供具有維持低電阻之MIS接點部840a、840b之固體攝像裝置1B 1
。又，藉此可於光電二極體PD上積層第2主動元件、邏輯電路，從而可增大像素面積，提供超高感度之固體攝像裝置1B1
。
再者，於該第2實施形態之固體攝像裝置1B1
中，亦可使第2基板部20如後述第10實施形態之圖104所示之第2基板部20般，將半導體基板21及21A積層而構成(將複數個半導體基板積層之構成)。
(第3實施形態)
＜固體攝像裝置之構成＞
上述第2實施形態中，說明了使用化合物半導體層850作為第2半導體層之情形。然而，如圖26所示，本技術與上述第1實施形態同樣地亦能使用單晶矽形成之半導體層801作為第2半導體層。
具體而言，如圖27所示，準備於半導體層701上形成有作為第1絕緣層之絕緣層720之基板部，如圖28所示，準備形成有作為覆蓋半導體層801之第2絕緣層之絕緣層820的基板部。然後，如圖29所示，於使半導體層701之主面側之絕緣層720與半導體層801之背面側之絕緣膜802對向並彼此密接之狀態下實施熱處理使其等貼合。並且，之後實施與上述第2實施形態相同之工序，如圖26所示，形成連接孔825a～825c、配線825a～825c、絕緣膜828、配線829等。
根據該第3實施形態之固體攝像裝置1B2
之製造方法，係使實施高溫之熱處理而形成有第2主動元件之基板部、與預先形成有MIS接點部840a、840b之基板部貼合，故而可提供具有維持低電阻之MIS接點部840a、840b之固體攝像裝置1B2
。
再者，於該第3實施形態之固體攝像裝置1B2
中，第2基板部20亦可如後述第10實施形態之圖104所示之第2基板部20般，將半導體基板21及21A積層而構成(將複數個半導體基板積層之構成)。
(第4實施形態)
＜固體攝像裝置之構成＞
本技術之第4實施形態之固體攝像裝置1C基本上與上述第1實施形態之固體攝像裝置1之構成相同，以下之構成不同。
即，如圖30及圖31所示，本技術之第4實施形態之固體攝像裝置1C具備導電插塞875a、875b，該等導電插塞875a、875b介隔絕緣膜873嵌入自絕緣層820之表面到達導電焊墊864a、864b之表面之貫通孔871a、871b內。又，本技術之第4實施形態之固體攝像裝置1C具備元件分離區域876，其包含將半導體層801之元件形成區域與島區域803分離之分離槽872、設置於分離槽872之側壁之絕緣膜873、及嵌入分離槽內之絕緣膜873之內側的導電材874。
導電焊墊864a係與導電插塞875a分開而形成。導電焊墊864a跨於元件分離區域702之第1交叉部702a而配置於4個接點區域705上，與4個接點區域705電性且機械地連接。同樣地，導電焊墊864b係與導電插塞875b分開而形成。並且，導電焊墊864b跨於元件分離區域702之第2交叉部702b而配置於4個接點區域706上，與4個接點區域706電性且機械地連接。導電焊墊864a及864b例如由成膜中或成膜後導入減小電阻值之雜質之多晶矽(摻雜多晶矽)膜形成。另一方面，導電插塞875a、875b係與第1實施形態之導電插塞823a、823b同樣地由高熔點金屬材料中之鎢形成。
本技術之第4實施形態之固體攝像裝置1C係藉由導電材874平面地包圍形成有第2主動元件之島區域803。因此，根據本技術之第4實施形態之固體攝像裝置1C，可屏蔽入射光之散射，故而可抑制混色，從而獲得超高感度之固體攝像裝置1C。
＜固體攝像裝置之製造方法＞
其次，參照圖32～圖36，說明第4實施形態之固體攝像裝置之製造方法之一例。
首先，如圖32所示，於半導體層701形成元件分離區域702、島區域703、井區域704、光電二極體PD、傳輸電晶體TR、接點區域705、706、導電焊墊864a、864b等。
其次，如圖32所示，以覆蓋閘極電極710及導電焊墊864a、864b之方式，於半導體層701之整個主面上形成作為第1絕緣層之絕緣層720。
其次，藉由與上述第1實施形態相同之方法，如圖33所示，於半導體層101之主面側貼合半導體層801。具體而言，於使半導體層101之主面側之絕緣層720、與設置於半導體層801之背面側之絕緣膜802對向並彼此密接的狀態下實施熱處理。藉此，如圖33所示，絕緣膜802與絕緣層720一體化，上段之半導體層801與下段之半導體層701介隔絕緣膜802及絕緣層720而彼此接合。又，於絕緣層720上配置半導體層801。然後，例如藉由CMP法研磨半導體層801之主面側，從而使半導體層801之厚度變薄。
其次，如圖34所示，保留半導體層801之元件分離區域地於半導體層801之複數個元件形成區域中之與島區域803a對應之元件形成區域形成作為第2主動元件之放大電晶體AMP及選擇電晶體，並且於複數個元件形成區域中之與島區域803b對應之元件形成區域形成作為第2主動元件之重設電晶體RST。該等第2主動元件係藉由與上述第1實施形態相同之方法形成。
其次，形成覆蓋島區域803a、803b之作為第2絕緣層之絕緣層820。並且，如圖35所示，使絕緣層820之表面平坦化。
其次，如圖35所示，形成自絕緣層820之表面到達導電焊墊864a之表面之連接孔871a，並且形成自絕緣層820之表面到達導電焊墊864b之連接孔871b。進而，藉由蝕刻去除半導體層801之元件分離區域而形成島區域803。該島區域803之形成可藉由與連接孔871a、871b之形成相同之工序進行。即，藉由使用具有連接孔871a、871b之圖案及島區域803之圖案之光罩(主光罩)，以相同工序對半導體層801實施用於形成連接孔871a、871b之蝕刻、及用於形成島區域803之蝕刻。藉由蝕刻半導體層801之元件分離區域而形成島區域803，從而於相鄰之島區域803之間形成分離槽872。
其次，例如藉由CVD法形成覆蓋連接孔871a、871b內及分離槽872內之半導體層801之氧化矽膜等絕緣膜873。然後，例如使用RIE等各向異性蝕刻技術選擇性去除絕緣層820之表面上、連接孔871a、871b之底部及分離槽872之底部存在的絕緣膜873。
其次，如圖36所示，向連接孔871a、871b內之絕緣膜873之內側嵌入導電材874而於連接孔871a、871b之內部形成由導電材874形成之導電插塞875a、875b，並且向分離槽872內之絕緣膜873之內側嵌入導電材274。導電插塞875a、875b藉由連接孔871a、871b內之絕緣膜873而與連接孔871a、871b內之半導體層801絕緣。又，分離槽872內之導電材874藉由分離槽872內之絕緣膜873而與分離槽872內之半導體層801絕緣。
其次，實施與上述第1實施形態相同之方法，形成連接孔825a～825c、導電插塞826a～826c、配線827a～827c、絕緣膜828、配線829等，然後貼合第3基板部30，於半導體層701之背面形成平坦化膜831、彩色濾光片832及微透鏡833等。藉此，圖30及圖31所示之第4實施形態之固體攝像裝置1C大致完成。
根據本技術之第4實施形態之固體攝像裝置1C之製造方法，可提供藉由導電材平面地包圍形成有第2主動元件之島區域803之固體攝像裝置1C。
又，根據本技術之第4實施形態之固體攝像裝置1C之製造方法，可藉由於連接孔871a、871b內形成導電插塞875a、875b之工序而利用導電材包圍島區域，故而可削減製造工序數，實現固體攝像裝置1C之低成本化。
再者，於該第4實施形態之固體攝像裝置1C中，第2基板部20亦可如後述第10實施形態之圖104所示之第2基板部20般、將半導體基板21及21A積層而構成(將複數個半導體基板積層而構成)。該情形時，介隔絕緣膜873嵌入貫通孔871a、871b內之導電插塞875a、875b亦可貫通複數個半導體基板。
(第5實施形態)
＜固體攝像裝置之構成＞
本技術之第5實施形態之固體攝像裝置1D與上述第1實施形態之固體攝像裝置1A之不同點係像素單元之構成。即，第1實施形態之固體攝像裝置1A之像素單元PU係於1個讀出電路上連接4個感測器像素12而構成。相對於此，本技術之第5實施形態之固體攝像裝置1D之像素單元係於1個讀出電路上連接1個像素單元而構成。並且，如圖37所示，將讀出電路之放大電晶體AMP之閘極電極882、與共用感測器像素之浮動擴散部FD之接點區域705電性連接的導電路徑亦設置於每個感測器像素。並且，導電路徑具有嵌入連接孔888內部之導電插塞889，該連接孔888自作為第2絕緣層之絕緣層887之表面到達接點區域705之表面。
放大電晶體AMP係設置於作為第2半導體層之半導體層801之將元件形成區域分別分割之島區域884。圖37中，彼此相鄰之2個讀出電路各者之放大電晶體AMP係與一個島區域884並排設置。放大電晶體AMP具有：閘極絕緣膜881，例如設置於島區域884之主面，包含熱氧化矽膜；閘極電極882，其設置於該閘極絕緣膜881上，包含多晶矽膜；以及源極區域及汲極區域，其等形成於島區域884之表層部，包含半導體區域。
於島區域884，上下方向貫通之貫通孔885對應導電插塞889而設。並且，於島區域884之貫通孔885內之壁面及外周之側面，設置有側壁886，該側壁886係由蝕刻選擇比高於覆蓋島區域884之絕緣層887之材料形成。並且，導電插塞889沿著側壁886形成。側壁886係由可與氧化矽膜形成蝕刻選擇比之SiN膜、SiBN膜、SiBCN膜之至少任一個膜形成。
＜固體攝像裝置之製造方法＞
其次，參照圖38～圖45，說明第5實施形態之固體攝像裝置1D之製造方法。
首先，如圖38所示，於半導體層701形成元件分離區域702、島區域703、井區域704、光電二極體PD、傳輸電晶體TR、接點區域705等。
其次，如圖38所示，以覆蓋閘極電極710之方式於半導體層701之整個主面上形成作為第1絕緣層之絕緣層720。
其次，藉由與上述第1實施形態相同之方法，如圖39所示，於半導體層701之主面側貼合半導體層801。具體而言，於使半導體層701之主面側之絕緣層720、與半導體層801之背面側之絕緣膜802對向並彼此密接的狀態下實施熱處理。藉此，如圖39所示，絕緣膜802與絕緣層720一體化，上段之半導體層801與下段之半導體層701經由絕緣膜802及絕緣層720而彼此接合。又，於絕緣層720上配置半導體層801。然後，藉由例如CMP法研磨半導體層801之主面側，使半導體層801之厚度變薄。
其次，如圖40所示，保留半導體層801之元件分離區域地，於半導體層801之複數個元件形成區域形成作為第2主動元件之放大電晶體AMP。又，雖未圖示，但形成作為第2主動元件之選擇電晶體及重設電晶體RST。該等第2主動元件係藉由與上述第1實施形態相同之方法形成。
其次，如圖41所示，使用周知之光微影技術及各向異性乾式蝕刻技術等，將半導體層801之元件形成區域分割而形成複數個島區域884，並且於島區域884形成用於穿過導電插塞889之貫通孔885。貫通孔885於俯視時係配置於與接點區域705重疊之位置。
其次，如圖42所示，於島區域884之貫通孔885內之側壁及島區域884之外周之側壁形成側壁886。側壁886可藉由例如以覆蓋島區域884之貫通孔885內之側壁及島區域884之外周之側壁的方式，藉由CVD法堆積絕緣膜，然後對絕緣膜實施各向異性乾式蝕刻而形成。側壁886例如由氮化矽膜形成。
其次，如圖43所示，藉由例如CVD法形成作為第2絕緣層的絕緣層887，其以嵌入相鄰之島區域884之間及島區域884之貫通孔885之側壁886之內側的方式覆蓋島區域884。絕緣層887係由相對於側壁886具有選擇性之氧化矽形成。
其次，於使絕緣層887之表面平坦化之後，如圖44所示，形成自絕緣層887之表面穿過島區域884之貫通孔885而到達接點區域705之表面的連接孔888。此時，連接孔888係使用光微影技術形成，即便因遮罩之對準偏離之影響導致光阻圖案於與側壁886平面重疊之方向上位置偏離，亦能沿著側壁886形成連接孔888。
其次，如圖45所示，藉由與上述第1實施形態相同之方法向連接孔888內嵌入導電材而形成導電插塞889。並且，實施與上述第1實施形態相同之方法，形成連接孔825、導電插塞826、配線890、絕緣膜828、配線829等，然後貼合第3基板部30，從而於半導體層701之背面形成平坦化膜、彩色濾光片及微透鏡等。藉此，圖37所示之第5實施形態之固體攝像裝置1D大致完成。
根據本技術之第5實施形態之固體攝像裝置1D之製造方法，連接孔888係沿著側壁886形成，故而嵌入該連接孔888內之導電插塞889亦沿著連接孔888形成。因此，可減少導電插塞889與半導體層(島區域884)之位置偏離。另一方面，寄生於導電插塞889之寄生電容因導電插塞889與半導體層(島區域884)之位置偏離而不均。因此，根據本技術之第5實施形態之固體攝像裝置1D之製造方法，可減少寄生於導電插塞889之寄生電容之不均。又，寄生於導電插塞889之寄生電容之不均會影響轉換效率之不均。因此，由於能夠減少寄生於導電插塞889之寄生電容之不均，故而可實現轉換效率之穩定化。
再者，於該第5實施形態之固體攝像裝置1D中，亦可使第2基板部20如後述第10實施形態之圖104所示之第2基板部20般、將半導體基板21及21A積層而構成(將複數個半導體基板積層之構成)。該情形時，導電插塞889亦可沿著分別形成於複數個半導體基板之側壁286形成。
(第6實施形態)
＜固體攝像裝置之構成＞
如圖46所示，本技術之第6實施形態之固體攝像裝置1E具有與上述第5實施形態之固體攝像裝置1D大致相同之構成，以下之構成不同。
即，本技術之第6實施形態之固體攝像裝置1E於島區域884(半導體層)與側壁886之間具備介電常數低於側壁886之低介電膜891。作為低介電膜891，較佳使用N含量低於側壁886、且添加有B、O、C等之Si系之低介電材料。進而，亦可為含氣泡之多孔狀，且還可為2層以上之積層膜。
根據本技術之第6實施形態之固體攝像裝置1E，可減少寄生電容之不均，並且亦能減小寄生電容自身。
上述第6實施形態中，如圖47(a)所示，對導電插塞889貫通島區域884之情形進行了說明。然而，本技術並不限定於此，例如，如圖47(b)所示，亦能適用於導電插塞889於上下方向穿過2個島區域884之間的情形。又，本技術如圖47(c)所示亦能適用於2個導電插塞889個別地穿過島區域884與另一島區域之間的情形。
(第7實施形態)
以下，參照圖式詳細地說明第7實施形態。再者，說明係按以下順序進行。
1.實施形態(具有3個基板之積層構造之攝像裝置)
2.變化例1(平面構成之例1)
3.變化例2(平面構成之例2)
4.變化例3(平面構成之例3)
5.變化例4(於像素陣列部之中央部具有基板間之接點部的例)
6.變化例5(具有平面型之傳輸電晶體之例)
7.變化例6(於1個像素電路連接有1個像素之例)
8.變化例7(像素分離部之構成例)
9.適用例(攝像系統)
10.應用例
＜1.實施形態＞
[攝像裝置1之功能構成]
圖48係表示本發明之一實施形態之攝像裝置(攝像裝置1)之功能構成之一例的方塊圖。
圖48之攝像裝置1例如包含輸入部510A、列驅動部520、時序控制部530、像素陣列部540、行信號處理部550、圖像信號處理部560及輸出部510B。
於像素陣列部540，陣列狀重複配置有像素541。更具體而言，以包含複數個像素之像素共用單元539為重複單位，重複配置為包含列方向及行方向之陣列狀。再者，本說明書中，為了方便起見，有時將列方向稱為H方向，將與列方向正交之行方向稱為V方向。於圖48之例中，1個像素共用單元539包含4個像素(像素541A、541B、541C、541D)。像素541A、541B、541C、541D分別具有光電二極體PD(示於後述圖53等)。像素共用單元539係共用1個像素電路(後述圖50之像素電路210)之單位。換言之，每4個像素(像素541A、541B、541C、541D)具有1個像素電路(後述像素電路210)。藉由使該像素電路分時動作，依序讀出像素541A、541B、541C、541D各者之像素信號。像素541A、541B、541C、541D例如配置為2列×2行。於像素陣列部540，與像素541A、541B、541C、541D一併設置有複數個列驅動信號線542及複數個垂直信號線(行讀出線)543。列驅動信號線542於像素陣列部540在列方向並排排列，驅動複數個像素共用單元539各者所含之像素541。驅動像素共用單元539之中在列方向並排排列之各像素。後文參照圖51詳細進行說明，像素共用單元539設置有複數個電晶體。為了分別驅動該等複數個電晶體，於1個像素共用單元539連接複數個列驅動信號線542。於垂直信號線(行讀出線)543連接有像素共用單元539。自像素共用單元539所含之像素541A、541B、541C、541D各者，經由垂直信號線(行讀出線)543而讀出像素信號。
列驅動部520例如包含決定用於像素驅動之列之位置之列位址控制部、換言之列解碼器部、以及產生用於驅動像素541A、541B、541C、541D之信號之列驅動電路部。
行信號處理部550例如連接於垂直信號線543，具備像素541A、541B、541C、541D(像素共用單元539)及形成源極隨耦電路之負載電路部。行信號處理部550亦可具有將經由垂直信號線543自像素共用單元539讀出之信號放大的放大電路部。行信號處理部550亦可具有雜訊處理部。雜訊處理部中，例如自經過光電轉換後自像素共用單元539讀出之信號去除系統之雜訊位準。
行信號處理部550例如具有類比數位轉換器(ADC)。類比數位轉換器中，將自像素共用單元539讀出之信號或經上述雜訊處理之類比信號轉換為數位信號。ADC例如包含比較器部及計數器部。比較器部中，對作為轉換對象之類比信號、與作為比較對象之參照信號進行比較。計數器部中，計測直至比較器部之比較結果反轉為止之時間。行信號處理部550亦可包含進行讀出行之掃描控制之水平掃描電路部。
時序控制部530基於輸入至裝置之基準時脈信號、時序控制信號，向列驅動部520及行信號處理部550供給控制時序之信號。
圖像信號處理部560係針對經光電轉換所得之資料、換言之攝像裝置1進行攝像動作所得之資料，實施各種信號處理之電路。圖像信號處理部560例如包含圖像信號處理電路部及資料保持部。圖像信號處理部560亦可包含處理器部。
於圖像信號處理部560執行之信號處理之一例係色調曲線修正處理，即，於經AD轉換之攝像資料係拍攝較暗被攝體之資料之情形時增加灰階，係拍攝較亮被攝體之資料之情形時減小灰階。該情形時，較理想係將基於何種色調曲線修正攝像資料之灰階之色調曲線之特性資料，預先記憶於圖像信號處理部560之資料保持部。
輸入部510A例如用於將上述基準時脈信號、時序控制信號及特性資料等自裝置外部輸入至攝像裝置1。時序控制信號例如係垂直同步信號及水平同步信號等。特性資料例如記憶於圖像信號處理部560之資料保持部。輸入部510A例如包含輸入端子511、輸入電路部512、輸入振幅變更部513、輸入資料轉換電路部514及電源供給部(未圖示)。
輸入端子511係用於輸入資料之外部端子。輸入電路部512用於將輸入至輸入端子511之信號獲取至攝像裝置1之內部。輸入振幅變更部513中，輸入電路部512獲取之信號之振幅變更為於攝像裝置1之內部容易利用之振幅。輸入資料轉換電路部514中，變更輸入資料之資料行之排列。輸入資料轉換電路部514例如由串行並行轉換電路構成。該串行並行轉換電路中，將作為輸入資料接收之串行信號轉換為並行信號。再者，輸入部510A中，亦可省略輸入振幅變更部513及輸入資料轉換電路部514。電源供給部基於自外部向攝像裝置1供給之電源，供給設定為攝像裝置1之內部所需之各種電壓之電源。
於攝像裝置1連接於外部之記憶體元件時，亦可於輸入部510A設置接收外部記憶體元件之資料之記憶體介面電路。外部之記憶體元件例如係快閃記憶體、SRAM及DRAM等。
輸出部510B向裝置外部輸出圖像資料。該圖像資料例如係攝像裝置1拍攝之圖像資料、及經圖像信號處理部560進行信號處理後之圖像資料等。輸出部510B例如包含輸出資料轉換電路部515、輸出振幅變更部516、輸出電路部517及輸出端子518。
輸出資料轉換電路部515例如由並行串行轉換電路構成，輸出資料轉換電路部515中，將攝像裝置1內部使用之並行信號轉換為串行信號。輸出振幅變更部516變更攝像裝置1之內部使用之信號之振幅。經變更之振幅之信號容易於連接攝像裝置1外部之外部元件利用。輸出電路部517係將資料自攝像裝置1之內部輸出至裝置外部之電路，藉由輸出電路部517，驅動連接於輸出端子518之攝像裝置1外部之配線。輸出端子518中，將資料將攝像裝置1輸出至裝置外部。輸出部510B中，亦可省略輸出資料轉換電路部515及輸出振幅變更部516。
當攝像裝置1連接於外部之記憶體元件時，亦可於輸出部510B設置將資料輸出至外部之記憶體元件之記憶體介面電路。外部之記憶體元件例如係快閃記憶體、SRAM及DRAM等。
[攝像裝置1之概略構成]
圖49及圖50表示攝像裝置1之概略構成之一例。攝像裝置1具備3個基板(第1基板100、第2基板200、第3基板300)。圖49模式性表示第1基板100、第2基板200、第3基板300各者之平面構成，圖50模式性表示彼此積層之第1基板100、第2基板200及第3基板300之剖面構成。圖50對應於沿著圖49所示之III-III'線之剖面構成。攝像裝置1係將3個基板(第1基板100、第2基板200、第3基板300)貼合而構成之三維構造之攝像裝置。第1基板100包含半導體層100S及配線層100T。第2基板200包含半導體層200S及配線層200T。第3基板300包含半導體層300S及配線層300T。此處，第1基板100、第2基板200及第3基板300之各基板所含之配線與其周圍之層間絕緣膜為了方便起見一併稱為設置於各基板(第1基板100、第2基板200及第3基板300)之配線層(100T、200T、300T)。第1基板100、第2基板200及第3基板300依序積層，沿著積層方向按照半導體層100S、配線層100T、半導體層200S、配線層200T、配線層300T及半導體層300S之順序配置。第1基板100、第2基板200及第3基板300之具體構成於下文敍述。圖50所示之箭頭表示光L向攝像裝置1之入射方向。本說明書中，為了方便起見在之後的剖視圖中，有時將攝像裝置1之光入射側稱為「下」「下側」「下方」，將光入射側之相反側稱為「上」「上側」「上方」。又，本說明書中，為了方便起見，關於具備半導體層及配線層之基板，有時將配線層之側稱為表面、將半導體層之側稱為背面。再者，說明書之記載並不限定於上述名稱。攝像裝置1例如係背面照射型攝像裝置，光自具有光電二極體之第1基板100之背面側入射。
像素陣列部540及像素陣列部540所含之像素共用單元539均使用第1基板100及第2基板200之兩者構成構成。第1基板100設置有像素共用單元539所含之複數個像素541A、541B、541C、541D。該等像素541之各者具有光電二極體(後述光電二極體PD)及傳輸電晶體(後述傳輸電晶體TR)。第2基板200設置有像素共用單元539所含之像素電路(後述像素電路210)。像素電路讀出自像素541A、541B、541C、541D各者之光電二極體經由傳輸電晶體傳輸之像素信號、或者重設光電二極體。該第2基板200除了具有此種像素電路外，還具有在列方向延伸之複數個列驅動信號線542及在行方向延伸之複數個垂直信號線543。第2基板200進而具有於列方向延伸之電源線544。第3基板300例如具有輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B。列驅動部520例如於第1基板100、第2基板200及第3基板300之積層方向(以下僅稱為積層方向)，一部分設置於與像素陣列部540重疊之區域。更具體而言，列驅動部520於積層方向設置於與像素陣列部540之H方向之端部附近重疊的區域(圖49)。行信號處理部550例如於積層方向，一部分設置於與像素陣列部540重疊之區域。更具體而言，行信號處理部550於積層方向設置於與像素陣列部540之V方向之端部附近重疊的區域(圖49)。雖然省略圖示，輸入部510A及輸出部510B亦可設置於第3基板300以外之部分，例如亦可配置於第2基板200。或者，亦可於第1基板100之背面(光入射面)側設置輸入部510A及輸出部510B。再者，設置於上述第2基板200之像素電路亦可有其他名稱，亦被稱為像素電晶體電路、像素電晶體群、像素電晶體、像素讀出電路或讀出電路。本說明書中，使用像素電路之名稱。
第1基板100與第2基板200例如藉由貫通電極(後述圖53之貫通電極120E、121E)而電性連接。第2基板200與第3基板300例如經由接點部201、202、301、302而電性連接。於第2基板200設置有接點部201、202，於第3基板300設置有接點部301、302。第2基板200之接點部201與第3基板300之接點部301相接，第2基板200之接點部202與第3基板300之接點部302相接。第2基板200具有設置有複數個接點部201之接點區域201R、及設置有複數個接點部202之接點區域202R。第3基板300具有設置有複數個接點部301之接點區域301R、及設置有複數個接點部302之接點區域302R。接點區域201R、301R於積層方向設置於像素陣列部540與列驅動部520之間(圖50)。換言之，接點區域201R、301R例如設置於列驅動部520(第3基板300)與像素陣列部540(第2基板200)於積層方向重疊之區域、或該附近區域。接點區域201R、301R例如配置於此種區域中之H方向之端部(圖49)。第3基板300中，例如於列驅動部520之一部分、具體而言重疊於列驅動部520之H方向之端部之位置設置有接點區域301R(圖49、圖50)。接點部201、301例如將設置於第3基板300之列驅動部520、與設置於第2基板200之列驅動線542連接。接點部201、301例如亦可將設置於第3基板300之輸入部510A與電源線544及基準電位線(後述基準電位線VSS)連接。接點區域202R、302R於積層方向設置於像素陣列部540與行信號處理部550之間(圖50)。換言之，接點區域202R、302R例如設置於行信號處理部550(第3基板300)與像素陣列部540(第2基板200)於積層方向重疊之區域、或該附近區域。接點區域202R、302R例如配置於此種區域中之V方向之端部(圖49)。第3基板300中，例如於行信號處理部550之一部分、具體而言與行信號處理部550之V方向之端部重疊的位置設置有接點區域301R(圖49、圖50)。接點部202、302例如將自像素陣列部540具有之複數個像素共用單元539各自輸出之像素信號(與光電二極體進行光電轉換後產生之電荷之量對應的信號)，連接於設置在第3基板300之行信號處理部550。像素信號係自第2基板200發送至第3基板300。
圖50如上述般係攝像裝置1之剖視圖之一例。第1基板100、第2基板200、第3基板300經由配線層100T、200T、300T而電性連接。例如，攝像裝置1具有將第2基板200與第3基板300電性連接之電性連接部。具體而言，藉由導電材料形成之電極形成接點部201、202、301、302。導電材料例如有銅(Cu)、鋁(Al)、金(Au)等金屬材料。接點區域201R、202R、301R、302R例如藉由將作為電極形成之配線彼此直接接合，將第2基板與第3基板電性連接，而可進行第2基板200與第3基板300間之信號之輸入及/或輸出。
將第2基板200與第3基板300電性連接之電性連接部可設置於所需之部位。例如，如圖50中之接點區域201R、202R、301R、302R所示，亦可設置於在積層方向與像素陣列部540重疊之區域。又，亦可將電性連接部設置於在積層方向不與像素陣列部540重疊之區域。具體而言，可設置於在積層方向與配置於像素陣列部540之外側之周邊部重疊之區域。
於第1基板100及第2基板200例如設置有連接孔部H1、H2。連接孔部H1、H2貫通第1基板100及第2基板200(圖50)。連接孔部H1、H2設置於像素陣列部540(或與像素陣列部540重疊之部分)之外側(圖49)。例如，連接孔部H1於H方向上設置於較像素陣列部540更為外側，連接孔部H2於V方向上設置於較像素陣列部540更為外側。例如，連接孔部H1到達設置於第3基板300之輸入部510A，連接孔部H2到達設置於第3基板300之輸出部510B。連接孔部H1、H2可為空孔，且至少一部分包含導電材料。例如有如下構成：將接合線連接於作為輸入部510A及/或輸出部510B而形成之電極。或者有如下構成：將作為輸入部510A及/或輸出部510B而形成之電極、與設置於連接孔部H1、H2之導電材料連接。設置於連接孔部H1、H2之導電材料可嵌入連接孔部H1、H2之一部分或全部，亦可於連接孔部H1、H2之側壁形成導電材料。
再者，圖50中設為於第3基板300設置輸入部510A、輸出部510B之構造，但並不限定於此。例如，亦可藉由將第3基板300之信號經由配線層200T、300T發送至第2基板200，而於第2基板200設置輸入部510A及/或輸出部510B。同樣地，亦可藉由將第2基板200之信號經由配線層100T、200T發送至第1基板100，而於第1基板100設置輸入部510A及/或輸出部510B。
圖51係表示像素共用單元539之構成之一例之等效電路圖。像素共用單元539包含複數個像素541(圖51中表示像素541A、541B、541C、541D之4個像素541)、連接於該等複數個像素541之1個像素電路210、以及連接於像素電路210之垂直信號線5433。像素電路210例如包含4個電晶體，具體而言，包含放大電晶體AMP、選擇電晶體SEL、重設電晶體RST及FD轉換增益切換電晶體FD。如上所述，像素共用單元539藉由使1個像素電路210分時動作，將像素共用單元539所含之4個像素541(像素541A、541B、541C、541D)各自之像素信號依序輸出至垂直信號線543。將複數個像素541連接有1個像素電路210，該等複數個像素541個像素信號藉由1個像素電路210而分時輸出之態樣稱為「複數個像素541共用1個像素電路210」。
像素541A、541B、541C、541D具有彼此共通之構成要素。以下，為了將像素541A、541B、541C、541D之構成要素彼此區分，於像素541A之構成要素之符號之末尾附加識別號1，於像素541B之構成要素之符號之末尾附加識別號2，於像素541C之構成要素之符號之末尾附加識別號3，於像素541D之構成要素之符號之末尾附加識別號4。於無需將像素541A、541B、541C、541D之構成要素彼此區分之情形時，則省略像素541A、541B、541C、541D之構成要素之符號之末尾的識別號。
像素541A、541B、541C、541D例如具有光電二極體PD、與光電二極體PD電性連接之傳輸電晶體TR、及電性連接於傳輸電晶體TR之浮動擴散部FD。光電二極體PD(PD1、PD2、PD3、PD4)中，陰極電性連接於傳輸電晶體TR之源極，陽極電性連接於基準電位線(例如接地)。光電二極體PD對入射之光進行光電轉換，產生與其受光量相應之電荷。傳輸電晶體TR(傳輸電晶體TR1、TR2、TR3、TR4)例如係n型之CMOS(Complementary Metal Oxide Semiconductor)電晶體。傳輸電晶體TR中，汲極電性連接於浮動擴散部FD，閘極電性連接於驅動信號線。該驅動信號線係與1個像素共用單元539連接之複數個列驅動信號線542(參照圖48)中之一部分。傳輸電晶體TR將光電二極體PD產生之電荷傳輸至浮動擴散部FD。浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)係形成於p型半導體層中之n型擴散層區域。浮動擴散部FD係將自光電二極體PD傳輸之電荷臨時保持之電荷保持構件，且係產生與此電荷量相應之電壓之電荷-電壓轉換構件。
1個像素共用單元539所含之4個浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)彼此電性連接，並且電性連接於放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極。FD轉換增益切換電晶體FDG之汲極連接於重設電晶體RST之源極，FD轉換增益切換電晶體FDG之閘極連接於驅動信號線。該驅動信號線係連接於1個像素共用單元539之複數個列驅動信號線542中之一部分。重設電晶體RST之汲極連接於電源線VDD，重設電晶體RST之閘極連接於驅動信號線。該驅動信號線係連接於1個像素共用單元539之複數個列驅動信號線542中之一部分。放大電晶體AMP之閘極連接於浮動擴散部FD，放大電晶體AMP之汲極連接於電源線VDD，放大電晶體AMP之源極連接於選擇電晶體SEL之汲極。選擇電晶體SEL之源極連接於垂直信號線543，選擇電晶體SEL之閘極連接於驅動信號線。該驅動信號線係連接於1個像素共用單元539之複數個列驅動信號線542中之一部分。
若傳輸電晶體TR變成接通狀態，則傳輸電晶體TR將光電二極體PD之電荷傳輸至浮動擴散部FD。傳輸電晶體TR之閘極(傳輸閘極TG)例如包含所謂之縱型電極，如後述圖53所示，以自半導體層(後述圖53之半導體層100S)之表面到達PD之深度延伸設置。重設電晶體RST將浮動擴散部FD之電位重設為特定之電位。若重設電晶體RST變成接通狀態，則將浮動擴散部FD之電位重設為電源線VDD之電位。選擇電晶體SEL控制自像素電路210之像素信號之輸出時序。放大電晶體AMP產生與浮動擴散部FD保持之電荷之位準相應之電壓之信號作為像素信號。放大電晶體AMP經由選擇電晶體SEL連接於垂直信號線543。該放大電晶體AMP於行信號處理部550中與連接於垂直信號線543之負載電路部(參照圖48)一併構成源極隨耦。若選擇電晶體SEL變成接通狀態，則放大電晶體AMP將浮動擴散部FD之電壓經由垂直信號線543而輸出至行信號處理部550。重設電晶體RST、放大電晶體AMP及選擇電晶體SEL例如係N型之CMOS電晶體。
FD轉換增益切換電晶體FDG用於變更浮動擴散部FD中之電荷-電壓轉換之增益。一般而言，於較暗場所拍攝時像素信號較小。基於Q＝CV，進行電荷電壓轉換時，浮動擴散部FD之電容(FD電容C)越大，則放大電晶體AMP中轉換為電壓時之V越小。另一方面，於較亮場所像素信號變大，故而FD電容C越大則浮動擴散部FD中越不會完全接收光電二極體PD之電荷。進而，為了使放大電晶體AMP中轉換為電壓時之V不會變得過大(換言之使其變小)，需要增大FD電容C。基於該等，當FD轉換增益切換電晶體FDG接通時，增加了FD轉換增益切換電晶體FDG之閘極電容，故而整體之FD電容C變大。另一方面，當FD轉換增益切換電晶體FDG斷開時，整體之FD電容C變小。如此，藉由切換FD轉換增益切換電晶體FDG之接通斷開，可改變FD電容C，從而可切換轉換效率。FD轉換增益切換電晶體FDG例如係N型之CMOS電晶體。
再者，亦可構成為不設置FD轉換增益切換電晶體FDG。此時，例如像素電路210例如由放大電晶體AMP、選擇電晶體SEL及重設電晶體RST之3個電晶體構成。像素電路210例如具有放大電晶體AMP、選擇電晶體SEL、重設電晶體RST及FD轉換增益切換電晶體FDG等像素電晶體中之至少1個。
選擇電晶體SEL亦可設置於電源線VDD與放大電晶體AMP之間。該情形時，重設電晶體RST之汲極電性連接於電源線VDD及選擇電晶體SEL之汲極。選擇電晶體SEL之源極電性連接於放大電晶體AMP之汲極，選擇電晶體SEL之閘極電性連接於列驅動信號線542(參照圖48)。放大電晶體AMP之源極(像素電路210之輸出端)電性連接於垂直信號線543，放大電晶體AMP之閘極電性連接於重設電晶體RST之源極。再者，雖然省略圖示，但共用1個像素電路210之像素541之數亦可為4以外之數。例如，亦可為2個或8個像素541共用1個像素電路210。
圖52表示複數個像素共用單元539與垂直信號線543之連接態樣之一例。例如，將行方向排列之4個像素共用單元539分成4個組，該4個組分別連接有垂直信號線543。圖52中為了簡化說明，表示4個組分別具有1個像素共用單元539之例，但亦可為4個組分別包含複數個像素共用單元539。如此，攝像裝置1中，亦可將行方向排列之複數個像素共用單元539分成包含1個或複數個像素共用單元539之組。例如，該組分別連接有垂直信號線543及行信號處理電路550，可自各組同時讀出像素信號。或者，攝像裝置1中，亦可於行方向排列之複數個像素共用單元539連接1個垂直信號線543。此時，可自連接於1個垂直信號線543之複數個像素共用單元539分時地依序讀出像素信號。
[攝像裝置1之具體構成]
圖53表示攝像裝置1之第1基板100、第2基板200及第3基板300之相對於主面垂直之方向之剖面構成的一例。圖53為了便於理解構成要素之位置關係而模式性進行表示，亦可與實際之剖面不同。攝像裝置1中，依序積層第1基板100、第2基板200及第3基板300。攝像裝置1進而於第1基板100之背面側(光入射面側)具有受光透鏡401。受光透鏡401與第1基板100之間亦可設置彩色濾光片層(未圖示)。受光透鏡401例如設置於像素541A、541B、541C、541D各者。攝像裝置1例如係背面照射型之攝像裝置。攝像裝置1具有配置於中央部之像素陣列部540、及配置於像素陣列部540之外側之周邊部540B。
第1基板100自受光透鏡401側依序具有絕緣膜111、固定電荷膜112、半導體層100S及配線層100T。半導體層100S例如由矽基板構成。半導體層100S例如於表面(配線層100T側之面)之一部分及其附近具有p井層115，於其以外之區域(較p井層115深之區域)具有n型半導體區域114。例如，藉由該n型半導體區域114及p井層115而構成pn接面型光電二極體PD。p井層115係p型半導體區域。
圖54A表示第1基板100之平面構成之一例。圖54A主要表示第1基板100之像素分離部117、光電二極體PD、浮動擴散部FD、VSS接點區域118及傳輸電晶體TR之平面構成。一併使用圖53及圖54A來說明第1基板100之構成。
於半導體層100S之表面附近設置有浮動擴散部FD及VSS接點區域118。浮動擴散部FD係由設置於p井層115內之n型半導體區域構成。像素541A、541B、541C、541D各自之浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)例如於像素共用單元539之中央部彼此近接地設置(圖54A)。詳細於後文敍述，該共用單元539所含之4個浮動擴散部(浮動擴散部FD1、FD2、FD3、FD4)於第1基板100內(更具體而言係配線層100T之內)經由電性連接構件(後述焊墊部120)而彼此電性連接。進而，浮動擴散部FD經由電性構件(後述貫通電極120E)而自第1基板100連接至第2基板200(更具體而言，自配線層100T連接至配線層200T)。於第2基板200(更具體而言係配線層200T之內部)，藉由該電性構件，浮動擴散部FD電性連接於放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極。
VSS接點區域118係電性連接於基準電位線VSS之區域，與浮動擴散部FD相隔而配置。例如，像素541A、541B、541C、541D中，於各像素之V方向之一端配置浮動擴散部FD，於另一端配置VSS接點區域118(圖54A)。VSS接點區域118例如由p型半導體區域構成。VSS接點區域118例如連接於接地電位或固定電位。藉此，半導體層100S被供給基準電位。
於第1基板100，設置光電二極體PD、浮動擴散部FD及VSS接點區域118之同時設置傳輸電晶體TR。該光電二極體PD、浮動擴散部FD、VSS接點區域118及傳輸電晶體TR設置於像素541A、541B、541C、541D各者。傳輸電晶體TR設置於半導體層100S之表面側(與光入射面側相反之側、第2基板200側)。傳輸電晶體TR具有傳輸閘極TG。傳輸閘極TG例如包含與半導體層100S之表面對向之水平部分TGb、及設置於半導體層100S內之垂直部分TGa。垂直部分TGa於半導體層100S之厚度方向延伸。垂直部分TGa之一端與水平部分TGb相接，另一端設置於n型半導體區域114內。藉由使傳輸電晶體TR由此種縱型電晶體構成，難以產生像素信號之傳輸不良，可提高像素信號之讀出效率。
傳輸閘極TG之水平部分TGb自與垂直部分TGa對向之位置例如於H方向上朝向像素共用單元539之中央部延伸(圖54A)。藉此，到達傳輸閘極TG之貫通電極(後述貫通電極TGV)之H方向之位置可接近連接於浮動擴散部FD、VSS接點區域118之貫通電極(後述貫通電極120E、121E)之H方向之位置。例如，設置於第1基板100之複數個像素共用單元539具有彼此相同之構成(圖54A)。
半導體層100S中，設置有將像素541A、541B、541C、541D彼此分離之像素分離部117。像素分離部117於半導體層100S之法線方向(與半導體層100S之表面垂直之方向)延伸而形成。像素分離部117以將像素541A、541B、541C、541D彼此隔開之方式設置，例如具有格子狀之平面形狀(圖54A、圖54B)。像素分離部117例如將像素541A、541B、541C、541D彼此電性且光學地分離。像素分離部117例如包含遮光膜117A及絕緣膜117B。遮光膜117A例如可使用鎢(W)等。絕緣膜117B設置於遮光膜117A與p井層115或n型半導體區域114之間。絕緣膜117B例如由氧化矽(SiO)構成。像素分離部117例如具有FTI(Full Trench Isolation，滿槽隔離)構造，且貫通半導體層100S。雖未圖示，但像素分離部117並不限定於貫通半導體層100S之FTI構造。例如，亦可為不貫通半導體層100S之DTI(Deep Trench Isolation，深槽隔離)構造。像素分離部117於半導體層100S之法線方向延伸，形成於半導體層100S之一部分區域。
於半導體層100S，例如設置有第1釘紮區域113及第2釘紮區域116。第1釘紮區域113設置於半導體層100S之背面附近，配置於n型半導體區域114與固定電荷膜112之間。第2釘紮區域116設置於像素分離部117之側面、具體而言像素分離部117與p井層115或n型半導體區域114之間。第1釘紮區域113及第2釘紮區域116例如由p型半導體區域構成。
於半導體層100S與絕緣膜111之間，設置有具有負之固定電荷之固定電荷膜112。藉由固定電荷膜112引發之電場，於半導體層100S之受光面(背面)側之界面形成電洞蓄積層之第1釘紮區域113。藉此，可抑制因半導體層100S之受光面側之界面能階引起之暗電流之產生。固定電荷膜112例如由具有負之固定電荷之絕緣膜形成。作為該具有負之固定電荷之絕緣膜之材料，例如可列舉氧化鉿、氧化鋯、氧化鋁、氧化鈦或氧化鉭。
於固定電荷膜112與絕緣膜111之間設置有遮光膜117A。該遮光膜117A亦可與構成像素分離部117之遮光膜117A連續設置。該固定電荷膜112與絕緣膜111之間之遮光膜117A例如設置於與半導體層100S內之像素分離部117對向之位置。絕緣膜111以覆蓋該遮光膜117A之方式設置。絕緣膜111例如由氧化矽構成。
設置於半導體層100S與第2基板200之間之配線層100T自半導體層100S側依序具有層間絕緣膜119、焊墊部120、121、鈍化膜122、層間絕緣膜123及接合膜124。傳輸閘極TG之水平部分TGb例如設置於該配線層100T。層間絕緣膜119遍及半導體層100S之整個表面而設置，且與半導體層100S相接。層間絕緣膜119例如由氧化矽膜構成。再者，配線層100T之構成並不限於上述，只要為具有配線及絕緣膜之構成即可。
圖54B一併表示圖54A所示之平面構成、及焊墊部120、121之構成。焊墊部120、121設置於層間絕緣膜119上之被選擇區域。焊墊部120用於將像素541A、541B、541C、541D各者之浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)彼此連接。焊墊部120例如於每個像素共用單元539俯視時配置於像素共用單元539之中央部(圖54B)。該焊墊部120跨於像素分離部117而設，且與浮動擴散部FD1、FD2、FD3、FD4各者之至少一部分重疊而配置(圖53、圖54B)。具體而言，焊墊部120係形成於與半導體層100S之表面垂直之方向上，與共用像素電路210之複數個浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)各者之至少一部分、及共用該像素電路210之複數個光電二極體PD(光電二極體PD1、PD2、PD3、PD4)之間形成的像素分離部117之至少一部分重疊的區域內。於層間絕緣膜119，設置有用於將焊墊部120與浮動擴散部FD1、FD2、FD3、FD4電性連接之連接通孔120C。連接通孔120C設置於像素541A、541B、541C、541D各者。例如，藉由向連接通孔120C中嵌入焊墊部120之一部分，而將焊墊部120與浮動擴散部FD1、FD2、FD3、FD4電性連接。
焊墊部121用於將複數個VSS接點區域118彼此連接。例如，設置於V方向相鄰之一像素共用單元539之像素541C、541D的VSS接點區域118、與設置於另一像素共用單元539之像素541A、541B的VSS接點區域118，經由焊墊部121而電性連接。焊墊部121例如跨於像素分離部117而設，且與該等4個VSS接點區域118各者之至少一部分重疊而配置。具體而言，焊墊部121形成於與半導體層100S之表面垂直之方向上，與複數個VSS接點區域118各者之至少一部分、及形成於該等複數個VSS接點118之間之像素分離部117之至少一部分重疊的區域內。於層間絕緣膜119，設置有用於將焊墊部121與VSS接點區域118電性連接之連接通孔121C。連接通孔121C設置於像素541A、541B、541C、541D各者。例如，藉由向連接通孔121C中嵌入焊墊部121之一部分，而將焊墊部121與VSS接點區域118電性連接。例如，於V方向排列之複數個像素共用單元539各者之焊墊部120及焊墊部121於H方向配置於大致相同位置(圖54B)。
藉由設置焊墊部120，晶片整體可減少自各浮動擴散部FD連接至像素電路210(例如放大電晶體AMP之閘極電極)之配線。同樣地，藉由設置焊墊部121，晶片整體可減少向各VSS接點區域118供給電位之配線。藉此，可縮小晶片整體之面積，抑制微細化之像素之配線間之電性干渉、及/或減少零件件數從而削減成本等。
焊墊部120、121可設置於第1基板100、第2基板200之所需位置。具體而言，可將焊墊部120、121設置於配線層100T、半導體層200S之絕緣區域212之任一者。於設置於配線層100T之情形時，亦可使焊墊部120、121直接接觸半導體層100S。具體而言，亦可為焊墊部120、121直接連接於浮動擴散部FD及/或VSS接點區域118各者之至少一部分之構成。又，亦可構成為自連接於焊墊部120、121之浮動擴散部FD及/或VSS接點區域118之各者設置連接通孔120C、121C，並於配線層100T、半導體層200S之絕緣區域2112之所需位置設置焊墊部120、121。
尤其是，於將焊墊部120、121設置於配線層100T之情形時，可減少半導體層200S之絕緣區域212之連接於浮動擴散部FD及/或VSS接點區域118之配線。藉此，可削減形成像素電路210之第2基板200之中，用於形成自浮動擴散部FD連接至像素電路210之貫通配線的絕緣區域212之面積。由此，可確保形成像素電路210之第2基板200之面積較大。藉由確保像素電路210之面積，可形成較大之像素電晶體，且可有助於藉由雜訊減少等而帶來畫質提高。
尤其是，於像素分離部117使用FTI構造之情形時，浮動擴散部FD及/或VSS接點區域118較佳設置於各像素541，故而藉由使用焊墊部120、121之構成，可大幅削減將第1基板100與第2基板200連接之配線。
又，如圖54B所示，例如連接有複數個浮動擴散部FD之焊墊部120、與連接有複數個VSS接點118之焊墊部121於V方向呈直線狀交替配置。又，焊墊部120、121形成於被複數個光電二極體PD、複數個傳輸閘極TG、複數個浮動擴散部FD包圍之位置。藉此，形成複數個元件之第1基板100中，可自由地配置浮動擴散部FD及VSS接點區域118以外之元件，從而可實現晶片整體之佈局之效率化。又，可確保形成於各像素共用單元539之元件之佈局之對稱性，從而抑制各像素541之特性之不均。
焊墊部120、121例如由多晶矽(Poly Si)形成，更具體而言，由添加雜質之摻雜多晶矽形成。焊墊部120、121較佳由多晶矽、鎢(W)、鈦(Ti)及氮化鈦(TiN)等耐熱性高之導電性材料形成。藉此，於第1基板100貼合第2基板200之半導體層200S後，可形成像素電路210。以下，說明該理由。再者，以下之說明中，將第1基板100與第2基板200之半導體層200S貼合後，形成像素電路210之方法稱為第1製造方法。
此處，亦考慮於第2基板200形成像素電路210後，將其貼合至第1基板100之方法(以下稱為第2製造方法)。該第2製造方法中，於第1基板100之表面(配線層100T之表面)及第2基板200之表面(配線層200T之表面)分別預先形成有電性連接用之電極。若貼合第1基板100與第2基板200，與此同時於第1基板100之表面與第2基板200之表面分別形成的電性連接用之電極彼此接觸。藉此，第1基板100所含之配線與第2基板200所含之配線之間形成電性連接。由此，藉由使用第2製造方法構成攝像裝置1，例如可根據第1基板100與第2基板200各者之構成使用適合的製程來製造，從而可製造高品質、高性能之攝像裝置。
此種第2製造方法中，貼合第1基板100與第2基板200時，起因於貼合用之製造裝置，會產生對準之誤差。又，第1基板100及第2基板200例如具有直徑數十cm左右之大小，貼合第1基板100與第2基板200時，有可能於該第1基板100、第2基板200各部之微觀區域產生基板之延伸收縮。該基板之延伸收縮係由於基板彼此接觸之時序略微偏離而引起。此種第1基板100及第2基板200之延伸收縮，會導致第1基板100之表面及第2基板200之表面分別形成之電性連接用之電極之位置產生誤差。第2製造方法中，較佳為預先處理以便於產生此種誤差時亦使第1基板100及第2基板200各者之電極彼此接觸。具體而言，預先將第1基板100及第2基板200之電極之至少一者、較佳為兩者考慮上述誤差而增大。因此，使用第2製造方法時，例如第1基板100或第2基板200之表面形成之電極之大小(基板平面方向之大小)，大於第1基板100或第2基板200之自內部朝厚度方向延伸至表面之內部電極的大小。
另一方面，藉由以耐熱性之導電材料形成焊墊部120、121，可使用上述第1製造方法。第1製造方法中，係於形成包含光電二極體PD及傳輸電晶體TR等之第1基板100後，貼合該第1基板100與第2基板200(半導體層2000S)。此時，第2基板200處於未形成構成像素電路210之主動元件及配線層等之圖案的狀態。第2基板200處於形成圖案前之狀態，故而即便貼合第1基板100與第2基板200時，其貼合位置產生誤差，亦不會因該貼合誤差導致第1基板100之圖案與第2基板200之圖案之間的對準產生誤差。其原因在於，第2基板200之圖案係於貼合第1基板100與第2基板200之後形成。再者，於第2基板形成圖案時，例如於圖案形成用之曝光裝置中，將形成於第1基板之圖案作為對準對象而進行圖案形成。根據上述理由，第1基板100與第2基板200之貼合位置之誤差於第1製造方法中並不會成為製造攝像裝置1之問題。根據同樣之理由，第2製造方法中產生之基板之延伸收縮引起的誤差於第1製造方法中亦不會成為製造攝像裝置1之問題。
第1製造方法中，以此方式貼合第1基板100與第2基板200(半導體層200S)後，於第2基板200上形成主動元件。然後，形成貫通電極120E、121E及貫通電極TGV(圖53)。形成該貫通電極120E、121E、TGV時，例如自第2基板200之上方使用曝光裝置之縮小投影曝光來形成貫通電極之圖案。由於使用縮小曝光投影，即便第2基板200與曝光裝置之對準產生誤差，其誤差之大小於第2基板200上亦僅為上述第2製造方法之誤差之數分之一(縮小曝光投影倍率之反數)。由此，藉由使用第1製造方法構成攝像裝置1，第1基板100與第2基板200各者上形成之元件彼此容易對準，從而可製造高品質、高性能之攝像裝置。
使用此種第1製造方法製造之攝像裝置1具有與使用第2製造方法製造之攝像裝置不同的特徵。具體而言，藉由第1製造方法製造之攝像裝置1中，例如貫通電極120E、121E、TGV自第2基板200至第1基板100具有大致固定之粗度(基板平面方向之大小)。或者，於貫通電極120E、121E、TGV具有錐形狀時，具有傾斜度固定之錐形狀。具有此種貫通電極120E、121E、TGV之攝像裝置1容易使像素541微細化。
此處，利用第1製造方法製造攝像裝置1時，係於貼合第1基板100與第2基板200(半導體層200S)後，於第2基板200形成主動元件，故而第1基板100亦不會受到形成主動元件時所需之加熱處理影響。因此，如上所述，設置於第1基板100之焊墊部120、121較佳使用耐熱性高之導電材料。例如，焊墊部120、121較佳使用熔點較第2基板200之配線層200T所含之配線材之至少一部分高(即耐熱性高)之材料。例如，焊墊部120、121使用摻雜多晶矽、鎢、鈦或者氮化鈦等之耐熱性高之導電材。藉此，可使用上述第1製造方法製造攝像裝置1。
鈍化膜122例如以覆蓋焊墊部120、121之方式遍及半導體層100S之整個表面而設(圖53)。鈍化膜122例如由氮化矽(SiN)膜形成。層間絕緣膜123隔著鈍化膜122而覆蓋焊墊部120、121。該層間絕緣膜123例如遍及半導體層100S之整個表面而設。層間絕緣膜123例如由氧化矽(SiO)膜構成。接合膜124設置於第1基板100(具體而言配線層100T)與第2基板200之接合面。即，接合膜124與第2基板200相接。該接合膜124遍及第1基板100之整個主面而設。接合膜124例如由氮化矽膜形成。
受光透鏡401例如隔著固定電荷膜112及絕緣膜111而與半導體層100S對向(圖53)。受光透鏡401例如設置於與像素541A、541B、541C、541D各者之光電二極體PD對向之位置。
第2基板200自第1基板100側依序具有半導體層200S及配線層200T。半導體層200S由矽基板形成。半導體層200S中，遍及厚度方向設置有井區域211。井區域211例如係p型半導體區域。第2基板20中，設置有對應每個像素共用單元539配置之像素電路210。該像素電路210例如設置於半導體層200S之表面側(配線層200T側)。攝像裝置1中，以第2基板200之背面側(半導體層200S側)朝向第1基板100之表面側(配線層100T側)之方式，將第2基板200貼合於第1基板100。即，第2基板200係以表面對背面方式(face to back)貼合於第1基板100。
圖55～圖59模式性表示第2基板200之平面構成之一例。圖55中表示設置於半導體層200S之表面附近之像素電路210之構成。圖56模式性表示配線層200T(具體而言後述第1配線層W1)、與連接於配線層200T之半導體層200S及第1基板100之各部之構成。圖57～圖59表示配線層200T之平面構成之一例。以下，圖53中，使用圖55～圖59說明第2基板200之構成。圖55及圖56中，以斷續線表示光電二極體PD之外廓(像素分離部117與光電二極體PD之交界)，以點線表示與構成像素電路210之各電晶體之閘極電極重疊之部分之半導體層200S與元件分離區域213或絕緣區域214之交界。於與放大電晶體AMP之閘極電極重疊之部分，在通道寬度方向之一者，設置有半導體層200S與元件分離區域213之交界、及元件分離區域213與絕緣區域214之交界。
第2基板200中，設置有將半導體層200S分斷之絕緣區域212、及設置於半導體層200S之厚度方向之一部分的元件分離區域213(圖53)。例如，於H方向相鄰之2個像素電路210之間設置的絕緣區域212，配置有與該等2個像素電路210連接之2個像素共用單元539之貫通電極120E、121E及貫通電極TGV(貫通電極TGV1、TGV2、TGV3、TGV4)(圖56)。
絕緣區域212具有與半導體層200S之厚度大致相同之厚度(圖53)。半導體層200S被該絕緣區域212分斷。該絕緣區域212配置有貫通電極120E、121E及貫通電極TGV。絕緣區域212例如由氧化矽形成。
貫通電極120E、121E於厚度方向貫通絕緣區域212而設。貫通電極120E、121E之上端連接於配線層200T之配線(後述第1配線W1、第2配線W2、第3配線W3、第4配線W4)。該貫通電極120E、121E貫通絕緣區域212、接合膜124、層間絕緣膜123及鈍化膜122而設，其下端連接於焊墊部120、121(圖53)。貫通電極120E用於將焊墊部120與像素電路210電性連接。即，藉由貫通電極120E，第1基板100之浮動擴散部FD電性連接於第2基板200之像素電路210。貫通電極121E用於將焊墊部121與配線層200T之基準電位線VSS電性連接。即，藉由貫通電極121E，第1基板100之VSS接點區域118電性連接於第2基板200之基準電位線VSS。
貫通電極TGV於厚度方向貫通絕緣區域212而設。貫通電極TGV之上端連接於配線200T之配線。該貫通電極TGV貫通絕緣區域212、接合膜124、層間絕緣膜123、鈍化膜122及層間絕緣膜119而設，其下端連接於傳輸閘極TG(圖53)。此種貫通電極TGV用於將像素541A、541B、541C、541D各者之傳輸閘極TG(傳輸閘極TG1、TG2、TG3、TG4)、與配線層200T之配線(列驅動信號線542之一部分，具體而言為後述圖58之配線TRG1、TRG2、TRG3、TRG4)電性連接。即，藉由貫通電極TGV，第1基板100之傳輸閘極TG電性連接於第2基板200之配線TRG，向傳輸電晶體TR(傳輸電晶體TR1、TR2、TR3、TR4)之各者輸送驅動信號。
絕緣區域212係用於使將第1基板100與第2基板200電性連接之上述貫通電極120E、121E及貫通電極TGV，與半導體層200S絕緣而設置之區域。例如，於H方向相鄰之2個像素電路210(共用單元539)之間設置的絕緣區域212，配置有連接於該等2個像素電路210之貫通電極120E、121E及貫通電極TGV(貫通電極TGV1、TGV2、TGV3、TGV4)。絕緣區域212例如於V方向延伸而設(圖55、圖56)。此處，藉由研究傳輸閘極TG之水平部分TGb之配置，相比垂直部分TGa之位置，可將貫通電極TGV之H方向之位置配置得更接近貫通電極120E、121E之H方向之位置(圖54A、圖56)。例如，貫通電極TGV於H方向配置於與貫通電極120E、120E大致相同之位置。藉此，於V方向延伸之絕緣區域212內可彙總設置貫通電極120E、121E及貫通電極TGV。作為其他配置例，亦考慮僅於與垂直部分TGa重疊之區域設置水平部分TGb。該情形時，於垂直部分TGa之大致正上方形成貫通電極TGV，例如於各像素541之H方向及V方向之大致中央部配置貫通電極TGV。此時，貫通電極TGV之H方向之位置與貫通電極120E、121E之H方向之位置較大偏離。於貫通電極TGV及貫通電極120E、121E之周圍，例如設置絕緣區域212，以便與近接之半導體層200S電性絕緣。於貫通電極TGV之H方向之位置與貫通電極120E、121E之H方向之位置相隔較遠之情形時，需要於貫通電極120E、121E、TGV各者之周圍獨立設置絕緣區域212。藉此，半導體層200S被細微地分斷。與此相比，於V方向延伸之絕緣區域212內彙總配置貫通電極120E、121E及貫通電極TGV之佈局可增大半導體層200S之H方向之大小。由此，可確保半導體層200S中之半導體元件形成區域之面積較大。藉此，例如可增大放大電晶體AMP之大小，抑制雜訊。
像素共用單元539如參照圖51所說明般，將設置於複數個像素541各者之浮動擴散部FD之間電性連接，具有該等複數個像素541共用1個像素電路210之構造。並且，上述浮動擴散部FD間之電性連接係藉由設置於第1基板100之焊墊部120而進行(圖53、圖54B)。設置於第1基板100之電性連接部(焊墊部120)與設置於第2基板200之像素電路210經由1個貫通電極120E而電性連接。作為其他構造例，亦考慮將浮動擴散部FD間之電性連接部設置於第2基板200。該情形時，於像素共用單元539設置有與浮動擴散部FD1、FD2、FD3、FD4分別連接之4個貫通電極。因此，於第2基板200，貫通半導體層200S之貫通電極之數增加，使該等貫通電極之周圍絕緣之絕緣區域212變大。與此相比，於第1基板100設置焊墊部120之構造(圖53、圖54B)可減少貫通電極之數，從而減小絕緣區域212。由此，可確保半導體層200S之半導體元件形成區域之面積較大。藉此，例如可增大放大電晶體AMP之大小，抑制雜訊。
元件分離區域213設置於半導體層200S之表面側。元件分離區域213具有STI(Shallow Trench Isolation)構造。該元件分離區域213中，半導體層200S於厚度方向(與第2基板200之主面垂直之方向)凹陷，於該凹陷中嵌入絕緣膜。該絕緣膜例如由氧化矽形成。元件分離區域213係根據像素電路210之佈局而將構成像素電路210之複數個電晶體間元件分離者。於元件分離區域213之下方(半導體層200S之深部)，延伸有半導體層200S(具體而言，井區域211)。
此處，參照圖54A、圖54B及圖55，說明第1基板100中之像素共用單元539之外廓形狀(基板平面方向之外廓形狀)、與第2基板200中之像素共用單元539之外廓形狀的差異。
攝像裝置1中，遍及第1基板100及第2基板200兩者設置有像素共用單元539。例如，設置於第1基板100之像素共用單元539之外廓形狀、與設置於第2基板200之像素共用單元539之外廓形狀彼此不同。
圖54A、圖54B中，以一點鏈線表示像素541A、541B、541C、541D之外廓線，以粗線表示像素共用單元539之外廓形狀。例如，第1基板100之像素共用單元539由於H方向鄰接配置之2個像素541(像素541A、541B)、及於V方向與其鄰接配置之2個像素541(像素541C、541D)形成。即，第1基板100之像素共用單元539由鄰接之2列×2行之4個像素541形成，第1基板100之像素共用單元539具有大致正方形之外廓形狀。像素陣列部540中，此種像素共用單元539於H方向以2像素間距(相當於2個像素541之間距)、且於V方向以2像素間距(相當於2個像素541之間距)鄰接而排列。
圖55及圖56中，以一點鏈線表示像素541A、541B、541C、541D之外廓線，以粗線表示像素共用單元539之外廓形狀。例如，第2基板200之像素共用單元539之外廓形狀於H方向小於第1基板100之像素共用單元539，於V方向大於第1基板100之像素共用單元539。例如，第2基板200之像素共用單元539於H方向以相當於1個像素之大小(區域)形成，於V方向以相當於2個像素之大小形成。即，第2基板200之像素共用單元539以相當於排列成鄰接之1列×4行之像素的大小形成，第2基板200之像素共用單元539具有大致長方形之外廓形狀。
例如，各像素電路210中，選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG依序於V方向排列配置(圖55)。藉由如上述般將各像素電路210之外廓形狀設為大致長方形狀，可於一方向(圖55中之V方向)將4個電晶體(選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG)排列配置。藉此，可由一擴散區域(電連接於源線VDD之擴散區域)共用放大電晶體AMP之汲極、重設電晶體RST之汲極。例如，亦能將各像素電路210之形成區域設為大致正方形狀(參照後述圖68)。該情形時，難以沿著一方向配置2個電晶體，並由一擴散區域共用放大電晶體AMP之汲極、重設電晶體RST之汲極。由此，藉由將像素電路210之形成區域設為大致長方形狀，可易於將4個電晶體近接配置，且可減小像素電路210之形成區域。即，可進行像素之微細化。又，於無需減小像素電路210之形成區域時，可增大放大電晶體AMP之形成區域，抑制雜訊。
例如，於半導體層200S之表面附近，除了設置選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG外，還設有連接於基準電位線VSS之VSS接點區域218。VSS接點區域218例如由p型半導體區域形成。VSS接點區域218經由配線層200T之配線及貫通電極121E而電性連接於第1基板100(半導體層100S)之VSS接點區域118。該VSS接點區域218例如各者元件分離區域213設置於與FD轉換增益切換電晶體FDG之源極相鄰之位置(圖55)。
其次，如參照圖54B及圖55，說明設置於第1基板100之像素共用單元539與設置於第2基板200之像素共用單元539之位置關係。例如，於第1基板100之V方向排列之2個像素共用單元539之中，一方(例如圖54B之紙面上側)之像素共用單元539連接於在第2基板200之H方向排列之2個像素共用單元539中之一方(例如圖55之紙面左側)之像素共用單元539。例如，於第1基板100之V方向排列之2個像素共用單元539之中，另一(例如圖54B之紙面下側)像素共用單元539連接於在第2基板200之H方向排列之2個像素共用單元539中之另一(例如圖55之紙面右側)像素共用單元539。
例如，於第2基板200之H方向排列之2個像素共用單元539中，一方之像素共用單元539之內部佈局(電晶體等之配置)係與另一像素共用單元539之內部佈局於V方向及H方向反轉後的佈局大致等同。以下，說明藉由該佈局獲得之效果。
於第1基板100之V方向排列之2個像素共用單元539中，各者之焊墊部120配置於像素共用單元539之外廓形狀之中央部、即像素共用單元539之V方向及H方向之中央部(圖54B)。另一方面，第2基板200之像素共用單元539如上述般具有於V方向較長之大致長方形之外廓形狀，故而例如連接於焊墊部120之放大電晶體AMP配置於自像素共用單元539之V方向之中央朝紙面上方偏離之位置。例如，於第2基板200之H方向排列之2個像素共用單元539之內部佈局相同時，一方之像素共用單元539之放大電晶體AMP、與焊墊部120(例如，圖54之紙面上側之像素共用單元539之焊墊部120)之距離相對變短。但是，另一像素共用單元539之放大電晶體AMP、與焊墊部120(例如圖54之紙面下側之像素共用單元539之焊墊部120)的距離變長。因此，該放大電晶體AMP與焊墊部120連接所需之配線之面積變大，像素共用單元539之配線佈局有可能變得複雜。該情況有可能會影響攝像裝置1之微細化。
相對於此，於第2基板200之H方向排列之2個像素共用單元539，藉由使彼此之內部佈局至少於V方向反轉，可縮短該等2個像素共用單元539之兩方之放大電晶體AMP與焊墊部120之距離。因此，與將於第2基板200之H方向排列之2個像素共用單元539之內部佈局設為相同之構成相比，可容易進行攝像裝置1之微細化。再者，第2基板200之複數個像素共用單元539各者之平面佈局於圖55記載之範圍內左右對稱，但至後述圖56記載之第1配線層W1之佈局為止，為左右非對稱。
又，於第2基板200之H方向排列之2個像素共用單元539之內部佈局較佳為彼此於H方向亦反轉。以下，說明其理由。如圖56所示，於第2基板200之H方向排列之2個像素共用單元539分別連接於第1基板100之焊墊部120、121。例如，於在第2基板200之H方向排列之2個像素共用單元539之H方向之中央部(H方向排列之2個像素共用單元539之間)配置焊墊部120、121。因此，藉由使於第2基板200之H方向排列之2個像素共用單元539之內部佈局彼此於H方向反轉，可縮小第2基板200之複數個像素共用單元539各者與焊墊部120、121之距離。即，更容易進行攝像裝置1之微細化。
又，第2基板200之像素共用單元539之外廓線之位置亦可不與第1基板100之像素共用單元539之任一者之外廓線之位置不一致。例如，於第2基板200之H方向排列之2個像素共用單元539之中、一方(例如圖56之紙面左側)之像素共用單元539中，V方向之一方(例如圖56之紙面上側)之外廓線配置於對應之第1基板100之像素共用單元539(例如圖54B之紙面上側)之V方向之一方之外廓線的外側。又，第2基板200之H方向排列之2個像素共用單元539之中、另一(例如圖56之紙面右側)像素共用單元539中，V方向之另一(例如圖56之紙面下側)外廓線配置於對應的第1基板100之像素共用單元539(例如圖54B之紙面下側)之V方向之另一外廓線之外側。如此，藉由將第2基板200之像素共用單元539與第1基板100之像素共用單元539彼此配置，可縮短放大電晶體AMP與焊墊部120之距離。因此，可容易進行攝像裝置1之微細化。
又，於第2基板200之複數個像素共用單元539之間，彼此之外廓線之位置亦可不一致。例如，第2基板200之H方向排列之2個像素共用單元539係將V方向之外廓線之位置偏離而配置。藉此，可縮短放大電晶體AMP與焊墊部120之距離。因此，可容易進行攝像裝置1之微細化。
參照圖54B及圖56，說明於像素陣列部540中之像素共用單元539之重複配置。第1基板100之像素共用單元539於H方向具有2個像素541之大小，於V方向具有2個像素541之大小(圖54B)。例如，於第1基板100之像素陣列部540中，相當於該等4個像素541之大小之像素共用單元539於H方向以2像素間距(相當於2個像素541之間距)、且於V方向以2像素間距(相當於2個像素541之間距)鄰接而重複排列。或者，亦可於第1基板100之像素陣列部540，設置將2個像素共用單元539於V方向鄰接配置而成之一對像素共用單元539。第1基板100之像素陣列部540中，例如該一對像素共用單元539於H方向以2像素間距(相當於2個像素541之間距)、且於V方向以4像素間距(相當於4個像素541之間距)鄰接而重複排列。第2基板200之像素共用單元539於H方向具有1個像素541之大小、於V方向具有4個像素541之大小(圖56)。例如，於第2基板200之像素陣列部540設置有一對像素共用單元539，該一對像素共用單元539包含2個相當於該等4個像素541之大小之像素共用單元539。該像素共用單元539於H方向鄰接配置，於V方向偏離而配置。第2基板200之像素陣列部540中，例如該一對像素共用單元539於H方向以2像素間距(相當於2個像素541之間距)、於V方向以4像素間距(相當於4個像素541之間距)無縫隙地鄰接而重複排列。藉由此種像素共用單元539之重複配置，可將像素共用單元539無間隙地配置。因此，可容易進行攝像裝置1之微細化。
放大電晶體AMP例如較佳具有Fin型等三維構造(圖53)。藉此，閘極寬度之實效大小變大，從而可抑制雜訊。選擇電晶體SEL、重設電晶體RST及FD轉換增益切換電晶體FDG例如具有平面構造。放大電晶體AMP亦可具有平面構造。或者，選擇電晶體SEL、重設電晶體RST或FD轉換增益切換電晶體FDG亦可具有三維構造。
配線層200T例如包含鈍化膜221、層間絕緣膜222及複數個配線(第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4)。鈍化膜221例如與半導體層200S之表面相接，並覆蓋半導體層200S之整個表面。該鈍化膜221覆蓋選擇電晶體SEL、放大電晶體AMP、重設電晶體RST及FD轉換增益切換電晶體FDG各者之閘極電極。層間絕緣膜222設置於鈍化膜221與第3基板300之間。藉由該層間絕緣膜222，將複數個配線(第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4)分離。層間絕緣膜222例如由氧化矽形成。
於配線層200T，例如自半導體層200S側依序設置有第1配線層W1、第2配線層W2、第3配線層W3、第4配線層W4及接點部201、202，且該等彼此藉由層間絕緣膜222而絕緣。於層間絕緣膜222，設置有複數個將第1配線層W1、第2配線層W2、第3配線層W3或第4配線層W4、與其等之下層連接之連接部。連接部係於設置於層間絕緣膜222之連接孔內嵌入導電材料之部分。例如，於層間絕緣膜222，設置有將第1配線層W1與半導體層200S之VSS接點區域218連接之連接部218V。例如，此種將第2基板200之元件彼此連接之連接部之孔徑不同於貫通電極120E、121E及貫通電極TGV之孔徑。具體而言，將第2基板200之元件彼此連接之連接孔之孔徑較佳為小於貫通電極120E、121E及貫通電極TGV之孔徑。以下，說明其理由。設置於配線層200T內之連接部(連接部218V等)之深度小於貫通電極120E、121E及貫通電極TGV之深度。因此，連接部相比貫通電極120E、121E及貫通電極TGV更容易向連接孔填埋導電材。藉由使該連接部之孔徑小於貫通電極120E、121E及貫通電極TGV之孔徑，可容易進行攝像裝置1之微細化。
例如，藉由第1配線層W1，將貫通電極120E與放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極(具體而言到達FD轉換增益切換電晶體FDG之源極之連接孔)連接。第1配線層W1例如將貫通電極121E與連接部218V連接，藉此將半導體層200S之VSS接點區域218與半導體層100S之VSS接點區域118電性連接。
其次，使用圖57～圖59說明配線層200T之平面構成。圖57表示第1配線層W1及第2配線層W2之平面構成之一例。圖58表示第2配線層W2及第3配線層W3之平面構成之一例。圖59表示第3配線層W3及第4配線層W4之平面構成之一例。
例如，第3配線層W3包含於H方向(列方向)之配線TRG1、TRG2、TRG3、TRG4、SELL、RSTL、FDGL(圖58)。該等配線對應於參照圖51說明之複數個列驅動信號線542。配線TRG1、TRG2、TRG3、TRG4分別用於向傳輸閘極TG1、TG2、TG3、TG4發送驅動信號。配線TRG1、TRG2、TRG3、TRG4分別經由第2配線層W2、第1配線層W1及貫通電極120E而連接於傳輸閘極TG1、TG2、TG3、TG4。配線SELL用於向選擇電晶體SEL之閘極發送驅動信號，配線RSTL用於向重設電晶體RST之閘極發送驅動信號，配線FDGL用於向FD轉換增益切換電晶體FDG之閘極發送驅動信號。配線SELL、RSTL、FDGL分別經由第2配線層W2、第1配線層W1及連接部而連接於選擇電晶體SEL、重設電晶體RST、FD轉換增益切換電晶體FDG各者之閘極。
例如，第4配線層W4包含於V方向(行方向)延伸之電源線VDD、基準電位線VSS及垂直信號線543(圖59)。電源線VDD經由第3配線層W3、第2配線層W2、第1配線層W1及連接部而連接於放大電晶體AMP之汲極及重設電晶體RST之汲極。基準電位線VSS經由第3配線層W3、第2配線層W2、第1配線層W1及連接部218V而連接於VSS接點區域218。又，基準電位線VSS經由第3配線層W3、第2配線層W2、第1配線層W1、貫通電極121E及焊墊部121而連接於第1基板100之VSS接點區域118。垂直信號線543經由第3配線層W3、第2配線層W2、第1配線層W1及連接部而連接於選擇電晶體SEL之源極(Vout)。
接點部201、202亦可設置於俯視時與像素陣列部540重疊之位置(例如圖50)，或者還可設置於像素陣列部540之外側之周邊部540B(例如圖53)。接點部201、202設置於第2基板200之表面(配線層200T側之面)。接點部201、202例如由Cu(銅)及Al(鋁)等金屬形成。接點部201、202露出於配線層200T之表面(第3基板300側之面)。接點部201、202用於第2基板200與第3基板300之電性連接、及第2基板200與第3基板300之貼合。
圖53中表示於第2基板200之周邊部540B設置周邊電路之例。該周邊電路亦可包含列驅動部520之一部分或行信號處理部550之一部分等。又，如圖50所記載般，亦可於第2基板200之周邊部540B不配置周邊電路，於像素陣列部540之附近配置連接孔部H1、H2。
第3基板300例如自第2基板200側依序具有配線層300T及半導體層300S。例如，半導體層300S之表面設置於第2基板200側。半導體層300S由矽基板構成。於該半導體層300S之表面側之部分設置有電路。具體而言，於半導體層300S之表面側之部分，例如設置有輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B中之至少一部分。設置於半導體層300S與第2基板200之間之配線層300T例如包含層間絕緣膜、藉由該層間絕緣膜而分離之複數個配線層、及接點部301、302。接點部301、302露出於配線層300T之表面(第2基板200側之面)，接點部301連接於第2基板200之接點部201，接點部302連接於第2基板200之接點部202。接點部301、302電性連接於半導體層300S上形成之電路(例如輸入部510A、列驅動部520、時序控制部530、行信號處理部550、圖像信號處理部560及輸出部510B之至少任一者)。接點部301、302例如由Cu(銅)及鋁(Al)等金屬形成。例如，外部端子TA經由連接孔部H1而連接於輸入部510A，外部端子TB經由連接孔部H2而連接於輸出部510B。
此處，說明攝像裝置1之特徵。
一般而言，攝像裝置包含光電二極體與像素電路作為主要構成。此處，若增大光電二極體之面積，則光電轉換後產生之電荷增加，其結果，像素信號之信號/雜訊比(S/N比)改善，攝像裝置可輸出更良好之圖像資料(圖像資訊)。另一方面，若增大像素電路所含之電晶體之大小(尤其是放大電晶體之大小)，則像素電路產生之雜訊減少，其結果攝像信號之S/N比改善，攝像裝置可輸出更良好之圖像資料(圖像資訊)。
但是，認為於光電二極體與像素電路設置於同一半導體基板之攝像裝置中，若半導體基板之有限之面積中增大光電二極體之面積，則像素電路具備之電晶體之大小會變小。又，認為若增大像素電路具備之電晶體之大小，則光電二極體之面積會變小。
為了解決該等問題，例如本實施形態之攝像裝置1使用如下構造：複數個像素541共用1個像素電路210，且將共用之像素電路210重疊於光電二極體PD而配置。藉此，可於半導體基板之有限之面積中儘可能增大光電二極體PD之面積，並且儘可能增大像素電路210具備之電晶體之大小。藉此，可改善像素信號之S/N比，攝像裝置1可輸出更良好之圖像資料(圖像資訊)。
實現複數個像素541共用1個像素電路210，並將其重疊於光電二極體PD而配置之構造時，自複數個像素541各者之浮動擴散部FD連接於1個像素電路210之複數個配線延伸。為了確保形成像素電路210之半導體基板200之面積較大，例如可將該等延伸之複數個配線間相互連接，形成彙總為1個之連接配線。自VSS接點區域118延伸之複數個配線亦同樣地，可將延伸之複數個配線間相互連接，形成彙總為1個之連接配線。
例如，認為若於形成像素電路210之半導體基板200，形成將自複數個像素541各者之浮動擴散部FD延伸之複數個配線間相互連接之連接配線，則形成像素電路210所含之電晶體之面積會變小。同樣地，認為若於形成像素電路210之半導體基板200，形成將自複數個像素541各者之VSS接點區域118延伸之複數個配線間相互連接而彙總為1個之連接配線，形成像素電路210所含之電晶體之面積會變小。
為了解決該等問題，例如本實施形態之攝像裝置1可具備如下構造：複數個像素541共用1個像素電路210，且將共用之像素電路210重疊於光電二極體PD而配置，並於第1基板100設置將上述複數個像素541各者之浮動擴散部FD間相互連接而彙總為1個之連接配線、以及將上述複數個像素541分別具備之VSS接點區域118間相互連接而彙總為1個之連接配線。
此處，作為用於在第1基板100設置將上述複數個像素541各者之浮動擴散部FD間相互連接而彙總為1個之連接配線、以及將上述複數個像素541各者之VSS接點區域118間相互連接而彙總為1個之連接配線的製造方法，若使用上述第2製造方法，例如可根據第1基板100及第2基板200各者之構成使用適當製程來製造，從而可製造高品質、高性能之攝像裝置。又，可藉由容易之製程形成第1基板100及第2基板200之連接配線。具體而言，於使用上述第2製造方法之情形時，較佳為於第1基板100與第2基板200之貼合交界面即第1基板100之表面與第2基板200之表面上，分別設置連接於浮動擴散部FD之電極、及連接於VSS接點區域118之電極。進而，較佳為增大形成於該等2個基板表面之電極，以便於貼合第1基板100與第2基板200時即便設置於該等2個基板表面之電極間產生位置偏離，形成於該等2個基板表面之電極彼此亦接觸。該情形時，認為難以於攝像裝置1具備之各像素之有限之面積中配置上述電極。
為了解決第1基板100與第2基板200之貼合交界面需要較大電極之問題，例如，本實施形態之攝像裝置1可使用上述第1製造方法，作為複數個像素541共用1個像素電路210，且將共用之像素電路210重疊於光電二極體PD而配置之製造方法。藉此，形成於第1基板100及第2基板200各者之元件彼此之對準變得容易，從而可製造高品質、高性能之攝像裝置。進而，可具備藉由該製造方法形成之固有之構造。即，具備依序積層第1基板100之半導體層100S、配線層100T、第2基板200之半導體層200S、配線層200T而得之構造、換言之將第1基板100與第2基板200以表面對背面方式積層之構造，且具備貫通電極120E、121E，該等自第2基板200之半導體層200S之表面側貫通半導體層200S及第1基板100之配線層100T而到達第1基板100之半導體層100S之表面。
於第1基板100設置有將上述複數個像素541各者之浮動擴散部FD間相互連接而彙總為1個之連接配線、及將上述複數個像素541各者之VSS接點區域118間相互連接而彙總為1個之連接配線的構造中，若使用上述第1製造方法將該構造與第2基板200積層而於第2基板200形成像素電路210，則形成像素電路210具備之主動元件時需要之加熱處理有可能會影響形成於第1基板100之上述連接配線。
因此，為了解決形成上述主動元件時之加熱處理影響上述連接配線之問題，本實施形態之攝像裝置1較理想為使用耐熱性高之導電材料來形成將上述複數個像素541各者之浮動擴散部FD彼此相互連接而彙總為1個之連接配線、及將上述複數個像素541各者之VSS接點區域118間相互連接而彙總為1個之連接配線。具體而言，耐熱性高之導電材料可使用熔點高於第2基板200之配線層200T所含之配線材之至少一部分之材料。
如此，例如本實施形態之攝像裝置1藉由具備(1)將第1基板100與第2基板200以表面對背面方式積層之構造(具體而言，將第1基板100之半導體層100S、配線層100T、第2基板200之半導體層200S、配線層200T依序積層之構造)、(2)設置有自第2基板200之半導體層200S之表面側，貫通半導體層200S及第1基板100之配線層100T而到達第1基板100之半導體層100S之表面的貫通電極120E、121E之構造、以及(3)藉由耐熱性高之導電材料形成將複數個像素541分別具備之浮動擴散部FD間相互連接而彙總為1個之連接配線、及將複數個像素541分別具備之VSS接點區域118間相互連接而彙總為1個之連接配線的構造，藉此，第1基板100與第2基板200之界面不用具備較大之電極，便能於第1基板100設置將複數個像素541分別具備之浮動擴散部FD間相互連接而彙總為1個之連接配線、及將複數個像素541分別具備之VSS接點區域118間相互連接而彙總為1個之連接配線。
[攝像裝置1之動作]
其次，使用圖60及圖61來說明攝像裝置1之動作。圖60及圖61中追加了圖50中表示各信號之路徑之箭頭。圖60以箭頭表示自外部輸入至攝像裝置1之輸入信號、及電源電位及基準電位之路徑。圖61以箭頭表示自攝像裝置1輸出至外部之像素信號之信號路徑。例如，經由輸入部510A輸入至攝像裝置1之輸入信號(例如像素時脈及同步信號)被傳送至第3基板300之列驅動部520，於列驅動部520產生列驅動信號。該列驅動信號經由接點部301、201被傳送至第2基板200。進而，該列驅動信號經由配線層200T內之列驅動信號線542而到達像素陣列部540之像素共用單元539各者。到達第2基板200之像素共用單元539之列驅動信號之中、傳輸閘極TG以外之驅動信號被輸入至像素電路210，驅動像素電路210所含之各電晶體。傳輸閘極TG之驅動信號經由貫通電極TGV而輸入至第1基板100之傳輸閘極TG1、TG2、TG3、TG4，驅動像素541A、541B、541C、541D(圖60)。又，自攝像裝置1之外部供給至第3基板300之輸入部510A(輸入端子511)之電源電位及基準電位經由接點部301、201而傳送至第2基板200，並經由配線層200T內之配線供給至像素共用單元539各者之像素電路210。基準電位進而亦經由貫通電極121E供給至第1基板100之像素541A、541B、541C、541D。另一方面，第1基板100之像素541A、541B、541C、541D中經光電轉換之像素信號經由貫通電極120E針對每個像素共用單元539而傳送至第2基板200之像素電路210。基於該像素信號之像素信號經由垂直信號線543及接點部202、302而自像素電路210傳送至第3基板300。該像素信號經第3基板300之行信號處理部550及圖像信號處理部560處理後，經由輸出部510B輸出至外部。
[效果]
本實施形態中，像素541A、541B、541C、541D(像素共用單元539)與像素電路210設置於彼此不同之基板(第1基板100及第2基板200)。藉此，與將像素541A、541B、541C、541D及像素電路210形成於同一基板之情形相比，可增大像素541A、541B、541C、541D及像素電路210之面積。其結果，可增大經光電轉換所得之像素信號之量，且可減少像素電路210之電晶體雜訊。藉由該等，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。又，可實現攝像裝置1之微細化(換言之，像素大小之縮小及攝像裝置1之小型化)。攝像裝置1藉由像素大小之縮小而可增加每單位面積之像素數，從而可輸出高畫質之圖像。
又，攝像裝置1中，第1基板100及第2基板200係藉由設置於絕緣區域212之貫通電極120E、121E而彼此電性連接。例如，亦考慮藉由焊墊電極彼此之接合將第1基板100與第2基板200連接之方法、藉由貫通半導體層之貫通配線(例如TSV(Thorough Si Via))而連接之方法。與此種方法相比，藉由於絕緣區域212設置貫通電極120E、121E，可減小連接第1基板100與第2基板200所需之面積。藉此，可縮小像素大小，使攝像裝置1更小型化。又，藉由每1個像素之面積之進一步微細化，可進而提高解像度。於無需晶片大小之小型化時，可增大像素541A、541B、541C、541D及像素電路210之形成區域。其結果，可增大經光電轉換所得之像素信號之量，且可減少像素電路210具備之電晶體之雜訊。藉此，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
又，攝像裝置1中，像素電路210與行信號處理部550及圖像信號處理部560設置於彼此不同之基板(第2基板200及第3基板300)。藉此，與將像素電路210、行信號處理部550及圖像信號處理部560形成於同一基板之情形相比，可增大像素電路210之面積、行信號處理部550及圖像信號處理部560之面積。藉此，可減少行信號處理部550產生之雜訊，或者可藉由圖像信號處理部560搭載高度之圖像處理電路。由此，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
又，攝像裝置1中，像素陣列部540係設於第1基板100及第2基板200，且行信號處理部550及圖像信號處理部560設於第3基板300。又，將第2基板200與第3基板300連接之接點部201、202、301、302形成於像素陣列部540之上方。因此，接點部201、202、301、302可根據像素陣列具備之各種配線不受佈局上之干渉地自由佈局。藉此，可使用接點部201、202、301、302將第2基板200與第3基板300電性連接。藉由使用接點部201、202、301、302，例如行信號處理部550及圖像信號處理部560之佈局自由度變高。藉此，可減少行信號處理部550產生之雜訊，或者可藉由圖像信號處理部560搭載高度之圖像處理電路。因此，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
又，攝像裝置1中，像素分離部117貫通半導體層100S。藉此，即便因每1像素之面積之微細化而相鄰之像素(像素541A、541B、541C、541D)之距離接近的情形時，亦能抑制像素541A、541B、541C、541D之間之混色。藉此，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
又，攝像裝置1中，於每個像素共用單元539設置有像素電路210。藉此，與於像素541A、541B、541C、541D各者設置像素電路210之情形相比，可增大構成像素電路210之電晶體(放大電晶體AMP、重設電晶體RST、選擇電晶體SEL、FD轉換增益切換電晶體FDG)之形成區域。例如，藉由增大放大電晶體AMP之形成區域，而可抑制雜訊。藉此，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
進而，攝像裝置1中，將4個像素(像素541A、541B、541C、541D)之浮動擴散部FD(浮動擴散部FD1、FD2、FD3、FD4)電性連接之焊墊部120係設置於第1基板100。藉此，與將此種焊墊部120設置於第2基板200之情形相比，可減少將第1基板100與第2基板200連接之貫通電極(貫通電極120E)之數。因此，可縮小絕緣區域212，確保構成像素電路210之電晶體之形成區域(半導體層200S)具有充分之大小。藉此，可減少像素電路210具備之電晶體之雜訊，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
以下，說明上述實施形態之攝像裝置1之變化例。以下之變化例中，對與上述實施形態共通之構成附加相同符號進行說明。
＜1.變化例1＞
圖62～圖66表示上述實施形態之攝像裝置1之平面構成之一變化例。圖62模式性表示第2基板200之半導體層200S之表面附近之平面構成，與上述實施形態中說明之圖55對應。圖63模式性表示第1配線層W1、連接於第1配線層W1之半導體層200S及第1基板100之各部之構成，與上述實施形態中說明之圖56對應。圖64表示第1配線層W1及第2配線層W2之平面構成之一例，與上述實施形態中說明之圖57對應。圖65表示第2配線層W2及第3配線層W3之平面構成之一例，與上述實施形態中說明之圖58對應。圖66表示第3配線層W3及第4配線層W4之平面構成之一例，與上述實施形態中說明之圖59對應。
本變化例中，如圖63所示，第2基板200之H方向排列之2個像素共用單元539之中、一方(例如紙面右側)之像素共用單元539之內部佈局係使另一(例如紙面左側)像素共用單元539之內部佈局於H方向反轉而得之構成。又，一方之像素共用單元539之外廓線與另一像素共用單元539之外廓線間之V方向之偏離大於上述實施形態中說明之偏離(圖56)。如此，藉由增大V方向之偏離，可減小另一像素共用單元539之放大電晶體AMP、與連接於其之焊墊部120(圖54中記載之V方向排列之2個像素共用單元539中之另一(紙面下側)焊墊部120)之間的距離。藉由此種佈局，圖62～圖66記載之攝像裝置1之變化例1不使H方向排列之2個像素共用單元539之平面佈局彼此於V方向反轉，而是可將其面積設為與上述實施形態中說明之第2基板200之像素共用單元539之面積相同。再者，第1基板100之像素共用單元539之平面佈局係與上述實施形態中說明之平面佈局(圖54A、圖54B)相同。因此，本變化例之攝像裝置1可獲得與上述實施形態中說明之攝像裝置1相同之效果。第2基板200之像素共用單元539之配置並不限定於上述實施形態及本變化例所說明之配置。
＜3.變化例2＞
圖67～圖72表示上述實施形態之攝像裝置1之平面構成之一變化例。圖67模式性表示第1基板100之平面構成，與上述實施形態中說明之圖54A對應。圖68模式性表示第2基板200之半導體層200S之表面附近之平面構成，與上述實施形態中說明之圖55對應。圖69模式性表示第1配線層W1、連接於第1配線層W1之半導體層200S及第1基板100之各部之構成，與上述實施形態中說明之圖56對應。圖70表示第1配線層W1及第2配線層W2之平面構成之一例，與上述實施形態中說明之圖57對應。圖71表示第2配線層W2及第3配線層W3之平面構成之一例，與上述實施形態中說明之圖58對應。圖72表示第3配線層W3及第4配線層W4之平面構成之一例，與上述實施形態中說明之圖59對應。
本變化例中，各像素電路210之外廓具有大致正方形之平面形狀(圖68等)。關於該點，本變化例之攝像裝置1之平面構成不同於上述實施形態中說明之攝像裝置1之平面構成。
例如，第1基板100之像素共用單元539係與上述實施形態中說明同樣地，遍及2列×2行之像素區域而形成，具有大致正方形之平面形狀(圖67)。例如，各者之像素共用單元539中，一方之像素列之像素541A及像素541C之傳輸閘極TG1、TG3之水平部分TGb，係於自重疊於垂直部分TGa之位置在H方向朝向像素共用單元539之中央部之方向(更具體而言，朝向像素541A、541C之外緣之方向、且朝向像素共用單元539之中央部之方向)延伸，另一像素列之像素541B及像素541D之傳輸閘極TG2、TG4之水平部分TGb，係於自重疊於垂直部分TGa之位置在H方向朝向像素共用單元539之外側之方向(更具體而言，朝向像素541B、541D之外緣之方向、且朝向像素共用單元539之外側之方向)延伸。連接於浮動擴散部FD之焊墊部120設置於像素共用單元539之中央部(像素共用單元539之H方向及V方向之中央部)，連接於VSS接點區域118之焊墊部121至少於H方向(圖67中H方向及V方向)設置於像素共用單元539之端部。
作為其他配置例，亦考慮將傳輸閘極TG1、TG2、TG3、TG4之水平部分TGb僅設置於與垂直部分TGa對向之區域。此時，與上述實施形態之說明同樣地，半導體層200S被細微地分斷。因此，難以較大地形成像素電路210之電晶體。另一方面，若使傳輸閘極TG1、TG2、TG3、TG4之水平部分TGb如上述變化例班自重疊於垂直部分TGa之位置在H方向延伸，則與上述實施形態之說明同樣地，可增大半導體層200S之寬度。具體而言，可使連接於傳輸閘極TG1、TG3之貫通電極TGV1、TGV3之H方向之位置，接近貫通電極120E之H方向之位置而配置，並使連接於傳輸閘極TG2、TG4之貫通電極TGV2、TGV4之H方向之位置，接近貫通電極121E之H方向之位置而配置(圖69)。藉此，與上述實施形態之說明同樣地，可增大於V方向延伸之半導體層200S之寬度(H方向之大小)。由此，可增大像素電路210之電晶體之大小、尤其是放大電晶體AMP之大小。其結果，可改善像素信號之信號/雜訊比，攝像裝置1可輸出更良好之像素資料(圖像資訊)。
第2基板200之像素共用單元539例如與第1基板100之像素共用單元539之H方向及V方向之大小大致相同，例如遍及大致與2列×2行之像素區域對應之區域設置。例如，各像素電路210中，於V方向延伸之1個半導體層200S，在V方向排列配置選擇電晶體SEL及放大電晶體AMP，FD轉換增益切換電晶體FDG及重設電晶體RST於V方向排列配置於在V方向延伸的1個半導體層200S。設置有該選擇電晶體SEL及放大電晶體AMP之1個半導體層200S、與設置有FD轉換增益切換電晶體FDG及重設電晶體RST之1個半導體層200S，介隔絕緣區域212而於H方向排列。該絕緣區域212於V方向延伸(圖68)。
此處，參照圖68及圖69，說明第2基板200之像素共用單元539之外廓。例如，圖67所示之第1基板100之像素共用單元539連接於設置在焊墊部120之H方向之一方(圖69之紙面左側)之放大電晶體AMP及選擇電晶體SEL、以及設置在焊墊部120之H方向之另一方(圖69之紙面右側)之FD轉換增益切換電晶體FDG及重設電晶體RST。包含該放大電晶體AMP、選擇電晶體SEL、FD轉換增益切換電晶體FDG及重設電晶體RST之第2基板200之共用單元541之外廓由以下4個外緣規定。
第1外緣係包含選擇電晶體SEL及放大電晶體AMP之半導體層200S之V方向之一端(圖69之紙面上側之端)之外緣。該第1外緣設置於該像素共用單元539所含之放大電晶體AMP、與在該像素共用單元539之V方向之一方(圖69之紙面上側)相鄰之像素共用單元539所含之選擇電晶體SEL之間。更具體而言，第1外緣設置於該等放大電晶體AMP與選擇電晶體SEL之間之元件分離區域213之V方向之中央部。第2外緣係包含選擇電晶體SEL及放大電晶體AMP之半導體層200S之V方向之另一端(圖69之紙面下側之端)之外緣。該第2外緣設置於該像素共用單元539所含之選擇電晶體SEL、與在該像素共用單元539之V方向之另一方(圖69之紙面下側)相鄰的像素共用單元539所含之放大電晶體AMP之間。更具體而言，第2外緣設置於該等選擇電晶體SEL與放大電晶體AMP之間之元件分離區域213之V方向之中央部。第3外緣係包含重設電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之V方向之另一端(圖69之紙面下側之端)之外緣。該第3外緣設置於該像素共用單元539所含之FD轉換增益切換電晶體FDG、與在該像素共用單元539之V方向之另一方(圖69之紙面下側)相鄰的像素共用單元539所含之重設電晶體RST之間。更具體而言，第3外緣設置於該等FD轉換增益切換電晶體FDG與重設電晶體RST之間之元件分離區域213之V方向之中央部。第4外緣係包含重設電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之V方向之一端(圖69之紙面上側之端)之外緣。該第4外緣設置於該像素共用單元539所含之重設電晶體RST、與在該像素共用單元539之V方向之一方(圖69之紙面上側)相鄰的像素共用單元539所含之FD轉換增益切換電晶體FDG(未圖示)之間。更具體而言，第4外緣設置於該等重設電晶體RST與FD轉換增益切換電晶體FDG之間之元件分離區域213(未圖示)之V方向之中央部。
包含此種第1、第2、第3、第4外緣之第2基板200之像素共用單元539之外廓中，第3、第4外緣相對於第1、第2外緣朝V方向之一側偏離而配置(換言之，向V方向之一側偏移)。藉由使用此種佈局，可及哪個放大電晶體AMP之閘極及FD轉換增益切換電晶體FDG之源極一併儘可能接近焊墊部120而配置。因此，可減小將該等連接之配線之面積，從而可容易進行攝像裝置1之微細化。再者，VSS接點區域218係設置於包含選擇電晶體SEL及放大電晶體AMP之半導體層200S、與包含重設電晶體RST及FD轉換增益切換電晶體FDG之半導體層200S之間。例如，複數個像素電路210具有彼此相同之配置。
具有此種第2基板200之攝像裝置1亦能獲得與上述實施形態之說明相同之效果。第2基板200之像素共用單元539之配置並不限定於上述實施形態及本變化例說明之配置。
＜4.變化例3＞
圖73～圖78表示上述實施形態之攝像裝置1之平面構成之一變化例。圖73模式性表示第1基板100之平面構成，與上述實施形態中說明之圖54B對應。圖74模式性表示第2基板200之半導體層200S之表面附近之平面構成，與上述實施形態中說明之圖55對應。圖75模式性表示第1配線層W1、連接於第1配線層W1之半導體層200S及第1基板100之各部之構成，與上述實施形態中說明之圖56對應。圖76表示第1配線層W1及第2配線層W2之平面構成之一例，與上述實施形態中說明之圖57對應。圖77表示第2配線層W2及第3配線層W3之平面構成之一例，與上述實施形態中說明之圖58對應。圖78表示第3配線層W3及第4配線層W4之平面構成之一例，與上述實施形態中說明之圖59對應。
本變化例中，第2基板200之半導體層200S於H方向延伸(圖75)。即，大致對應於使上述圖68等所示之攝像裝置1之平面構成旋轉90度而得之構成。
例如，第1基板100之像素共用單元539係與上述實施形態之說明同樣地，遍及2列×2行之像素區域而形成，具有大致正方形之平面形狀(圖73)。例如，各像素共用單元539中，一像素列之像素541A及像素541B之傳輸閘極TG1、TG2於V方向朝向像素共用單元539之中央部延伸，另一像素列之像素541C及像素541D之傳輸閘極TG3、TG4於V方向朝向像素共用單元539之外側方向延伸。連接於浮動擴散部FD之焊墊部120設置於像素共用單元539之中央部，連接於VSS接點區域118之焊墊部121至少於V方向(圖73中V方向及H方向)設置於像素共用單元539之端部。此時，傳輸閘極TG1、TG2之貫通電極TGV1、TGV2之V方向之位置接近貫通電極120E之V方向之位置，傳輸閘極TG3、TG4之貫通電極TGV3、TGV4之V方向之位置接近貫通電極121E之V方向之位置(圖75)。因此，根據與上述實施形態之說明相同之理由，可增大於H方向延伸之半導體層200S之寬度(V方向之大小)。由此，可增大放大電晶體AMP之大小，且可抑制雜訊。
各者之像素電路210中，選擇電晶體SEL及放大電晶體AMP於H方向排列配置，於中間介置選擇電晶體SEL與絕緣區域212而在V方向相鄰之位置配置有重設電晶體RST(圖74)。FD轉換增益切換電晶體FDG於H方向與重設電晶體RST排列配置。VSS接點區域218於絕緣區域212呈島狀設置。例如，第3配線層W3於H方向延伸(圖77)，第4配線層W4於V方向延伸(圖78)。
具有此種第2基板200之攝像裝置1亦能獲得與上述實施形態之說明相同之效果。第2基板200之像素共用單元539之配置並不限定於上述實施形態及本變化例所說明之配置。例如，上述實施形態及變化例1所說明之半導體層200S亦可於H方向延伸。
＜5.變化例4＞
圖79模式性表示上述實施形態之攝像裝置1之剖面構成之一變化例。圖79與上述實施形態中說明之圖50對應。本變化例中，攝像裝置1除了具有接點部201、202、301、302外，於與像素陣列部540之中央部對向之位置還具有接點部203、204、303、304。關於該點，本變化例之攝像裝置1不同於上述實施形態中說明之攝像裝置1。
接點部203、204設置於第2基板200，於與第3基板300之接合面露出。接點部303、304設置於第3基板300，於與第2基板200之接合面露出。接點部203與接點部303相接，接點部204與接點部304相接。即，該攝像裝置1中，第2基板200與第3基板300藉由接點部201、202、301、302連接，且藉由接點部203、204、303、304連接。
其次，使用圖80及圖81來說明該攝像裝置1之動作。圖80中，以箭頭表示自外部輸入至攝像裝置1之輸入信號、電源電位及基準電位之路徑。圖81中，以箭頭表示自攝像裝置1輸入至外部之像素信號之信號路徑。例如，經由輸入部510A輸入至攝像裝置1之輸入信號被傳送至第3基板300之列驅動部520，於列驅動部520形成列驅動信號。該列驅動信號經由接點部303、203被傳送至第2基板200。進而，該列驅動信號經由配線層200T內之列驅動信號線542而到達像素陣列部540之像素共用單元539各者。到達第2基板200之像素共用單元539之列驅動信號之中、傳輸閘極TG以外之驅動信號輸入至像素電路210，驅動像素電路210所含之各電晶體。傳輸閘極TG之驅動信號經由貫通電極TGV輸入至第1基板100之傳輸閘極TG1、TG2、TG3、TG4，驅動像素541A、541B、541C、541D。又，自攝像裝置1之外部供給至第3基板300之輸入部510A(輸入端子511)之電源電位及基準電位經由接點部303、203傳送至第2基板200，並經由配線層200T內之配線供給至像素共用單元539各者之像素電路210。基準電位進而經由貫通電極121E亦供給至第1基板100之像素541A、541B、541C、541D。另一方面，經第1基板100之像素541A、541B、541C、541D光電轉換之像素信號針對每個像素共用單元539傳送至第2基板200之像素電路210。基於該像素信號之像素信號經由垂直信號線543及接點部204、304自像素電路210傳送至第3基板300。該像素信號經第3基板300之行信號處理部550及圖像信號處理部560處理後，經由輸出部510B輸出至外部。
具有此種接點部203、204、303、304之攝像裝置1亦能獲得與上述實施形態之說明相同之效果。可根據經由接點部303、304之配線之連接目標、即第3基板300之電路等之設計而變更接點部之位置及數量等。
＜6.變化例5＞
圖82表示上述實施形態之攝像裝置1之剖面構成之一變化例。圖82對應於上述實施形態中說明之圖53。本變化例中，於第1基板100設置具有平面構造之傳輸電晶體TR。關於該點，本變化例之攝像裝置1不同於上述實施形態中說明之攝像裝置1。
該傳輸電晶體TR僅由水平部分TGb構成傳輸閘極TG。換言之，傳輸閘極TG不具有垂直部分TGa，且與半導體層100S對向而設。
具有此種平面構造之傳輸電晶體TR之攝像裝置1亦能實現與上述實施形態之說明相同之效果。進而，藉由於第1基板100設置平面型之傳輸閘極TG，與於第1基板100設置縱型之傳輸閘極TG之情形相比，可使光電二極體PD形成得更接近半導體層100S之表面，藉此亦能增加飽和信號量(Qs)。又，與於第1基板100形成縱型之傳輸閘極TG之方法相比，於第1基板100形成平面型之傳輸閘極TG之方法的製造工序數少，亦不易因製造工序對光電二極體PD造成惡劣影響。
＜7.變化例6＞
圖83表示上述實施形態之攝像裝置1個像素電路之一變化例。圖83對應於上述實施形態中說明之圖51。本變化例中，每1個像素(像素541A)設置一個像素電路210。即，像素電路210並非由複數個像素共用。關於該點，本變化例之攝像裝置1不同於上述實施形態中說明之攝像裝置1。
本變化例之攝像裝置1係將像素541A與像素電路210設置於彼此不同之基板(第1基板100及第2基板200)，該點與上述實施形態中說明之攝像裝置1相同。因此，本變化例之攝像裝置1亦能獲得與上述實施形態之說明相同之效果。
＜8.變化例7＞
圖84表示上述實施形態中說明之像素分離部117之平面構成之一變化例。亦可於包圍像素541A、541B、541C、541D各者之像素分離部117設置間隙。即，像素541A、541B、541C、541D之全周並未完全被像素分離部117包圍。例如，於焊墊部120、121附近設置像素分離部117之間隙(參照圖54B)。
上述實施形態中，說明了像素分離部117具有貫通半導體層100S之FTI構造之例(參照圖53)，但像素分離部117亦可具有FTI構造以外之構成。例如，像素分離部117亦可設為不完全貫通半導體層100S，亦即具有所謂之DTI(Deep Trench Isolation)構造。
＜9.適用例＞
圖85表示具備上述實施形態及其變化例之攝像裝置1之攝像系統7之概略構成之一例。
攝像系統7例如為數位靜態相機或攝像機等攝像裝置、智慧型手機或平板型終端等攜帶型終端裝置等電子機器。攝像系統7例如具備上述實施形態及其變化例之攝像裝置1、DSP電路243、圖框記憶體244、顯示部245、記憶部246、操作部247及電源部248。攝像系統7中，上述實施形態及其變化例之攝像裝置1、DSP電路243、圖框記憶體244、顯示部245、記憶部246、操作部247及電源部248係經由匯流排線249而相互連接。
上述實施形態及其變化例之攝像裝置1輸出與入射光相應之圖像資料。DSP電路243係對自上述實施形態及其變化例之攝像裝置1輸出之信號(圖像資料)進行處理的信號處理電路。圖框記憶體244係將由DSP電路243處理後之圖像資料以圖框為單位暫時保持。顯示部245例如包括液晶面板或有機EL(Electro Luminescence，電致發光)面板等面板型顯示裝置，顯示由上述實施形態及其變化例之攝像裝置1所拍攝之動態圖像或靜止圖像。記憶部246將上述實施形態及其變化例之攝像裝置1所拍攝之動態圖像或靜止圖像之圖像資料，記錄於半導體記憶體或硬碟等記錄媒體。操作部247依照使用者之操作，發出攝像系統7所具有的各種功能相關之操作指令。電源部248將成為上述實施形態及其變化例之攝像裝置1、DSP電路243、圖框記憶體244、顯示部245、記憶部246及操作部247之動作電源的各種電源，適當地供給至該等供給對象。
其次，對攝像系統7之攝像順序進行說明。
圖86表示攝像系統7之攝像動作之流程圖之一例。使用者藉由對操作部247進行操作而指示攝像開始(步驟S101)。於是，操作部247將攝像指令發送至攝像裝置1(步驟S102)。攝像裝置1(具體而言，系統控制電路36)收到攝像指令後，以特定之攝像方式執行攝像(步驟S103)。
攝像裝置1將藉由攝像所得之圖像資料輸出至DSP電路243。此處，所謂圖像資料，係指基於臨時保存於浮動擴散部FD之電荷所產生之像素信號之所有像素的資料。DSP電路243基於自攝像裝置1輸入之圖像資料進行特定之信號處理(例如雜訊減少處理等)(步驟S104)。DSP電路243將經過特定信號處理之圖像資料保存於圖框記憶體244，圖框記憶體244將圖像資料記憶於記憶部246(步驟S105)。如此，進行攝像系統7之攝像。
本適用例中，上述實施形態及其變化例之攝像裝置1適用於攝像系統7。藉此，可使攝像裝置1更小型化或高精細化，故而可提供小型或高精細之攝像系統7。
又，於上述第1實施形態～第6實施形態之固體攝像裝置1A、1B1
、1B2
、1C、1D、1E中亦適用攝像系統7。
又，於後述第8實施形態～第10實施形態之固體攝像裝置1F、1G、1H中亦適用攝像系統7。
＜10.應用例＞
[應用例1]
本發明之技術(本技術)可應用於各種製品。例如，本發明之技術亦可作為搭載於汽車、電動汽車、混合動力汽車、自動二輪車、機車、人運載工具、飛機、無人機、船舶、機器人等任一種類之移動體的裝置而實現。
圖87係表示可適用本發明之技術之移動體控制系統之一例即車輛控制系統之概略構成例的方塊圖。
車輛控制系統12000具備經由通信網路12001而連接之複數個電子控制單元。圖87所示之例中，車輛控制系統12000具備驅動系控制單元12010、車體系統控制單元12020、車外資訊檢測單元12030、車內資訊檢測單元12040、及統合控制單元12050。又，作為統合控制單元12050之功能構成，圖示有微電腦12051、聲音圖像輸出部12052、及車載網路I/F(interface)12053。
驅動系控制單元12010依照各種程式對車輛之驅動系統相關之裝置之動作進行控制。例如，驅動系統控制單元12010作為內燃機或驅動用馬達等用以產生車輛驅動力之驅動力產生裝置、用以向車輪傳遞驅動力之驅動力傳遞機構、調節車輛之舵角之轉向機構、及產生車輛制動力之制動裝置等的控制裝置而發揮功能。
車體系統控制單元12020依照各種程式對裝備於車體之各種裝置之動作進行控制。例如，車體系統控制單元12020は、無鑰匙進入系統、智慧鑰匙系統、電動車窗裝置、或者頭燈、倒行燈、刹車燈、轉向燈或霧燈等各種燈之控制裝置而發揮功能。該情形時，車體系統控制單元12020中輸入有自代替鑰匙之攜帶式遙控設備發出之電波或各種開關信號。車體系統控制單元12020接收該等電波或信號之輸入，對車輛之門鎖裝置、電動車窗裝置、燈等進行控制。
車外資訊檢測單元12030對搭載有車輛控制系統12000之車輛之外部之資訊進行檢測。例如，於車外資訊檢測單元12030連接有攝像部12031。車外資訊檢測單元12030使攝像部12031拍攝車外之圖像，並接收所拍攝之圖像。車外資訊檢測單元12030基於所接收之圖像，進行人、車、障礙物、標識或路面上之文字等物體檢測處理或距離檢測處理。
攝像部12031係接收光並輸出與光之受光量相應之電氣信號的光感測器。攝像部12031可將電氣信號作為圖像輸出，亦可作為測距資訊輸出。又，攝像部12031接收之光可為可見光，亦可為紅外線等非可見光。
車內資訊檢測單元12040檢測車內之資訊。於車內資訊檢測單元12040例如連接有對駕駛者之狀態進行檢測之駕駛者狀態檢測部12041。駕駛者狀態檢測部12041例如包含拍攝駕駛者之相機，車內資訊檢測單元12040基於自駕駛者狀態檢測部12041輸入之檢測資訊，算出駕駛者之疲勞程度或注意力集中程度，亦可判斷駕駛者是否未打瞌睡。
微電腦12051可基於車外資訊檢測單元12030或車內資訊檢測單元12040取得之車內外之資訊，運算驅動力產生裝置、轉向機構或制動裝置之控制目標值，並對驅動系統控制單元12010輸出控制指令。例如，微電腦12051可進行協調控制，其以包含車輛之碰撞避讓或者碰撞緩衝、基於車間距離之跟隨行駛、車速維持行駛、車輛之碰撞警告、或車輛之車道脫離警告等在內之ADAS(Advanced Driver Assistance System，先進駕駛輔助系統)之功能實現為目的。
又，微電腦12051基於車外資訊檢測單元12030或車內資訊檢測單元12040取得之車輛之周圍之資訊，控制驅動力產生裝置、轉向機構或制動裝置等，藉此可進行以不依據駕駛者之操作而自行行駛之自動駕駛等為目的的協調控制。
又，微電腦12051可基於車外資訊檢測單元12030取得之車外之資訊，對車體系統控制單元12020輸出控制指令。例如，微電腦12051可根據車外資訊檢測單元12030偵測之前方車或對面車之位置而控制頭燈，實現自遠光切換為近光等防眩為目的之協調控制。
聲音圖像輸出部12052向能夠以視覺或聽覺方式向車輛之乘坐者或車外通知資訊之輸出裝置，發送聲音及圖像中之至少一者之輸出信號。圖87之例中，作為輸出裝置，例示音訊揚聲器12061、顯示部12062及儀錶面板12063。顯示部12062例如可包含機載顯示器及抬頭顯示器之至少一者。
圖88係表示攝像部12031之設置位置之例之圖。
圖88中，車輛12100具有攝像部12101、12102、12103、12104、12105作為攝像部12031。
攝像部12101、12102、12103、12104、12105例如設置於車輛12100之前保險桿、後視鏡、後保險桿、後備箱門及車廂內之前擋玻璃之上部等位置。設置於前保險桿之攝像部12101及設置於車廂內之前擋玻璃之上部的攝像部12105主要取得車輛12100前方之圖像。設置於後視鏡之攝像部12102、12103主要取得車輛12100側方之圖像。設置於後保險桿或後備箱門之攝像部12104主要取得車輛12100後方之圖像。由攝像部12101及12105取得之前方之圖像主要用於檢測前方車輛、行人、障礙物、交通信號燈、交通標識或行車線等。
再者，圖88中表示攝像部12101～12104之拍攝範圍之一例。攝像範圍12111表示設置於前保險桿之攝像部12101之攝像範圍，攝像範圍12112、12113分別表示設置於後視鏡之攝像部12102、12103之攝像範圍，攝像範圍12114表示設置於後保險桿或後備箱門之攝像部12104之攝像範圍。例如，藉由重合攝像部12101～12104所拍攝之圖像資料，可獲得自上方觀察車輛12100之俯瞰圖像。
攝像部12101～12104之至少1個亦可具有取得距離資訊之功能。例如，攝像部12101～12104之至少1個可為包含複數個攝像元件之立體攝像機，亦可為具有相位差檢測用之像素之攝像元件。
例如，微電腦12051基於自攝像部12101～12104所得之距離資訊，求出至攝像範圍12111～12114內之各立體物之距離、及該距離之時間變化(相對於車輛12100之相對速度)，藉此尤其可將車輛12100之行進路上之最近的立體物中，於與車輛12100大致相同之方向上以特定速度(例如0km/h以上)行駛之立體物作為前方車提取。進而，微電腦12051可設定與前方車之間之預先確保之車間距離，進行自動刹車控制(亦包含跟隨停止控制)、自動加速控制(亦包含跟隨起動控制)等。如此，可進行以不依存於駕駛者之操作而自行行駛之自動駕駛等為目的之協調控制。
例如，微電腦12051可基於自攝像部12101～12104獲得之距離資訊，將立體物相關之立體物資料分類為二輪車、普通車輛、大型車輛、行人、電線桿及其他立體物而提取，用於障礙物之自動避讓。例如，微電腦12051可將車輛12100周邊之障礙物識別為車輛12100之駕駛者可視認之障礙物及難以視認之障礙物。並且，微電腦12051判斷表示與各障礙物之碰撞之危險程度之碰撞風險，處於碰撞風險為設定值以上而存在碰撞可能性之狀況時，經由音訊揚聲器12061、顯示部12062向駕駛者輸出警報、經由驅動系統控制單元12010進行強制減速或避讓轉向，藉此可進行用於碰撞避讓之駕駛輔助。
攝像部12101～12104之至少1個亦可為檢測紅外線之紅外線相機。例如，微電腦12051可藉由判定攝像部12101～12104之攝像圖像中是否存在行人而識別行人。該行人之識別例如係藉由將作為紅外線相機之攝像部12101～12104之攝像圖像中之特徵點提取之順序、以及對表示物體輪廓之一系列特徵點進行圖案匹配處理而判別是否存在行人的順序來進行。微電腦12051判定攝像部12101～12104之攝像圖像中存在行人而識別行人時，聲音圖像輸出部12052以於該識別之行人重疊顯示強調用之方形輪廓線的方式，控制顯示部12062。又，聲音圖像輸出部12052亦可以將表示行人之圖標等顯示於所需位置之方式控制顯示部12062。
以上，對可適用本發明之技術之移動體控制系統之一例進行了說明。本發明之技術亦能適用於以上說明之構成中之攝像部12031。具體而言，上述實施形態及其變化例之攝像裝置1、上述第1實施形態～第6實施形態之固體攝像裝置1A～1E、以及後述第8實施形態～第10實施形態之固體攝像裝置1F、1G、1H可適用於攝像部12031。藉由於攝像部12031適用本發明之技術，可獲得雜訊少之高精細之拍攝圖像，故而於移動體控制系統中可利用拍攝圖像進行高精度之控制。
[應用例2]
圖89係表示可適用本發明之技術(本技術)之內視鏡手術系統之概略構成之一例的圖。
圖89中，圖示了施術者(醫生)11131使用內視鏡手術系統11000對病床11133上之患者11132進行手術之情況。如圖所示，內視鏡手術系統11000包括內視鏡11100、氣腹管11111及能量處理工具11112等、其他手術用具11110、支持內視鏡11100之支持臂裝置11120、及搭載有用於內視鏡手術之各種裝置的推車11200。
內視鏡11100包括前端特定長度之區域插入至患者11132之體腔內的鏡筒11101、及連接於鏡筒11101之基端之攝像頭11102。圖示例中，圖示之內視鏡11100作為具有硬性之鏡筒11101之所謂之硬性鏡而構成，但內視鏡11100亦可作為具有軟性之鏡筒之所謂之軟性鏡而構成。
於鏡筒11101之前端設置有嵌入物鏡之開口部。於內視鏡11100連接有光源裝置11203，由該光源裝置11203產生之光藉由於鏡筒11101內部延伸設置之導光件而導引至該鏡筒之前端，並經由物鏡朝向患者11132之體腔內之觀察對象照射。再者，內視鏡11100可為直視鏡，亦可為斜視鏡或側視鏡。
於攝像頭11102之內部設置有光學系統及攝像元件，將來自觀察對象之反射光(觀察光)藉由該光學系統而聚光於該攝像元件。藉由該攝像元件對觀察光進行光電轉換，產生與觀察光對應之電氣信號、即與觀察圖像對應之圖像信號。該圖像信號作為RAW資料而發送至相機控制單元(CCU：Camera Control Unit)11201。
CCU11201包括CPU(Central Processing Unit，中央處理單元)及GPU(Graphics Processing Unit，圖形處理單元)等，統括地控制內視鏡11100及顯示裝置11202之動作。進而，CCU11201自攝像頭11102接收圖像信號，並對此圖像信號進行例如顯影處理(解馬賽克處理)等用於顯示基於該圖像信號之圖像的各種圖像處理。
顯示裝置11202藉由CCU11201之控制，顯示基於經該CCU11201實施圖像處理後之圖像信號的圖像。
光源裝置11203例如包括LED(Light Emitting Diode，發光二極體)等光源，將拍攝手術部位等時之照射光供給至內視鏡11100。
輸入裝置11204係針對內視鏡手術系統11000之輸入介面。使用者可經由輸入裝置11204對內視鏡手術系統11000進行各種資訊之輸入及指示輸入。例如，使用者は輸入表示變更內視鏡11100之攝像條件(照射光之種類、倍率及焦點距離等)之指示等。
處理工具控制裝置11205對用於組織之燒灼、切開或血管封閉等之能量處理工具11112之驅動進行控制。氣腹裝置11206係以確保內視鏡11100之視野及施術者之作業空間為目的，為了使患者11132之體腔鼓起，而經由氣腹管11111向該體腔內送入氣體。記錄器11207係能夠記錄手術相關之各種資訊之裝置。印表機11208係能夠將手術相關之各種資訊以文本、圖像或圖表等各種形式印刷之裝置。
再者，向內視鏡11100供給拍攝手術部位時之照射光之光源裝置11203例如可包括LED、雷射光源或組合該等所構成之白色光源。於藉由RGB雷射光源之組合而構成白色光源之情形時，可高精度地控制各色(各波長)之輸出強度及輸出時序，故而於光源裝置11203可進行攝像圖像之白平衡之調整。又，於該情形時，藉由將來自各RGB雷射光源之雷射光分時照射至觀察對象，與照射時序同步地控制攝像頭11102之攝像元件之驅動，亦能分時拍攝與各RGB對應之圖像。根據該方法，即便該攝像元件未設置彩色濾光片，亦能獲得彩色圖像。
又，光源裝置11203亦可以每隔特定時間變更輸出光之強度之方式控制其驅動。與光之強度之變更時序同步地控制攝像頭11102之攝像元件之驅動而分時取得圖像，並將圖像合成，藉此可產生無過度曝光及曝光不足之高動態範圍之圖像。
又，光源裝置11203亦可構成為能夠供給與特殊光觀察對應之特定波長頻帶之光。特殊光觀察中，例如，利用體組織之光吸收之波長依存性，照射頻帶窄於通常觀察時之照射光(即白色光)之光，藉此進行所謂之窄頻帶光觀察(Narrow Band Imaging)，以高對比度拍攝黏膜表層之血管等特定組織。或者，特殊光觀察中，亦可進行螢光觀察，利用照射激發光產生之螢光而獲得圖像。螢光觀察中，可對體組織照射激發光而觀察該體組織之螢光(自體螢光觀察)、或向體組織局部注射靛青綠(ICG)等試劑並對該體組織照射與該試劑之螢光波長對應的激發光而獲得螢光像等。光源裝置11203可構成為能夠供給與此種特殊光觀察對應之窄頻帶光及/或激發光。
圖90係表示圖89所示之攝像頭11102及CCU11201之功能構成之一例之方塊圖。
攝像頭11102具有透鏡單元11401、攝像部11402、驅動部11403、通信部11404、及攝像頭控制部11405。CCU11201具有通信部11411、圖像處理部11412、及控制部11413。攝像頭11102與CCU11201藉由傳輸電纜11400而彼此可通信地連接。
透鏡單元11401係設置於與鏡筒11101之連接部之光學系統。自鏡筒11101之前端獲取之觀察光被導引至攝像頭11102，然後入射至該透鏡單元11401。透鏡單元11401係由包含變焦透鏡及聚焦透鏡之複數個透鏡組合所構成。
攝像部11402由攝像元件構成。構成攝像部11402之攝像元件可為1個(所謂之單板式)，亦可為複數個(所謂之多板式)。於攝像部11402由多板式構成之情形時，例如亦可藉由各攝像元件產生與各RGB對應之圖像信號，並將其等合成，而獲得彩色圖像。或者，攝像部11402亦可構成為具有用於分別取得與3D(Dimensional)顯示對應之右眼用及左眼用之圖像信號之1對攝像元件。藉由進行3D顯示，施術者11131可更準確地把握手術部位之生物組織之深度。再者，於攝像部11402由多板式構成之情形時，能對應各攝像元件亦設置複數個系統之透鏡單元11401。
又，攝像部11402並非必須設置於攝像頭11102。例如，攝像部11402亦可於鏡筒11101內部緊隨物鏡之後設置。
驅動部11403由致動器構成，藉由來自攝像頭控制部11405之控制，使透鏡單元11401之變焦透鏡及聚焦透鏡沿著光軸移動特定距離。藉此，可適當地調整攝像部11402之攝像圖像之倍率及焦點。
通信部11404由用於與CCU11201之間收發各種資訊之通信裝置構成。通信部11404將自攝像部11402獲得之圖像信號作為RAW資料經由傳輸電纜11400發送至CCU11201。
又，通信部11404自CCU11201接收用於控制攝像頭11102之驅動之控制信號，並將其供給至攝像頭控制部11405。該控制信號中例如包含指定攝像圖像之圖框率之資訊、指定攝像時之曝光值之資訊、及/或指定攝像圖像之倍率及焦點之資訊等攝像條件相關的資訊。
再者，上述圖框率、曝光值、倍率、焦點等攝像條件可由使用者適當地指定，亦可基於取得之圖像信號由CCU11201之控制部11413自動地設定。於後者之情形時，內視鏡11100搭載所謂之AE(Auto Exposure，自動曝光)功能、AF(Auto Focus，自動聚焦)功能及AWB(Auto White Balance，自動白平衡)功能。
攝像頭控制部11405基於經由通信部11404接收之來自CCU11201之控制信號，控制攝像頭11102之驅動。
通信部11411由用於與攝像頭11102之間收發各種資訊之通信裝置構成。通信部11411接收經由傳輸電纜11400而自攝像頭11102發送之圖像信號。
又，通信部11411向攝像頭11102發送用於控制攝像頭11102之驅動之控制信號。圖像信號、控制信號可藉由電氣通信、光通信等進行發送。
圖像處理部11412對自攝像頭11102發送之RAW資料即圖像信號實施各種圖像處理。
控制部11413進行內視鏡11100對手術部位等之攝像、及藉由手術部位等之攝像所得之攝像圖像之顯示相關的各種控制。例如，控制部11413產生用於控制攝像頭11102之驅動之控制信號。
又，控制部11413基於經圖像處理部11412實施圖像處理後之圖像信號，將展現手術部位等之攝像圖像顯示於顯示裝置11202。此時，控制部11413亦可使用各種圖像識別技術來識別攝像圖像內之各種物體。例如，控制部11413可藉由檢測攝像圖像所含之物體之邊緣之形狀、顏色等，而識別鉗子等手術用具、特定之生物部位、出血、能量處理工具11112使用時之霧等。控制部11413亦可於使顯示裝置11202顯示攝像圖像時，使用上述識別結果使各種手術輔助資訊重疊顯示於該手術部位之圖像。藉由將手術輔助資訊重疊顯示而向施術者11131提示，可減輕施術者11131之負擔，使施術者11131確切地展開手術。
將攝像頭11102與CCU11201連接之傳輸電纜11400係與電氣信號之通信對應之電氣信號纜線、與光通信對應之光纖、或其等之複合纜線。
此處，圖示例中，係使用傳輸電纜11400進行有線通信，但攝像頭11102與CCU11201之間亦可進行無線通信。
以上，對適用本發明之技術之內視鏡手術系統之一例進行了說明。本發明之技術可適用於以上說明之構成中之內視鏡11100之攝像頭11102所設之攝像部11402。藉由對攝像部11402適用本發明之技術，可使攝像部11402小型化或高精細化，故而可提供小型或高精細之內視鏡11100。
(第8實施形態)
＜固體攝像裝置之構成＞
本技術之第8實施形態之固體攝像裝置1F基本上與上述第3實施形態之固體攝像裝置1B2
之構成系統，不同點在於MIS接點部、第1絕緣層及導電插塞之構成。
即，如圖91A所示，本技術之第8實施形態之固體攝像裝置1F中，代替圖26所示之第3實施形態之MIS接點部840a、840b、作為第1絕緣層之絕緣層720、及導電插塞823a、823b，而具備MIS接點部906a、906b、作為第1絕緣層之絕緣層721、及導電插塞923a、923b。其他構成大致與上述第3實施形態同樣。
如圖91A所示，絕緣層721具有以覆蓋島區域703及元件分離區域(分離區域)702之方式設置於半導體層701上的層間絕緣膜901、以及以覆蓋後述導電焊墊905a及905b之方式設置於該層間絕緣膜901上的層間絕緣膜907。各層間絕緣膜901及907例如由氧化矽膜(SiO)、氮化矽膜(SiN)、氮氧化矽膜(SiON)或碳氮化矽膜(SiCN)中之1個、或者該等中之2個以上積層之積層膜而形成。
如圖91A所示，MIS接點部906a構成為於介隔元件分離區域702彼此相鄰之接點區域705之間，介隔絕緣膜903而於各者之接點區域705之側面連接有導電焊墊905a。即，MIS接點部906a具有接點區域705、絕緣膜903、及導電焊墊905a。
又，如圖91A所示，MIS接點部906b構成為於介隔元件分離區域702彼此相鄰之接點區域706之間，介隔絕緣膜903而於各者之接點區域706之側面連接有導電焊墊905b。即，MIS接點部906b具有接點區域706、絕緣膜903、及導電焊墊905b。
如圖91B及圖91C所示，MIS接點部906a之導電焊墊905a與元件分離區域702之第1交叉部702a，介隔絕緣膜903而連接於彼此相鄰之4個接點區域705各者之側面。導電焊墊905a具有：主體部905a1
，其於半導體層701之主面側(彼此位於相反側之第1面及第2面中之第1面側)所設置之凹部902a內，介隔絕緣膜903而連接於4個接點區域705各者之側面；及頭部905a2
，其寬度大於該主體部905a1
且與主體部905a1
一體形成。該第8實施形態中，凹部902a自層間絕緣膜901之上面側遍及半導體層701而延伸。並且，向該凹部902a內嵌入主體部905a1
。並且，導電焊墊905a之頭部905a2
自凹部902a突出。絕緣膜903以覆蓋凹部902a內之側壁面及底面之方式設置。凹部902a較佳形成於底面較接點區域705深之位置、換言之、以底面位於較接點區域705更靠半導體層701之光入射面側(彼此位於相反側之第1面及第2面中之第2面側)之深度形成。又，導電焊墊905a之主體部905a1
較佳以較接點區域705更向半導體層701之光入射面側突出之方式形成。
如圖91B及圖91C所示，MIS接點部906b之導電焊墊905b於元件分離區域702之第2交叉部702b，介隔絕緣膜903而連接於彼此相鄰之4個接點區域706各者之側面。導電焊墊905b具有：主體部905b1
，其於設置於半導體層701之主面側之凹部902b內介隔絕緣膜903而連接於4個接點區域706各者之側面；及頭部905b2
，其寬度大於該主體部905b1
且與主體部905b1
一體形成。該第8實施形態中，凹部902b自層間絕緣膜901之上面側遍及半導體層701而延伸。並且，向該凹部902b內嵌入主體部905a1
。並且，導電焊墊905b之頭部905b2
自凹部902b突出。絕緣膜903以覆蓋凹部902b內之側壁面及底面的方式設置。於該凹部902b，較佳形成於底面較接點區域706深之位置、換言之、以底面位於較接點區域706更靠半導體層701之光入射面側之深度形成。又，導電焊墊905b之主體部905b1
較佳以較接點區域706更向半導體層701之光入射面側突出之方式形成。
如圖91B及圖91C所示，導電焊墊905a及905b各者之頭部905a2
、905b2
例如俯視之平面形狀為矩形。又，導電焊墊905a及905b各者之主體部905a1
、905b1
、以及凹部901a及901b之各者例如俯視之剖面形狀亦為矩形。
導電焊墊905a及905b例如由成膜中或成膜後導入有減小電阻值之雜質之多晶矽膜(摻雜多晶矽膜)形成。作為絕緣膜903，可使用非晶質狀之膜，例如氧化鈦膜(TiO2
膜)或鈦酸鍶膜(SrTiOx
膜)。
MIS接點部906a及906b係與上述第2實施形態及第3實施形態之MIS接點部840a及840b同樣，以絕緣膜903阻擋自金屬(多晶矽膜)側滲入半導體(接點區域705、706)之帶隙中之電子之波動函數，或者利用絕緣膜/半導體(接點區域705、706)界面產生之界面偶極，產生使肖特基障壁實效減少之電場，可使接點電阻較多晶矽(導電焊墊905a、905b)與結晶矽(接點區域705、706)之接面低。關於MIS接點，記載於段落[0064]所記載之文獻。
如圖91A所示，MIS接點部906a之導電焊墊905a經由嵌入連接孔921a中之導電插塞923a而與配線827a電性連接，該連接孔921a自絕緣層820之表面(上表面)到達導電焊墊905a之頭部905a2
之表面。該配線827a係與上述第1實施形態及第3實施形態同樣地，經由嵌入連接孔825a中之導電插塞826a而與設置於第2基板部20之放大電晶體AMP之閘極電極806a電性連接。
如圖91A所示，MIS接點部906b之導電焊墊905b經由嵌入連接孔921b中之導電插塞923b而與配線827c電性連接，該連接孔921b自絕緣層820之表面(上表面)到達導電焊墊905b之頭部905b2
之表面。該配線827c亦與上述第1實施形態及第3實施形態同樣地，經由嵌入連接孔825c中之導電插塞826c而與設置於第2基板部20之島區域803b電性連接。
＜固體攝像裝置之製造方法＞
其次，說明本技術之第8實施形態之固體攝像裝置1F之製造方法。
首先，如圖92所示，於半導體層701形成元件分離區域702、島區域703、井區域704、光電二極體PD、傳輸電晶體TR、接點區域705、706等。
其次，如圖93所示，以覆蓋島區域703及閘極電極710之方式，於半導體層701之整個主面上形成作為絕緣層721之層間絕緣膜901。
其次，如圖93所示，俯視下，於元件分離區域702之第1交叉部702a及第2交叉部702b個別地形成自層間絕緣膜901之上表面到達半導體層701之凹部902a及902b。較佳為，凹部902a以較接點區域705更向半導體層701之光入射面側突出之深度形成，凹部902b以較接點區域706更向半導體層701之光入射面側突出之深度形成。
於該工序中，於凹部902a之內側之側壁面露出4個接點區域705各者之側面。又，於凹部902b之內側之側壁面露出4個接點區域706各者之側面。
其次，如圖94所示，於包含凹部902a內及凹部902b內之層間絕緣膜901上之整個面上，藉由ALD法或濺鍍法形成膜厚10～20nm左右之由氧化鈦膜(TiOx膜)或タン酸鍶膜(SrTiOx
膜)形成的絕緣膜903。絕緣膜903沿著凹部902a內之側壁面及底面形成，於凹部902a之內側之側壁面露出之4個接點區域705各者之側面被絕緣膜903覆蓋。又，絕緣膜903沿著凹部903b內之側壁面及底面形成，於凹部903b之內側之側壁面露出之4個接點區域706各者之側面被絕緣膜903覆蓋。
其次，如圖94所示，於包含凹部902a內及凹部902b內之絕緣膜903上之整個面上，藉由550℃之低溫之CVD法形成例如具有能夠嵌入凹部902a內及凹部902b內之膜厚之多晶矽膜904作為焊墊材。多晶矽膜904係於成膜中或成膜後導入有減小電阻值之雜質。該實施形態中，多晶矽膜904例如以100 nm左右之厚度形成。
其次，將多晶矽膜904及絕緣膜903依序圖案化，如圖95所示，俯視下於元件分離區域702之第1交叉部702a形成導電焊墊905a，並於元件分離區域702之第2交叉部702b形成導電焊墊905b。導電焊墊905a具有：主體部905a1
，其於半導體層701之主面側所設之凹部902a內介隔絕緣膜903連接於4個接點區域705各者之側面；及頭部905a2
，其寬度大於該主體部905a1
，且與主體部905a1
一體形成。又，導電焊墊905b具有：主體部905b1
，其於半導體層701之主面側所設之凹部902b內介隔絕緣膜903而連接於4個接點區域706各者之側面；及頭部905b2
，其寬度大於該主體部905b1
，且與主體部905b1
一體形成。藉由該工序，形成包含導電焊墊905a、絕緣膜903及接點區域705之MIS接點部906a。又，形成包含導電焊墊905b、絕緣膜903及接點區域706之MIS接點部906b。
其次，如圖96所示，以覆蓋導電焊墊905a及905b之方式，於層間絕緣膜901上之整個面形成作為絕緣層721之層間絕緣膜907。藉由該工序，於半導體層701上構築形成至絕緣層721為止之基板部。
其次，如圖97所示，準備形成至作為覆蓋半導體層801之第2絕緣層之絕緣層820為止的基板部。並且，如圖98所示，於使半導體層701之主面側之絕緣層721、與半導體層801之背面側之絕緣膜802對向而彼此密接之狀態下，實施熱處理進行貼合。
其次，如圖99所示，形成自絕緣層820之表面到達導電焊墊905a之表面之連接孔921a，並形成自絕緣層820之表面到達導電焊墊905b之表面的連接孔921b。該連接孔921a、921b係使用周知之光微影技術及各向異性乾式蝕刻技術形成。
其次，如圖100所示，藉由與上述第1及第2實施形態相同之方法，向連接孔921a、921b內嵌入導電材而於連接孔921a、921b形成導電插塞923a、923b。並且，實施與上述第1及第2實施形態相同之方法，形成連接孔825a～825c、導電插塞826a～826c、配線827a～827c、絕緣膜828、配線829等，並貼合第3基板部30，然後於半導體層701之背面形成平坦化膜831、彩色濾光片832及微透鏡833等。藉此，如圖91A～圖91C所示之第8實施形態之固體攝像裝置1F大致完成。
＜第8實施形態之效果＞
其次，對該第8實施形態之主要效果進行說明。
根據本技術之第8實施形態之固體攝像裝置1F，可藉由於接點區域705與導電焊墊905a之間形成較薄之絕緣膜903而構成MIS接點部906a，故而可獲得低電阻之浮動擴散部共用接點構造。又，可藉由於接點區域706與導電焊墊905b之間形成較薄之絕緣膜903而構成MIS接點部906b，故而可獲得低電阻之接點構造。
又，該第8實施形態之固體攝像裝置1F係藉由MIS接點部906a將導電插塞923a與接點區域705電性連接，故而可減小將設於上段之第2基板部20之放大電晶體AMP之閘極電極806a、與設於下段之第1基板部10之接點區域705電性連接的導電路徑之電阻值。並且，接點區域705共用浮動擴散部FD，故而可實現像素單元PU之動作速度之高速化。
又，該第8實施形態之固體攝像裝置1F藉由MIS接點部906b將導電插塞923b與接點區域706電性連接，故而可減小將設於上段之第2基板部20之島區域803b、與設於下段之第1基板部10之接點區域706電性連接的導電路徑之電阻值。
又，MIS接點部906a構成為，於介隔元件分離區域702彼此相鄰之接點區域705之間，介隔絕緣膜903而於各者之接點區域705之側面連接導電焊墊905a。又，MIS接點部906b構成為，於介隔元件分離區域702彼此相鄰之接點區域706之間，介隔絕緣膜903而於各者之接點區域706之側面連接導電焊墊905b。因此，根據該第8實施形態之固體攝像裝置1F，可使共用像素間變窄，從而可藉由微細化及像素區域擴大而實現高感度化。
又，MIS接點部906a之導電焊墊905a具有：主體部905a1
，其於半導體層701之主面側所設之凹部902a內介隔絕緣膜903而連接於4個接點區域705各者之側面；及頭部905a2
，其寬度大於該主體部905a1
，且與主體部905a1
一體形成。因此，根據該第8實施形態之固體攝像裝置1F，可使共用像素間變窄，從而可抑制因遮罩偏離導致之導電插塞923a與MIS接點部906a之連接不良。
又，MIS接點部906b之導電焊墊905b具有：主體部905b1
，其於半導體層701之主面側所設之凹部902b內介隔絕緣膜903而連接於4個接點區域706各者之側面；及頭部905b2
，其寬度大於該主體部905b1
，且與主體部905b1
一體形成。因此，根據該第8實施形態之固體攝像裝置1F，可使共用像素間變窄，從而可抑制因遮罩偏離導致之導電插塞923b與MIS接點部906b之連接不良。
又，根據該第8實施形態之固體攝像裝置1F之製造方法，於彼此相鄰之接點區域705之間所設之凹部902a內形成介隔絕緣膜903而連接於各接點區域705之導電焊墊905a，並於彼此相鄰之接點區域706之間所設之凹部902b內形成介隔絕緣膜903而連接於各接點區域706之導電焊墊905b，故而可提供藉由微細化及像素區域擴大而可實現高感度化之固體攝像裝置1F。
又，根據該第8實施形態之固體攝像裝置1F之製造方法，實施高溫之熱處理使具有已形成之第2主動元件之基板部、與具有預先形成之MIS接點部906a、906b之基板部貼合，故而可提供具有維持低電阻之MIS接點部906a、906b之固體攝像裝置1F。
＜第8實施形態之變化例＞
於上述第8實施形態中，說明了導電焊墊905a及905b各者之主體部905a1
、905b1
之俯視剖面形狀構成為矩形的情形。然而，本技術並不限定於第8實施形態之剖面形狀。
例如，作為第1變化例，如圖101所示，導電焊墊905a及905b各者之主體部905a1
、905b1
之俯視剖面形狀亦可構成為圓形狀。
又，作為第2變化例，如圖102所示，亦可為導電焊墊905a及905b各者之主體部905a1
、905b1
之俯視剖面形狀構成為矩形，且對角線位於元件分離區域702上。
又，作為第3變化例，雖未圖示，但亦可為導電焊墊905a及905b各者之主體部905a1
、905b1
之俯視剖面形狀構成為菱形，且對角線位於元件分離區域702上。
該第1變化例之圓形狀、第2變化例之矩形、及第3變化例之菱形狀之中，具有接點之可靠性高、易定標、且易增大像素部分等特徵。又，該第1變化例之圓形狀、第2變化例之矩形、及第3變化例之菱形狀之中，相對於凹部902a、902b之圖案化之對準不均的容許度變大。
又，上述第8實施形態中，說明了導電焊墊905a及905b各者之頭部905a2
、905b2
之俯視平面形狀構成為矩形之情形。然而，本技術並不限定於第8實施形態之剖面形狀。例如，如圖101所示，導電焊墊905a及905b各者之頭部905a2
、905b2
之俯視平面形狀亦可構成為圓形狀。又，如圖102所示，亦可為導電焊墊905a及905b各者之頭部905a2
、905b2
之俯視平面形狀構成為矩形，且對角線位於元件分離區域702上。又，雖未圖示，但亦可為導電焊墊905a及905b各者之頭部905a2
、905b2
之俯視平面形狀構成為菱形狀。
又，亦可使導電焊墊905a及905b各者之主體部905a1
、905b1
之俯視剖面形狀、與各者之頭部905a2
、905b2
之俯視平面形狀以相同形狀組合，還可以不同形狀組合。
再者，於上述第8實施形態之固體攝像裝置1F，亦可如後述第10實施形態之圖104所示之第2基板部20般，將第2基板部20設為半導體基板21及21A積層而構成(將複數個半導體基板積層之構成)。
(第9實施形態)
本技術之第9實施形態之固體攝像裝置1G基本上與上述第8實施形態之固體攝像裝置1B2
之構成相同，不同之處係第1絕緣層及凹部之構成。
即，如圖103所示，本技術之第9實施形態之固體攝像裝置1F中，代替圖91A所示之第8實施形態之凹部902a、902b、及作為第1絕緣層之絕緣層721，而具備凹部932a、932b、及作為第1絕緣層之絕緣層720。其他構成係與上述第8實施形態大致相同。
凹部932a於元件分離區域702之第1交叉部702a自半導體層701之主面側延伸至光入射面側。並且，向該凹部902a內嵌入導電焊墊905a之主體部905a1
。並且，導電焊墊905a之頭部905a2
自凹部902a突出。絕緣膜903以覆蓋凹部932a內之側面及底面之方式而設。即，該第9實施形態之導電焊墊905a具有：主體部905a1
，其於半導體層701之主面側所設之凹部932a內，介隔絕緣膜903而連接於4個接點區域705各者之側面；及頭部905a2
，其寬度大於該主體部905a1
，且與主體部905a1
一體形成。
凹部932b於元件分離區域702之第2交叉部702b自半導體層701之主面側延伸至光入射面側。並且，向該凹部902b內嵌入導電焊墊905b之主體部905b1
。並且，導電焊墊905b之頭部905b2
自凹部932b突出。絕緣膜903以覆蓋凹部932a內之側面及底面之方式而設。即，該第9實施形態之導電焊墊905b具有：主體部905b1
，其於半導體層701之主面側所設之凹部932b內，介隔絕緣膜903而連接於4個接點區域706各者之側面；及頭部905b2
，其寬度大於該主體部905b1
，且與主體部905b1
一體形成。
絕緣層720係與上述第1實施形態之絕緣層720相同。絕緣層720以覆蓋島區域703上及導電焊墊935a、935b上之方式設置於半導體層701上。
以此方式構成之第9實施形態之固體攝像裝置1G，亦能獲得與上述第8實施形態相同之效果。
再者，於上述第8實施形態之固體攝像裝置1F，亦可如後述第10實施形態之圖104所示之第2基板部20般，使第2基板部20為半導體基板21及21A積層而構成(將複數個半導體基板積層之構成)。
(第10實施形態)
圖104～圖106係表示本技術之第10實施形態之固體攝像裝置1G之構成例的厚度方向之剖視圖。圖107～圖109係表示本技術之第10實施形態之複數個像素單元PU之佈局例的水平方向之剖視圖。再者，圖104～圖106所示之剖視圖僅為模式圖，並非以嚴格表示實際構造為目的。圖104～圖106所示之剖視圖為了於紙面容易說明固體攝像裝置1H之構成，而於位置sec1～sec3有意地改變電晶體、雜質擴散層之水平方向之位置進行表示。
具體而言，圖104所示之固體攝像裝置1H之像素單元PU中，位置sec1之剖面係以A1-A1'線切斷圖107之剖面，位置sec2之剖面係以B1-B1'線切斷圖108之剖面，位置sec3之剖面係以C1-C1'線切斷圖109之剖面。同樣地，圖105所示之固體攝像裝置1H中，位置sec1之剖面係以A2-A2'線切斷圖107之剖面，位置sec2之剖面係以B2-B2'線切斷圖108之剖面，位置sec3之剖面係以C2-C2'線切斷圖109之剖面。圖106所示之固體攝像裝置1H中，位置sec1之剖面係以A3-A3'線切斷圖107之剖面，位置sec2之剖面係以B3-B3'線切斷圖108之剖面，位置sec3之剖面係以C3-C3'線切斷圖109之剖面。
如圖104所示，於第1基板部10之表面10a側積層第2基板部20。於第1基板部10之表面10a側，設置有光電二極體PD、傳輸電晶體TR及浮動擴散部FD。光電二極體PD、傳輸電晶體TR及浮動擴散部FD分別設置於每個感測器像素12。第1基板部10之另一面係光入射面。攝像裝置1H係背面照射型之攝像裝置，於背面設置有彩色濾光片及受光透鏡。彩色濾光片及受光透鏡分別設置於每個感測器像素12。
第1基板部10具有之半導體基板11例如由矽基板構成。於半導體基板11之表面之一部分及其附近，設置有第1導電型(例如p型)之井層WE，於較井層WE深之區域設置有第2導電型(例如n型)之光電二極體PD。於井層WE內設置有p型之濃度高於井層WE之井接點層、及n型之浮動擴散部FD。
於半導體基板11設置有將彼此相鄰之感測器像素12彼此電性分離之元件分離層16。元件分離層16例如具有STI(Shallow Trench Isolation)構造，且於半導體基板11之深度方向延伸。於半導體基板11，在元件分離層16與光電二極體PD之間設置有雜質擴散層17。例如，雜質擴散層17具有於半導體基板11之厚度方向延伸設置之p型層及n型層。p型層位於元件分離層16側，n型層位於光電二極體PD側。於半導體基板11之表面11a側設置有絕緣膜15。
第2基板部20具有下側基板20a及上側基板20b。下側基板20a具有第1半導體基板21。第1半導體基板21係例如由單晶矽構成之矽基板。於第1半導體基板21之其中一面211a側，設置有放大電晶體AMP、及包圍放大電晶體AMP周圍之元件分離層213。藉由元件分離層213，使相鄰之像素單元PU之一放大電晶體AMP與另一放大電晶體AMP電性分離。下側基板20a具有覆蓋第1半導體基板21之表面211a之絕緣膜215。藉由絕緣膜215，覆蓋放大電晶體AMP及元件分離層213。又，下側基板20a具有覆蓋第1半導體基板21之另一面211b之絕緣膜217。使第1基板部10之絕緣膜15與下側基板20a之絕緣膜217彼此接合，構成層間絕緣膜228。
上側基板20b具有第2半導體基板21A。第2半導體基板21A係例如由單晶矽構成之矽基板。於第2半導體基板21A之其中一面221a側，設置有重設電晶體RST及選擇電晶體SEL、以及元件分離層223。例如，元件分離層223分別設置於重設電晶體RST與選擇電晶體SEL之間、及選擇電晶體SEL與第2半導體基板21A之井層之間。上側基板20b具有覆蓋第2半導體基板21A之表面221a、背面221b及側面之絕緣膜225。使下側基板20a之絕緣膜215與上側基板20b之絕緣膜225彼此接合，構成層間絕緣膜226。
攝像裝置1H具備複數個配線L1～L10，其等設置於層間絕緣膜226、228中，電性連接於第1基板部10或第2基板部20之至少一者。配線L1將放大電晶體AMP之汲極與電源線VDD電性連接。配線L2將1個像素單元PU所含之4個浮動擴散部FD、與放大電晶體AMP之閘極電極AG電性連接。配線L3將放大電晶體AMP之源極與選擇電晶體SEL之汲極電性連接。配線L4將選擇電晶體SEL之閘極電極SG與像素驅動線23(參照圖1)電性連接。
配線L5將選擇電晶體SEL之源極與垂直信號線24電性連接。配線L6將重設電晶體RST之汲極與電源線VDD電性連接。配線L7將重設電晶體RST之閘極電極RG(參照後述圖4A)與像素驅動線23電性連接。配線L8將重設電晶體RST之源極與配線L2電性連接。配線L9(第1配線之一例)將傳輸電晶體TR之閘極電極TG與像素驅動線23(參照圖1)電性連接。配線L10將井接點層、與供給基準電位(例如接地電位：0 V)之基準電位線電性連接。
配線L1～L10中，於積層體之厚度方向延伸設置之部分由鎢(W)形成，於與積層體之厚度方向正交之方向(例如水平方向)延伸設置之部分由銅(Cu)或以Cu為主成分之Cu合金形成。但，本技術之實施形態中，構成配線L1～L10之材料並不限定於該等，亦可由其他材料形成。第2基板部20具有與上述配線L1～L10中之任意配線(例如配線L1、L4～L7、L9、L10)連接之複數個焊墊電極227。
第3基板部30配置於第2基板部20之與第1基板部10對向之面之相反側。第3基板部30具備半導體基板31、覆蓋半導體基板31之表面301a側之絕緣膜304、設置於半導體基板31之表面301a側之複數個配線L30、及分別連接於複數個配線L30之焊墊電極305。半導體基板31係例如由單晶矽形成之矽基板。
配線L30設置於接觸孔內。於配線L30，在第3基板部30之厚度方向延伸設置之部分由鈦(Ti)或鈷(Co)形成，於與第3基板部30之厚度方向正交之方向(例如水平方向)延伸設置的部分由Cu或以Cu為主成分之Cu合金形成。配線L30與半導體基板31之連接部形成有矽化物39(例如鈦矽化物(TiSi)或鈷矽化物(CoSi2)。
複數個焊墊電極305例如由Cu或Cu合金形成。於攝像裝置1之厚度方向，第3基板部30之焊墊電極305與第2基板部20之焊墊電極227對向而電性連接。例如，焊墊電極305、227於彼此對向之狀態下經Cu-Cu結合而一體化。藉此，第2基板部20與第3基板部30電性連接，並可提高第2基板部20與第3基板部30之貼合強度。
本技術之第10實施形態中，亦可於複數個感測器像素12之每一個配置1個浮動擴散部用接點。例如，彼此相鄰之4個感測器像素12亦可共用1個浮動擴散部用接點。同樣地，亦可於複數個感測器像素12之每一個配置1個井用接點。例如，彼此相鄰之4個感測器像素12亦可共用1個井用接點。又，亦可於複數個感測器像素12之各者，分別各配置1個電性連接於浮動擴散部FD之配線L2(浮動擴散部用接點)、及1個電性連接於井層WE之配線L10(井用接點)。
如圖105及圖109所示，攝像裝置1H共用跨於複數個感測器像素12而配置之共通焊墊電極102(本技術之「第1共通焊墊電極」之一例)、及設置於共通焊墊電極102上之1個配線L2。例如，攝像裝置1H中，俯視時存在4個感測器像素12之各浮動擴散部FD1～FD4介隔元件分離層16而彼此相鄰之區域。於該區域設置有共通焊墊電極102。共通焊墊電極102以跨於4個浮動擴散部FD1～FD4之方式配置，且分別與4個浮動擴散部FD1～FD4電性連接。共通焊墊電極102例如由摻雜有n型雜質或p型雜質之多晶矽膜形成。
於共通焊墊電極102之中心部上設置有1個配線L2(即浮動擴散部用接點)。如圖105、圖107～圖109所示，設置於共通焊墊電極102之中心部上之配線L2自第1基板部10貫穿第2基板部20之下側基板20a而延伸設置至第2基板部20之上側基板20b，並經由設置於上側基板20b之配線等而連接於放大電晶體AMP之閘極電極AG。
又，如圖104及圖109所示，攝像裝置1H共用跨於複數個感測器像素12而配置之共通焊墊電極110(本技術之「第2共通焊墊電極」之一例)、及設置於共通焊墊電極110上之1個配線L10。例如，攝像裝置1H中，俯視時存在4個感測器像素12之各井層WE介隔元件分離層16而彼此相鄰之區域。於該區域設置有共通焊墊電極110。共通焊墊電極110以跨於4個感測器像素12之各井層WE之方式配置，且分別與4個感測器像素12之各井層WE電性連接。若舉出一例，共通焊墊電極110配置於Y軸方向排列之一共通焊墊電極102與另一共通焊墊電極102之間。於Y軸方向，共通焊墊電極102、110交替排列而配置。共通焊墊電極110例如由摻雜有n型雜質或p型雜質之多晶矽膜形成。
於共通焊墊電極110之中心部上設置有1個配線L10(即井用接點)。如圖104、圖106～圖109所示，設置於共通焊墊電極110之中心部上之配線L10自第1基板部10貫穿第2基板部20之下側基板20a而延伸設置至第2基板部20之上側基板20b，並經由設置於上側基板20b之配線等，與供給基準電位(例如接地電位：0 V)之基準電位線連接。
設置於共通焊墊電極110之中心部上之配線L10分別與共通焊墊電極110之上表面、設置於下側基板20a之貫通孔之內側面、及設置於上側基板20b之貫通孔之內側面電性連接。藉此，第1基板部10之半導體基板11之井層WE、第2基板部20之下側基板20a之井層及上側基板20b之井層與基準電位(例如接地電位：0 V)連接。
本技術之第10實施形態之攝像裝置1H具備：第1基板部10，其設置有進行光電轉換之感測器像素12；第2基板部20，其配置於第1基板部10之表面12a側，具有輸出基於自感測器像素12輸出之電荷之像素信號的讀出電路22。第2基板部20具有：第1半導體基板21，其設置有讀出電路22所含之放大電晶體AMP；及第2半導體基板21A，其配置於第1半導體基板21之表面211a側，設置有讀出電路22所含之選擇電晶體SEL及重設電晶體RST。
藉此，與將讀出電路22所含之所有電晶體配置於1枚半導體基板之情形相比，可增大電晶體之配置區域之面積，故而讀出電路22之佈局自由度提高。藉此，各像素單元PU中可使放大電晶體AMP之閘極面積最大化，從而可實現良好之雜訊特性。藉由使放大電晶體AMP之面積最大化，可減少攝像裝置1產生之隨機雜訊。
又，固體攝像裝置1H進而具備共通焊墊電極102、110，其等設置於構成第1基板部10之半導體基板11之表面11a側，以跨於彼此相鄰之複數各(例如4個)感測器像素12之方式配置。共通焊墊電極102與4個感測器像素12之浮動擴散部FD電性連接。共通焊墊電極110與4個感測器像素12之井層WE電性連接。藉此，每4個感測器像素12可共用連接於浮動擴散部FD之配線L2。每4個感測器像素12可共用連接於井層WE之配線L10。藉此，可減少配線L2、L10之根數，故而可減少感測器像素12之面積，從而可使攝像裝置1H之小型化。
再者，如圖110所示，配線10L於與半導體基板21及21A各者絕緣分離之狀態下，貫通設置於半導體基板21及21A各者之貫通孔。
上述第1實施形態之固體攝像裝置1A中，如圖4所示，說明了第2基板部20由包含一層半導體層之單層構造形成的情形。然而，於上述第1實施形態之固體攝像裝置1A中，亦可與上述第10實施形態之固體攝像裝置1H同樣地，第2基板部20由包含2個半導體基板21及21A之2層構造形成。該情形時，與上述第10實施形態之固體攝像裝置1H同樣地，將可構成讀出電路22之放大電晶體AMP、重設電晶體RST、選擇電晶體SEL等複數個電晶體中之至少1個電晶體形成於半導體層801，將剩餘之電晶體形成於不同於半導體層101及801且與圖104之半導體基板21A對應之新的半導體層。若參照圖4說明，與圖104之半導體基板21A對應之新的半導體層例如介隔層間絕緣膜而積層於包含配線227a、227b及227c之配線層與絕緣膜228之間。新的半導體層積層於絕緣層820之與半導體層201側相反之側，可形成所需之電晶體。作為一例，可於半導體層801形成放大電晶體AMP，於新的半導體層(圖104之半導體基板21A)形成重設電晶體RST及/或選擇電晶體SEL。
又，亦可設置複數個新的半導體基板，並於各者設置所需之讀出電路22之電晶體。作為一例，可於半導體基板21形成放大電晶體AMP。進而，若於半導體基板21積層絕緣層、連接部、連接配線，進而積層半導體基板21A，則可於半導體基板21A形成重設電晶體RST。若於半導體基板21A積層絕緣層、連接部、連接配線，進而積層半導體基板21B，則可於半導體基板21B形成選擇電晶體SEL。形成於半導體基板21、21A、21B之電晶體可為構成讀出電路22之任一電晶體。
再者，上述第2實施形態～第9實施形態之固體攝像裝置1B1、1B2、1C、1D、1E、1F、1G中，亦可與上述第10實施形態之固體攝像裝置1H同樣地，第2基板部20可構成為包含2個半導體基板21及21A之2層構造，亦可構成為3層以上之構造(將複數個半導體基板積層之構成)。
如此，藉由於第2基板部20設置複數個半導體基板，可減小1個讀出電路22佔據之半導體基板21之面積。若能減小各讀出電路22之面積或者使各電晶體微細化，則亦你能減小晶片之面積。又，可增大能夠構成讀出電路22之放大電晶體、重設電晶體、選擇電晶體中之、所需電晶體之面積。尤其是，藉由增大放大電晶體之面積，亦能期待雜訊減少效果。
如此，於上述第1～第9實施形態之固體攝像裝置中，可設為於第2基板部20設置複數個半導體基板之構成。於構成為在第2基板部20設置複數個半導體基板之情形時，第2基板部20中之複數個半導體基板亦可分別為化合物半導體基板。作為化合物半導體基板之材料，例如可列舉氮化鎵(GaN)、砷化鎵(GaAs)、碳化矽(SiC)、磷化銦(InP)、砷化鋁鎵(AlGaAs)等。
如上所述，藉由第1～第10實施形態而記載本技術，但不應將形成該揭示之一部分之論述及圖式理解為限定本技術者。對於業者而言，可根據該揭示而明瞭各種代替實施形態、實施例及運用技術。
再者，本技術可如下構成。
(1)
一種半導體裝置，其具備：第1半導體層，其具有複數個元件形成區域，其等介隔元件分離區域而彼此相鄰配置，且各自設置有第1主動元件；
接點區域，其設置於上述複數個元件形成區域各者之表層部之上述元件分離區域側；
導電焊墊，其跨於上述元件分離區域而連接於上述複數個元件形成區域各者之上述接點區域；
第1絕緣層，其覆蓋上述第1半導體層及上述導電焊墊；
第2半導體層，其配置於上述第1絕緣層上，且設置有第2主動元件；
第2絕緣層，其覆蓋上述第2半導體層；及
導電插塞，其嵌入自上述第2絕緣層到達上述導電焊墊之連接孔中，且藉由與上述導電焊墊相同之材料一體形成。
(2)
如上述(1)記載之半導體裝置，其中上述導電焊墊之俯視面積大於上述導電插塞。
(3)
如上述(1)或(2)記載之半導體裝置，其中上述導電焊墊及上述導電插塞由高熔點金屬材料形成。
(4)
如上述(1)～(3)中任一項記載之半導體裝置，其中上述第1主動元件包含光電二極體及傳輸電晶體，該傳輸電晶體之源極區域電性連接於上述光電二極體之陰極區域，且汲極區域電性連接於上述導電插塞，
上述第2主動元件包含放大電晶體，該放大電晶體之閘極電極電性連接於上述導電插塞。
(5)
一種半導體裝置之製造方法，其具備以下工序：
於第1半導體層形成由元件分離區域劃分之複數個元件形成區域；
於介隔上述元件分離區域而彼此相鄰之上述複數個元件形成區域各者之表層部之上述元件分離區域側，形成接點區域；
跨於上述元件分離區域而於上述複數個元件形成區域各者之上述接點區域上，介隔蝕刻終止膜形成焊墊用芯；
於上述複數個元件形成區域之各者形成第1主動元件；
形成覆蓋上述第1半導體層及上述焊墊用芯之第1絕緣層；
於上述第1絕緣層上配置第2半導體層；
實施包含熱處理之工序，而於上述第2半導體層形成第2主動元件；
形成覆蓋上述第2半導體層之第2絕緣層；
形成自上述第2絕緣層到達上述焊墊用芯之連接孔；
通過上述連接孔將上述焊墊用芯及上述蝕刻終止膜去除而形成與上述連接孔相連之空間部；以及
於上述空間部及連接孔內嵌入導電材料，而形成與上述接點區域連接之導電焊墊及與上述導電焊墊一體之導電插塞。
(6)
如上述(5)記載之半導體裝置之製造方法，其中上述焊墊用芯由非摻雜多晶矽膜構成。
(7)
如上述(5)或(6)記載之半導體裝置之製造方法，其中形成上述第2主動元件之工序包含以下工序：
實施熱處理而於上述第2半導體層之表面形成由熱氧化膜構成的閘極絕緣膜；及
實施熱處理而於上述第2半導體層之表層部形成源極區域及汲極區域。
(8)
一種半導體裝置，其具備：
第1半導體層，其具有複數個元件形成區域，其等介隔元件分離區域而彼此相鄰配置，且各自設置有第1主動元件；
接點區域，其設置於上述複數個元件形成區域各者之表層部之上述元件分離區域側；
導電焊墊，其跨於上述元件分離區域而連接於上述複數個元件形成區域各者之上述接點區域；
第1絕緣層，其覆蓋上述第1半導體層及上述導電焊墊；
第2半導體層，其配置於上述第1絕緣層上，且設置有第2主動元件；
第2絕緣層，其覆蓋上述第2半導體層；
導電插塞，其嵌入自上述第2絕緣層到達上述導電焊墊之連接孔中；以及
絕緣膜，其設置於上述導電焊墊與上述接點區域之間；
於上述導電焊墊、上述絕緣膜及上述接點區域形成有MIS接點部。
(9)
如(8)記載之半導體裝置，其中上述絕緣膜係非晶質狀之膜。
(10)
如上述(8)或(9)記載之半導體裝置，其中上述絕緣膜係氧化鈦(TiO2
)膜或鈦酸鍶(SrTiOx)膜。
(11)
如(8)～(9)中任一項記載之半導體裝置，其中上述第2半導體層係化合物半導體層。
(12)
如上述(8)～(11)中任一項記載之半導體裝置，其中上述第1主動元件包含光電二極體及傳輸電晶體，該傳輸電晶體之源極區域電性連接於上述光電二極體之陰極區域，且汲極區域電性連接於上述導電插塞，
上述第2主動元件包含放大電晶體，該放大電晶體之閘極電極電性連接於上述導電插塞。
(13)
一種半導體裝置之製造方法，其具備以下工序：
於半導體層形成由元件分離區域劃分之複數個元件形成區域；
於上述複數個元件形成區域各者形成第1主動元件；
於介隔上述元件分離區域而彼此相鄰之上述複數個元件形成區域各者之表層部之上述元件分離區域側，形成接點區域；
跨於上述元件分離區域而於上述複數個元件形成區域各者之上述接點區域上，介隔絕緣膜形成導電焊墊；
形成覆蓋上述第1半導體層及上述導電焊墊之第1絕緣層；
於上述第1絕緣層上配置化合物半導體層；
實施包含熱處理之工序，而於上述第2半導體層形成第2主動元件；
形成覆蓋上述化合物半導體層之第2絕緣層；以及
於自上述第2絕緣層到達上述導電焊墊之連接孔內形成導電插塞。
(14)
如上述(13)記載之半導體裝置之製造方法，其中形成上述第2主動元件之工序包含以下工序：
實施熱處理而於上述第2半導體層之表面形成由熱氧化膜構成的閘極絕緣膜；及
實施熱處理而於上述第2半導體層之表層部形成源極區域及汲極區域。
(15)
一種半導體裝置之製造方法，其具備以下工序：
於第1半導體層形成由元件分離區域劃分之複數個元件形成區域；
於上述複數個元件形成區域各者形成第1主動元件；
於介隔上述元件分離區域而彼此相鄰之上述複數個元件形成區域各者之表層部之上述元件分離區域側，形成接點區域；
跨於上述元件分離區域而於上述複數個元件形成區域各者之上述接點區域上，介隔絕緣膜形成導電焊墊；
形成覆蓋上述第1半導體層及上述導電焊墊之第1絕緣層；
於上述第1絕緣層上，配置形成有第2主動元件之第2半導體層；
形成覆蓋上述第2半導體層之第2絕緣層；以及
於自上述第2絕緣層到達上述導電焊墊之連接孔內形成導電插塞。
(16)
一種半導體裝置，其具備：
第1半導體層，其設置有第1主動元件；
第1絕緣層，其覆蓋上述第1半導體層；
第2半導體層，其配置於上述第1絕緣層上，且於元件分離區域所劃分之複數個元件形成區域之各者設置有第2主動元件；
第2絕緣層，其覆蓋上述第2半導體層；以及
導電插塞，其介隔絕緣膜而嵌入自上述第2絕緣層貫通至上述第2絕緣層之貫通孔內；
上述元件分離區域包含將上述元件形成區域分離成島狀之分離槽、設置於上述分離槽之側壁之絕緣膜、及嵌入上述分離槽內之上述絕緣膜之內側的導電材。
(17)
如上述(16)記載之半導體裝置，其中上述第1主動元件包含光電二極體及傳輸電晶體，該傳輸電晶體之源極區域電性連接於上述光電二極體之陰極區域，且汲極區域電性連接於上述導電插塞，
上述第2主動元件包含放大電晶體，該放大電晶體之閘極電極電性連接於上述導電插塞。
(18)
一種半導體裝置之製造方法，其具備以下工序：
形成覆蓋設置有第1主動元件之第1半導體層之第1絕緣層；
於上述第1絕緣層上配置第2半導體層；
保留上述第2半導體層之元件分離區域，而於上述第2半導體層之元件形成區域形成第2主動元件；
於上述第2半導體層上形成第2絕緣層；
形成貫通上述第2絕緣層、上述第2半導體層及上述第1絕緣層之連接孔，且於上述第2半導體層之元件分離區域形成將上述第2半導體層之元件形成區域分離成島區域的分離槽；
形成覆蓋上述連接孔內及上述分離槽內之上述元件形成區域之側面的絕緣膜；以及
於上述連接孔內之上述絕緣膜之內側嵌入導電材而於上述連接孔內之上述絕緣膜之內側形成導電插塞，且於上述分離槽內之上述絕緣膜之內側嵌入上述導電材。
(19)
一種半導體裝置，其具備：
第1半導體層，其設置有第1主動元件；
第1絕緣層，其覆蓋上述第1半導體層；
第2半導體層，其配置於上述第1絕緣層上，且設置有第2主動元件；
側牆，其設置於上述第1半導體層之側壁；
第1絕緣層，其覆蓋上述第1半導體層及上述側牆；
第2半導體層，其配置於上述第1絕緣層上，且設置有第2主動元件；以及
導電插塞，其嵌入自上述第2絕緣層遍及上述第1絕緣層而貫通之貫通孔內；
上述側牆包含蝕刻比高於上述第2絕緣層之絕緣材料，
上述導電插塞沿著上述側牆形成。
(20)
如上述(19)記載之半導體裝置，其中於上述第2半導體層與上述側牆之間，設置有介電常數低於上述側牆之低介電膜。
(21)
如上述(19)或(20)記載之半導體裝置，其中上述第2絕緣層由氧化矽膜構成，
上述側牆由可對上述氧化矽膜取得蝕刻選擇比之SiN膜、SiBN膜、SiBCN膜之至少任一膜形成。
(22)
如上述(21)記載之半導體裝置，其中上述低介電膜由氮含量少於上述側牆之絕緣膜形成。
(23)
如上述(19)～(22)中任一項記載之半導體裝置，其中上述導電插塞貫通上述第2半導體層。
(24)
如上述(19)～(23)中任一項記載之半導體裝置，其中上述第1主動元件包含光電二極體及傳輸電晶體，該傳輸電晶體之源極區域電性連接於上述光電二極體之陰極區域，汲極區域電性連接於上述導電插塞，
上述第2主動元件包含放大電晶體，該放大電晶體之閘極電極電性連接於上述導電插塞。
(25)
一種半導體裝置之製造方法，其具備以下工序：
形成覆蓋形成有第1主動元件之第1半導體層之第1絕緣層；
於上述第1絕緣層上，形成設置有第2主動元件之第2半導體層；
於上述第2半導體層之側壁形成側牆；
形成覆蓋上述第2半導體層及上述側牆之第2絕緣層；
形成自上述第2絕緣層沿著上述側牆貫通上述第1絕緣層之連接孔；以及
於上述連接孔內形成導電插塞；
上述側牆由蝕刻比高於上述第2絕緣層之絕緣膜構成。
(26)
一種半導體裝置，其具備：
第1半導體層，其具有複數個元件形成區域，其等介隔分離區域而彼此相鄰配置，且各自設置有第1主動元件；
接點區域，其於上述複數個元件形成區域各者之表層部之上述分離區域側彼此相鄰而設；
導電焊墊，其於彼此相鄰之上述接點區域之間介隔絕緣膜而連接於上述接點區域之各者；
第1絕緣層，其覆蓋上述第1半導體層及上述導電焊墊；
第2半導體層，其配置於上述第1絕緣層上，且設置有第2主動元件；
第2絕緣層，其覆蓋上述第2半導體層；以及
導電插塞，其嵌入自上述第2絕緣層到達上述導電焊墊之連接孔中；
藉由上述導電焊墊、上述絕緣膜及上述接點區域而構成MIS接點部。
(27)
如上述(26)記載之半導體裝置，其中上述絕緣膜係非晶質狀之膜。
(28)
如上述(26)或上述(27)記載之半導體裝置，其中上述絕緣膜係氧化鈦膜或鈦酸鍶膜。
(29)
如上述(26)～(28)中任一項記載之半導體裝置，其中上述導電焊墊具有：主體部，其於自上述第1半導體層之主面朝深度方向延伸之槽部內，介隔上述絕緣膜而連接於相鄰之上述接點區域各者；及頭部，其寬度大於上述主體部，且與上述主體部一體形成。
(30)
如上述(26)～(29)記載之半導體裝置，其中上述第1主動元件包含光電二極體及傳輸電晶體，該傳輸電晶體之源極區域電性連接於上述光電二極體之陰極區域，上述汲極區域電性連接於上述導電插塞，
上述第2主動元件包含放大電晶體，該放大電晶體之閘極電極電性連接於上述導電插塞。
(31)
一種半導體裝置之製造方法，其具備以下工序：
於第1半導體層形成由分離區域劃分之複數個元件形成區域；
於上述複數個元件形成區域各者之表層部之上述分離區域側，形成彼此相鄰之接點區域；以及
於設在彼此相鄰之上述接點區域之間的槽部內，形成介隔絕緣膜而連接於上述接點區域各者之導電焊墊。
1:固體攝像裝置(半導體裝置)
1A:固體攝像裝置
1B:固體攝像裝置
1C:固體攝像裝置
1D:固體攝像裝置
1E:固體攝像裝置
1F:固體攝像裝置
1G:固體攝像裝置
1H:固體攝像裝置
7:攝像系統
10:第1基板部(1段部)
12:感測器像素
13:像素區域
20:第2基板部(2段部)
21:半導體基板
21A:半導體基板
22:讀出電路
23:像素驅動線
24:像素信號線
30:第3基板部(3段部)
32:邏輯電路
33:垂直驅動電路
34:行信號處理電路
35:水平驅動電路
36:系統控制電路
100:第1基板
100S:半導體層
100T:配線層
101:半導體層
111:絕緣膜
112:固定電荷膜
113:第1釘紮區域
116:第2釘紮區域
117:像素分離部
117A:遮光膜
117B:絕緣膜
118:VSS接觸區域
119:層間絕緣膜
120:焊墊部
120E:貫通電極
121:焊墊部
121E:貫通電極
122:鈍化膜
123:層間絕緣膜
124:接合膜
200:第2基板
200S:半導體層
200T:配線層
202:接點部
202R:接點區域
211:井區域
212:絕緣區域
213:元件分離區域
218:VSS接觸區域
218V:連接部
243:DSP電路
244:圖框記憶體
245:顯示部
246:記憶部
247:操作部
248:電源部
274:導電材
286:側壁
300:第3基板
300S:半導體層
300T:配線層
301:接點部
301R:接點區域
302:接點部
302R:接點區域
401:受光透鏡
510A:輸入部
510B:輸出部
511:輸入端子
512:輸入電路部
513:輸出振幅變更部
514:輸入資料轉換電路部
515:輸出資料轉換電路部
516:輸出振幅變更部
517:輸出電路部
518:輸出端子
520:列驅動部
530:時序控制部
539:像素共用單元
540:像素陣列部
540B:周邊部
541:像素
541A,541B,541C,541D:像素
542:列驅動信號線
543:垂直信號線
544:電源線
550:列信號處理部
560:圖像信號處理部
701:半導體層(第1半導體層)
702:元件分離區域
702a:第1交叉部
702b:第2交叉部
703:島區域(元件形成區域)
704:井區域
705,706:接點區域
707:蝕刻終止膜
708:焊墊用芯
709:閘極絕緣膜
710:閘極電極
720:絕緣層(第1絕緣層)
801:半導體層(第2半導體層)
802:絕緣膜
803a,803b:島區域(元件形成區域)
804:絕緣膜
805:閘極絕緣膜
806:閘極電極
806a:閘極電極
806b:閘極電極
820:絕緣層(第2絕緣層)
821a,821b:連接孔
822a,822b:空間部
823a,823b:導電插塞
824a,824b:導電焊墊
825a,825b,825c:連接孔
826a,826b,826c:導電插塞
827a,827b,827c:配線
828:絕緣膜
829:配線
831:平坦化膜
832:彩色濾光片
833:微透鏡
840a,840b:MIS接點部
841:絕緣膜
842a,842b:導電焊墊
850:化合物半導體層(第2半導體層)
853,853a,853b:島區域
855:閘極絕緣膜
856a:閘極電極
864a:導電焊墊
864b:導電焊墊
871a:連接孔
871b:連接孔
872:分離槽
873:絕緣膜
874:導電材
875a:導電插塞
875b:導電插塞
876:元件分離區域
881:閘極絕緣膜
882:閘極電極
884:島區域
885:貫通孔
886:側壁
887:絕緣層
888:連接孔
889:導電插塞
890:配線
891:低介電膜
901:層間絕緣膜
902a,902b:凹部
903:絕緣膜
904:多晶矽膜
905a,905b:導電焊墊
905a1
,905b1
:主體部
905a2
,905b2
:頭部
906a,906b:MIS接點部
907:層間絕緣膜
921a,921b:連接孔
923a,923b:導電插塞
932a,932b:凹部
11102:攝像頭
11203:光源裝置
11204:輸入裝置
11205:處理工具控制裝置
11206:氣腹裝置
11207:記錄器
11208:印表機
11401:透鏡單元
11402:攝像部
11403:驅動部
11404:通信部
11405:攝像頭控制部
11411:通信部
11412:圖像處理部
11413:控制部
12001:通信網路
12010:驅動系統控制單元
12020:車體系統控制單元
12030:車外資訊檢測單元
12031:攝像部
12040:車內資訊檢測單元
12041:駕駛者狀態檢測部
12050:統合控制單元
12051:微電腦
12052:聲音圖像輸出部
12053:車載網路I/F
12061:音訊揚聲器
12062:顯示部
12063:儀錶面板
AMP:放大電晶體(第1主動元件)
FD:浮動擴散部
PD:光電二極體
PU:像素單元
RST:重設電晶體(第2主動元件)
SEL:選擇電晶體(第2主動元件)
TGV:貫通電極
TR:傳輸電晶體(第1主動元件)
圖1係表示本技術之第1實施形態之固體攝像裝置之概略之模式圖。
圖2係本技術之第1實施形態之固體攝像裝置之像素單元之等效電路圖。
圖3係表示本技術之第1實施形態之固體攝像裝置之像素單元中之接點區域之配置的圖。
圖4係本技術之第1實施形態之固體攝像裝置之像素單元之主要部剖視圖。
圖5係本技術之第1實施形態之固體攝像裝置之製造方法之工序剖視圖。
圖6係緊接著圖5表示本技術之第1實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖7係緊接著圖6表示本技術之第1實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖8係緊接著圖7表示本技術之第1實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖9係緊接著圖8表示本技術之第1實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖10係緊接著圖9表示本技術之第1實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖11係緊接著圖10表示本技術之第1實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖12係緊接著圖11表示本技術之第1實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖13係緊接著圖12表示本技術之第1實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖14係緊接著圖13表示本技術之第1實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖15係緊接著圖14表示本技術之第1實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖16係緊接著圖15表示本技術之第1實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖17係緊接著圖16表示本技術之第1實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖18係本技術之第2實施形態之固體攝像裝置之像素單元之主要部剖視圖。
圖19係本技術之第2實施形態之固體攝像裝置之製造方法之工序剖視圖。
圖20係緊接著圖19表示本技術之第2實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖21係緊接著圖20表示本技術之第2實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖22係緊接著圖21表示本技術之第2實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖23係緊接著圖22本技術之第2實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖24係緊接著圖23表示本技術之第2實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖25係緊接著圖24表示本技術之第2實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖26係本技術之第3實施形態之固體攝像裝置之像素單元之主要部剖視圖。
圖27係本技術之第3實施形態之固體攝像裝置之製造方法之工序剖視圖。
圖28係緊接著圖27表示本技術之第3實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖29係緊接著圖28表示本技術之第3實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖30係本技術之第4實施形態之固體攝像裝置之像素單元之主要部平面圖。
圖31係表示沿著圖30之A-A切斷線之剖面構造之主要部剖視圖。
圖32係本技術之第4實施形態之固體攝像裝置之製造方法之工序剖視圖。
圖33係緊接著圖32表示本技術之第4實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖34係緊接著圖33表示本技術之第4實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖35係緊接著圖34表示本技術之第4實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖36係緊接著圖35表示本技術之第4實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖37係本技術之第5實施形態之固體攝像裝置之像素單元之主要部剖視圖。
圖38係本技術之第5實施形態之固體攝像裝置之製造方法之工序剖視圖。
圖39係緊接著圖38表示本技術之第5實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖40係緊接著圖39表示本技術之第5實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖41係緊接著圖40表示本技術之第5實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖42係緊接著圖41表示本技術之第5實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖43係緊接著圖42表示本技術之第5實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖44係緊接著圖43表示本技術之第5實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖45係緊接著圖44表示本技術之第5實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖46係本技術之第6實施形態之固體攝像裝置之像素單元之主要部剖視圖。
圖47(a)～(c)係表示第6實施形態之變化例之圖。
圖48係表示第7實施形態之攝像裝置之功能構成之一例的方塊圖。
圖49係表示圖48所示之攝像裝置之概略構成之平面模式圖。
圖50係表示沿著圖49所示之III-III'線之剖面構成之模式圖。
圖51係圖48所示之像素共用單元之等效電路圖。
圖52係表示複數個像素共用單元與複數個垂直信號線之連接態樣之一例的圖。
圖53係表示圖50所示之攝像裝置之具體構成之一例的剖面模式圖。
圖54A係表示圖53所示之第1基板之主要部之平面構成之一例的模式圖。
圖54B係將焊墊部之平面構成與圖54A所示之第1基板之主要部一併表示之模式圖。
圖55係表示圖53所示之第2基板(半導體層)之平面構成之一例的模式圖。
圖56係將像素電路及第1基板之主要部之平面構成之一例，與圖53所示之第1配線層一併表示之模式圖。
圖57係表示圖53所示之第1配線層及第2配線層之平面構成之一例的模式圖。
圖58係表示圖53所示之第2配線層及第3配線層之平面構成之一例之模式圖。
圖59係表示圖53所示之第3配線層及第4配線層之平面構成之一例之模式圖。
圖60係用於說明圖50所示之攝像裝置之輸入信號之路徑之模式圖。
圖61係用於說明圖50所示之攝像裝置之像素信號之信號路徑之模式圖。
圖62係表示圖55所示之第2基板(半導體層)之平面構成之一變化例的模式圖。
圖63係將第1配線層及第1基板之主要部之平面構成與圖62所示之像素電路一併表示的模式圖。
圖64係將第2配線層之平面構成之一例與圖63所示之第1配線層一併表示之模式圖。
圖65係將第3配線層之平面構成之一例與圖64所示之第2配線層一併表示之模式圖。
圖66係將第4配線層之平面構成之一例與圖65所示之第3配線層一併表示之模式圖。
圖67係表示圖54A所示之第1基板之平面構成之一變化例的模式圖。
圖68係表示積層於圖67所示之第1基板之第2基板(半導體層)之平面構成之一例的模式圖。
圖69係將第1配線層之平面構成之一例與圖68所示之像素電路一併表示之模式圖。
圖70係將第2配線層之平面構成之一例與圖69所示之第1配線層一併表示之模式圖。
圖71係將第3配線層之平面構成之一例與圖70所示之第2配線層一併表示之模式圖。
圖72係將第4配線層之平面構成之一例與圖71所示之第3配線層一併表示之模式圖。
圖73係表示圖67所示之第1基板之平面構成之其他例的模式圖。
圖74係表示積層於圖73所示之第1基板之第2基板(半導體層)之平面構成之一例的模式圖。
圖75係將第1配線層之平面構成之一例與圖74所示之像素電路一併表示之模式圖。
圖76係將第2配線層之平面構成之一例與圖75所示之第1配線層一併表示之模式圖。
圖77係將第3配線層之平面構成之一例與圖76所示之第2配線層一併表示之模式圖。
圖78係將第4配線層之平面構成之一例與圖77所示之第3配線層一併表示之模式圖。
圖79係表示圖50所示之攝像裝置之其他例之剖面模式圖。
圖80係用於說明圖79所示之攝像裝置之輸入信號之路徑之模式圖。
圖81係用於說明圖79所示之攝像裝置之像素信號之信號路徑之模式圖。
圖82係表示圖53所示之攝像裝置之其他例之剖面模式圖。
圖83係表示圖51所示之等效電路之其他例之圖。
圖84係表示圖54A等所示之像素分離部之其他例之平面模式圖。
圖85係表示具備上述實施形態及其變化例之攝像裝置之攝像系統之概略構成之一例的圖。
圖86係表示圖85所示之攝像系統之攝像順序之一例之圖。
圖87係表示車輛控制系統之概略構成之一例之方塊圖。
圖88係表示車外資訊檢測部及攝像部之設置位置之一例的說明圖。
圖89係表示內視鏡手術系統之概略構成之一例之圖。
圖90係表示攝像頭及CCU之功能構成之一例之方塊圖。
圖91A係本技術之第8實施形態之固體攝像裝置之像素單元之主要部剖視圖。
圖91B係將圖91A之一部分放大表示之主要部剖視圖。
圖91C係表示本技術之第8實施形態之固體攝像裝置之像素單元中之接點區域之配置及導電焊墊之形狀的圖。
圖92係本技術之第8實施形態之固體攝像裝置之製造方法之工序剖視圖。
圖93係緊接著圖92表示本技術之第8實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖94係緊接著圖93表示本技術之第8實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖95係緊接著圖94表示本技術之第8實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖96係緊接著圖95表示本技術之第8實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖97係緊接著圖96表示本技術之第8實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖98係緊接著圖97表示本技術之第8實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖99係緊接著圖98表示本技術之第8實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖100係緊接著圖99表示本技術之第8實施形態之固體攝像裝置之製造方法的工序剖視圖。
圖101係表示第8實施形態之第1變化例之圖。
圖102係表示第8實施形態之第2變化例之圖。
圖103係本技術之第9實施形態之固體攝像裝置之像素單元之主要部剖視圖。
圖104係表示本技術之第10實施形態之攝像裝置之構成例之厚度方向之剖視圖。
圖105係表示本技術之第10實施形態之攝像裝置之構成例之厚度方向之剖視圖。
圖106係表示本技術之第10實施形態之攝像裝置之構成例之厚度方向之剖視圖。
圖107係表示本技術之第10實施形態之複數個像素單元之佈局例之水平方向之剖視圖。
圖108係表示本技術之第10實施形態之複數個像素單元之佈局例之水平方向之剖視圖。
圖109係表示本技術之第10實施形態之複數個像素單元之佈局例之水平方向之剖視圖。
圖110係表示本技術之第10實施形態之攝像裝置之變化例之厚度方向之剖視圖。
1A:固體攝像裝置
10:第1基板部
20:第2基板部
701:半導體層
702:元件分離區域
702a:第1交叉部
702b:第2交叉部
703:島區域
704:井區域
705:接點區域
706:接點區域
709:閘極絕緣膜
710:閘極電極
720:絕緣層
801:半導體層
802:半導體層
803:島區域
803a:島區域
803b:島區域
804:絕緣膜
805:閘極絕緣膜
806a:閘極電極
806b:閘極電極
820:絕緣層
821a:連接孔
821b:連接孔
823a:導電插塞
823b:導電插塞
824b:導電焊墊
825a:連接孔
825b:連接孔
825c:連接孔
826a:導電插塞
826b:導電插塞
826c:導電插塞
827a:配線
827b:配線
827c:配線
828:緣膜
829:配線
831:平坦化膜
832:彩色濾光片
833:微透鏡
PD:光電二極體
PU:像素單元
TR:傳輸電晶體
Claims (31)
- 一種半導體裝置，其具備： 第1半導體層，其具有複數個元件形成區域，其等介隔元件分離區域而彼此相鄰配置，且各自設置有第1主動元件； 接點區域，其設置於上述複數個元件形成區域各者之表層部之上述元件分離區域側； 導電焊墊，其跨於上述元件分離區域而連接於上述複數個元件形成區域各者之上述接點區域； 第1絕緣層，其覆蓋上述第1半導體層及上述導電焊墊； 第2半導體層，其配置於上述第1絕緣層上，且設置有第2主動元件； 第2絕緣層，其覆蓋上述第2半導體層；及 導電插塞，其嵌入自上述第2絕緣層到達上述導電焊墊之連接孔，且由與上述導電焊墊相同之材料一體形成。
- 如請求項1之半導體裝置，其中上述導電焊墊之俯視面積大於上述導電插塞。
- 如請求項1之半導體裝置，其中上述導電焊墊及上述導電插塞由高熔點金屬材料形成。
- 如請求項1之半導體裝置，其中上述第1主動元件包含光電二極體及傳輸電晶體，該傳輸電晶體之源極區域電性連接於上述光電二極體之陰極區域，且汲極區域電性連接於上述導電插塞， 上述第2主動元件包含放大電晶體，該放大電晶體之閘極電極電性連接於上述導電插塞。
- 一種半導體裝置之製造方法，其具備以下工序： 於第1半導體層形成由元件分離區域劃分之複數個元件形成區域； 於介隔上述元件分離區域而彼此相鄰之上述複數個元件形成區域各者之表層部之上述元件分離區域側，形成接點區域； 跨於上述元件分離區域而於上述複數個元件形成區域各者之上述接點區域上，介隔蝕刻終止膜形成焊墊用芯； 於上述複數個元件形成區域各者形成第1主動元件； 形成覆蓋上述第1半導體層及上述焊墊用芯之第1絕緣層； 於上述第1絕緣層上配置第2半導體層； 實施包含熱處理之工序，而於上述第2半導體層形成第2主動元件； 形成覆蓋上述第2半導體層之第2絕緣層； 形成自上述第2絕緣層到達上述焊墊用芯之連接孔； 通過上述連接孔將上述焊墊用芯及上述蝕刻終止膜去除而形成與上述連接孔相連之空間部；以及 於上述空間部及連接孔內嵌入導電材料，而形成與上述接點區域連接之導電焊墊及與上述導電焊墊一體之導電插塞。
- 如請求項5之半導體裝置之製造方法，其中上述焊墊用芯由非摻雜多晶矽膜構成。
- 如請求項5之半導體裝置之製造方法，其中形成上述第2主動元件之工序包含以下工序： 實施熱處理而於上述第2半導體層之表面形成由熱氧化膜構成的閘極絕緣膜；及 實施熱處理而於上述第2半導體層之表層部形成源極區域及汲極區域。
- 一種半導體裝置，其具備： 第1半導體層，其具有複數個元件形成區域，其等介隔元件分離區域而彼此相鄰配置，且各自設置有第1主動元件； 接點區域，其設置於上述複數個元件形成區域各者之表層部之上述元件分離區域側； 導電焊墊，其跨於上述元件分離區域而連接於上述複數個元件形成區域各者之上述接點區域； 第1絕緣層，其覆蓋上述第1半導體層及上述導電焊墊； 第2半導體層，其配置於上述第1絕緣層上，且設置有第2主動元件； 第2絕緣層，其覆蓋上述第2半導體層； 導電插塞，其嵌入自上述第2絕緣層到達上述導電焊墊之連接孔中；以及 絕緣膜，其設置於上述導電焊墊與上述接點區域之間； 於上述導電焊墊、上述絕緣膜及上述接點區域形成有MIS接點部。
- 如請求項8之半導體裝置，其中上述絕緣膜係非晶質狀之膜。
- 如請求項8之半導體裝置，其中上述絕緣膜係氧化鈦膜或鈦酸鍶膜。
- 如請求項8之半導體裝置，其中上述第2半導體層係化合物半導體層。
- 如請求項8之半導體裝置，其中上述第1主動元件包含光電二極體及傳輸電晶體，該傳輸電晶體之源極區域電性連接於上述光電二極體之陰極區域，且汲極區域電性連接於上述導電插塞， 上述第2主動元件包含放大電晶體，該放大電晶體之閘極電極電性連接於上述導電插塞。
- 一種半導體裝置之製造方法，其具備以下工序： 於第1半導體層形成由元件分離區域劃分之複數個元件形成區域； 於上述複數個元件形成區域各者形成第1主動元件； 於介隔上述元件分離區域而彼此相鄰之上述複數個元件形成區域各者之表層部之上述元件分離區域側，形成接點區域； 跨於上述元件分離區域而於上述複數個元件形成區域各者之上述接點區域上，介隔絕緣膜形成導電焊墊； 形成覆蓋上述第1半導體層及上述導電焊墊之第1絕緣層； 於上述第1絕緣層上配置化合物半導體層； 實施包含熱處理之工序，而於上述第2半導體層形成第2主動元件； 形成覆蓋上述化合物半導體層之第2絕緣層；以及 於自上述第2絕緣層到達上述導電焊墊之連接孔內形成導電插塞。
- 如請求項13之半導體裝置之製造方法，其中形成上述第2主動元件之工序包含以下工序： 實施熱處理而於上述第2半導體層之表面形成由熱氧化膜構成的閘極絕緣膜；及 實施熱處理而於上述第2半導體層之表層部形成源極區域及汲極區域。
- 一種半導體裝置之製造方法，其具備以下工序： 於第1半導體層形成由元件分離區域劃分之複數個元件形成區域； 於上述複數個元件形成區域各者形成第1主動元件； 於介隔上述元件分離區域而彼此相鄰之上述複數個元件形成區域各者之表層部之上述元件分離區域側，形成接點區域； 跨於上述元件分離區域而於上述複數個元件形成區域各者之上述接點區域上，介隔絕緣膜形成導電焊墊； 形成覆蓋上述第1半導體層及上述導電焊墊之第1絕緣層； 於上述第1絕緣層上，配置形成有第2主動元件之第2半導體層； 形成覆蓋上述第2半導體層之第2絕緣層；以及 於自上述第2絕緣層到達上述導電焊墊之連接孔內形成導電插塞。
- 一種半導體裝置，其具備： 第1半導體層，其設置有第1主動元件； 第1絕緣層，其覆蓋上述第1半導體層； 第2半導體層，其配置於上述第1絕緣層上，且於元件分離區域所劃分之複數個元件形成區域之各者設置有第2主動元件； 第2絕緣層，其覆蓋上述第2半導體層；以及 導電插塞，其介隔絕緣膜而嵌入自上述第2絕緣層貫通至上述第2絕緣層之貫通孔內； 上述元件分離區域包含：將上述元件形成區域分離成島狀之分離槽、設置於上述分離槽之側壁之絕緣膜、及嵌入上述分離槽內之上述絕緣膜之內側的導電材。
- 如請求項16之半導體裝置，其中上述第1主動元件包含光電二極體及傳輸電晶體，該傳輸電晶體之源極區域電性連接於上述光電二極體之陰極區域，且汲極區域電性連接於上述導電插塞， 上述第2主動元件包含放大電晶體，該放大電晶體之閘極電極電性連接於上述導電插塞。
- 一種半導體裝置之製造方法，其具備以下工序： 形成覆蓋設置有第1主動元件之第1半導體層之第1絕緣層； 於上述第1絕緣層上配置第2半導體層； 保留上述第2半導體層之元件分離區域，而於上述第2半導體層之元件形成區域形成第2主動元件； 於上述第2半導體層上形成第2絕緣層； 形成貫通上述第2絕緣層、上述第2半導體層及上述第1絕緣層之連接孔，且於上述第2半導體層之元件分離區域形成將上述第2半導體層之元件形成區域分離成島區域的分離槽； 形成覆蓋上述連接孔內及上述分離槽內之上述元件形成區域之側面的絕緣膜；以及 於上述連接孔內之上述絕緣膜之內側嵌入導電材而於上述連接孔內之上述絕緣膜之內側形成導電插塞，且於上述分離槽內之上述絕緣膜之內側嵌入上述導電材。
- 一種半導體裝置，其具備： 第1半導體層，其設置有第1主動元件； 第1絕緣層，其覆蓋上述第1半導體層； 第2半導體層，其配置於上述第1絕緣層上，且設置有第2主動元件； 側牆，其設置於上述第1半導體層之側壁； 第1絕緣層，其覆蓋上述第1半導體層及上述側牆； 第2半導體層，其配置於上述第1絕緣層上，且設置有第2主動元件；以及 導電插塞，其嵌入自上述第2絕緣層遍及上述第1絕緣層而貫通之貫通孔內； 上述側牆包含蝕刻比高於上述第2絕緣層之絕緣材料， 上述導電插塞沿著上述側牆形成。
- 如請求項19之半導體裝置，其中於上述第2半導體層與上述側牆之間，設置有介電常數低於上述側牆之低介電膜。
- 如請求項19之半導體裝置，其中上述第2絕緣層由氧化矽膜構成， 上述側牆由可對上述氧化矽膜取得蝕刻選擇比之SiN膜、SiBN膜、SiBCN膜之至少任一膜形成。
- 如請求項20之半導體裝置，其中上述低介電膜由氮含量少於上述側牆之絕緣膜形成。
- 如請求項19之半導體裝置，其中上述導電插塞貫通上述第2半導體層。
- 如請求項19之半導體裝置，其中上述第1主動元件包含光電二極體及傳輸電晶體，該傳輸電晶體之源極區域電性連接於上述光電二極體之陰極區域，汲極區域電性連接於上述導電插塞， 上述第2主動元件包含放大電晶體，該放大電晶體之閘極電極電性連接於上述導電插塞。
- 一種半導體裝置之製造方法，其具備以下工序： 形成覆蓋形成有第1主動元件之第1半導體層之第1絕緣層； 於上述第1絕緣層上，形成設置有第2主動元件之第2半導體層； 於上述第2半導體層之側壁形成側牆； 形成覆蓋上述第2半導體層及上述側牆之第2絕緣層； 形成自上述第2絕緣層沿著上述側牆貫通上述第1絕緣層之連接孔；以及 於上述連接孔內形成導電插塞； 上述側牆由蝕刻比高於上述第2絕緣層之絕緣膜構成。
- 一種半導體裝置，其具備： 第1半導體層，其具有複數個元件形成區域，其等介隔分離區域而彼此相鄰配置，且各自設置有第1主動元件； 接點區域，其於上述複數個元件形成區域各者之表層部之上述分離區域側彼此相鄰而設； 導電焊墊，其於彼此相鄰之上述接點區域之間介隔絕緣膜而連接於上述各接點區域之側面； 第1絕緣層，其覆蓋上述第1半導體層及上述導電焊墊； 第2半導體層，其配置於上述第1絕緣層上，且設置有第2主動元件； 第2絕緣層，其覆蓋上述第2半導體層； 導電插塞，其嵌入自上述第2絕緣層到達上述導電焊墊之連接孔；以及 MIS接點部，其包含上述導電焊墊、上述絕緣膜及上述接點區域。
- 如請求項26之半導體裝置，其中上述絕緣膜係非晶質狀之膜。
- 如請求項26之半導體裝置，其中上述絕緣膜係氧化鈦膜或鈦酸鍶膜。
- 如請求項26之半導體裝置，其中上述導電焊墊具有：主體部，其於自上述第1半導體層之主面側朝深度方向延伸之槽部內，介隔上述絕緣膜而連接於上述接點區域各者；及頭部，其寬度大於上述主體部，且與上述主體部一體形成。
- 如請求項26之半導體裝置，其中上述第1主動元件包含光電二極體及傳輸電晶體，該傳輸電晶體之源極區域電性連接於上述光電二極體之陰極區域，上述汲極區域電性連接於上述導電插塞， 上述第2主動元件包含放大電晶體，該放大電晶體之閘極電極電性連接於上述導電插塞。
- 一種半導體裝置之製造方法，其具備以下工序： 於第1半導體層形成由分離區域劃分之複數個元件形成區域； 於上述複數個元件形成區域各者之表層部之上述分離區域側，形成彼此相鄰之接點區域；以及 於設在彼此相鄰之上述接點區域之間的槽部內，形成介隔絕緣膜而連接於上述接點區域各者之導電焊墊。
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