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TW202042359A - 薄膜覆晶封裝結構 - Google Patents

薄膜覆晶封裝結構 Download PDF

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TW202042359A
TW202042359A TW108115304A TW108115304A TW202042359A TW 202042359 A TW202042359 A TW 202042359A TW 108115304 A TW108115304 A TW 108115304A TW 108115304 A TW108115304 A TW 108115304A TW 202042359 A TW202042359 A TW 202042359A
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陳崇龍
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南茂科技股份有限公司
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Abstract

一種薄膜覆晶封裝結構包括可撓性基材、多個引腳、晶片以及多個凸塊。可撓性基材具有晶片接合區。這些引腳設置於可撓性基材上並包括多個第一引腳與多個第二引腳。這些第一引腳與這些第二引腳沿著晶片接合區的第一側邊交錯排列。晶片位於晶片接合區內。晶片的主動面面向可撓性基材。這些凸塊設置於晶片之主動面上並包括鄰近主動面的第一邊緣的多個第一凸塊與多個第二凸塊。這些第一凸塊接合於這些第一引腳,這些第二凸塊接合於這些第二引腳,且接合於這些第一引腳的其一的第一凸塊的寬度與相鄰的第二引腳的寬度相等。

Description

薄膜覆晶封裝結構
本發明是有關於一種封裝結構,且特別是有關於一種薄膜覆晶封裝結構。
薄膜覆晶(Chip on Film, COF)封裝結構為常見的液晶顯示器的驅動晶片的封裝型態。隨著晶片上的凸塊數的增加、引腳數的增加與引腳間距的微縮,凸塊與引腳的佈局方式日益受限。
就目前的凸塊與引腳的尺寸設計而言,凸塊的寬度係設計為大於引腳的的寬度,以確保凸塊與引腳相互接合時能保持足夠的接合面積。在微間距(Fine Pitch)的趨勢下,相鄰凸塊之間的間隔隨之縮減,一旦產生機台精度誤差或引腳偏移等情況時,相鄰凸塊之間的既有間距可能難以提供足夠的安全空間或緩衝空間,使得凸塊搭接相鄰引腳的風險大幅提高。
本發明提供一種薄膜覆晶封裝結構,有助於降低凸塊搭接相鄰引腳的風險。
本發明的薄膜覆晶封裝結構包括可撓性基材、多個引腳、晶片以及多個凸塊。可撓性基材具有晶片接合區。晶片接合區具有相對的第一側邊與第二側邊。這些引腳設置於可撓性基材上。這些引腳包括多個第一引腳與多個第二引腳。這些第一引腳與這些第二引腳沿著第一側邊交錯排列,且自晶片接合區內經過第一側邊延伸而出。晶片位於晶片接合區內。晶片具有主動面,主動面具有相對的第一邊緣與第二邊緣,且主動面面向可撓性基材。第一邊緣鄰近晶片接合區的第一側邊,第二邊緣鄰近晶片接合區的第二側邊。這些凸塊設置於晶片之主動面上。這些凸塊包括鄰近第一邊緣的多個第一凸塊與多個第二凸塊。這些第一凸塊接合於這些第一引腳,這些第二凸塊接合於這些第二引腳,且接合於這些第一引腳的其一的第一凸塊的寬度與相鄰的第二引腳的寬度相等。
在本發明的一實施例中,上述的薄膜覆晶封裝結構在平行於第一邊緣的方向上,這些第二凸塊與這些第一凸塊交錯排列。這些第二凸塊較這些第一凸塊靠近晶片的中央,這些第二引腳的端部較這些第一引腳的端部靠近晶片接合區的中央。
在本發明的一實施例中,上述的每一第二凸塊的寬度大於對應接合的第二引腳的寬度。
在本發明的一實施例中,上述的與相鄰的第二引腳的寬度相等的第一凸塊的寬度小於等於對應接合的第一引腳的寬度。
在本發明的一實施例中,上述的與相鄰的第二引腳的寬度相等的第一凸塊的寬度與對應接合的第一引腳的寬度的比值介於0.8至1。
在本發明的一實施例中,上述的相鄰的任二第一引腳之間設有一第二引腳或相鄰的任二第二引腳之間設有一第一引腳。
在本發明的一實施例中,上述的相鄰的第一凸塊的寬度方向與第二引腳的寬度方向平行於晶片的第一邊緣。
在本發明的一實施例中,上述的該些引腳包括多個第三引腳。這些第三引腳沿著第二側邊排列,且自晶片接合區內經過第二側邊延伸而出。這些凸塊包括鄰近第二邊緣的多個第三凸塊,這些第三凸塊接合於這些第三引腳。
在本發明的一實施例中,上述的薄膜覆晶封裝結構更包括防銲層。防銲層位於可撓性基材上且局部覆蓋這些引腳。防銲層具有開口暴露出晶片接合區。
在本發明的一實施例中,上述的薄膜覆晶封裝結構更包括封裝膠體。封裝膠體至少填充於晶片與可撓性基材之間。
基於上述,本發明的薄膜覆晶封裝結構係將多個凸塊的其中一部分的寬度設計為與其相鄰的引腳的寬度相等,在不影響引腳間距的前提下,凸塊與相鄰的引腳之間的間距得以加大。一旦產生機台精度誤差或引腳偏移等情況,由於凸塊與相鄰的引腳之間保有足夠的間距作為安全空間或緩衝空間,因此有助於降低凸塊搭接相鄰引腳的風險,以提高製程良率及薄膜覆晶封裝結構的產品可靠度。
為讓本發明的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
圖1A是本發明一實施例的薄膜覆晶封裝結構的俯視示意圖。圖1B是圖1A的區域A的放大示意圖。圖1C是圖1B沿剖線B-B’的剖面示意圖。為求清楚表示引腳120、晶片130與凸塊140之間的連接關係,圖1A的晶片130與防焊層150採用透視繪法呈現,並省略繪示封裝膠體160。
請參考圖1A至圖1C,在本實施例中,薄膜覆晶封裝結構100包括可撓性基材110、多個引腳120、晶片130以及多個凸塊140,其中可撓性基材110可以是由聚乙烯對苯二甲酸酯(polyethylene terephthalate, PET)、聚醯亞胺(Polyimide, PI)、聚醚(polyethersulfone, PES)、碳酸脂(polycarbonate, PC)或其他適合的可撓性材料製成。另一方面,可撓性基材110用以承載這些引腳120,其中可撓性基材110具有晶片接合區112,且晶片接合區112具有相對的第一側邊112a與第二側邊112b。
具體而言,這些引腳120設置於可撓性基材110上,且這些引腳120包括多個第一引腳122與多個第二引腳124,其中這些第一引腳122與這些第二引腳124沿著第一側邊112a交錯排列,且自晶片接合區112內經過第一側邊112a延伸而出。也就是說,相鄰的任二第一引腳122之間設有至少一第二引腳124,或者是相鄰的任二第二引腳124之間設有至少一第一引腳122。此外,這些第一引腳122與這些第二引腳124各別具有在晶片接合區112內的一區段與在晶片接合區112外的另一區段。
另一方面,各個第二引腳124在晶片接合區112內的區段的長度較各個第一引腳122在晶片接合區112內的區段的長度為長。也就是說,各個第二引腳124的端部124a較各個第一引腳122的端部122a靠近晶片接合區112的中央C,或者是各個第二引腳124的端部124a較各個第一引腳122的端部122a遠離晶片接合區112的第一側邊112a。晶片130位於晶片接合區112內,晶片130具有主動面130a,其中晶片130以其主動面130a朝向可撓性基材110,且透過設置於主動面130a上的這些凸塊140接合位於晶片接合區112內的這些引腳120。
進一步來說,晶片130的主動面130a具有相對的第一邊緣E1與第二邊緣E2,其中第一邊緣E1鄰近晶片接合區112的第一側邊112a,且第二邊緣E2鄰近晶片接合區112的第二側邊112b。第一邊緣E1與第二邊緣E2可以是晶片130的長邊,其中這些凸塊140包括鄰近第一邊緣E1的多個第一凸塊142與多個第二凸塊144,這些第一凸塊142接合於這些第一引腳122,且這些第二凸塊144接合於這些第二引腳124。更進一步來說,在平行於第一邊緣E1的方向D上,這些第二凸塊144與這些第一凸塊142交錯排列,且這些第二凸塊144較這些第一凸塊142靠近晶片130的中央C。舉例來說,在平行於第一邊緣E1的方向D上,這些第二凸塊144彼此對準,這些第一凸塊142彼此對準,且任一第二凸塊144錯位於任一第一凸塊142。
基於上述凸塊140與引腳120的佈局,薄膜覆晶封裝結構100能滿足高引腳數、高凸塊數以及細間距的設計需求。
在本實施例中,接合於這些第一引腳122的其一的第一凸塊142的寬度142W與相鄰的第二引腳124的寬度124W相等,且相鄰的第一凸塊142與第二引腳124的寬度方向可以是平行於晶片130的第一邊緣E1。因此,相鄰的第一凸塊142與第二引腳124之間保有較大的間距,一旦產生機台精度誤差或引腳偏移等情況,由於相鄰的第一凸塊142與第二引腳124之間保有足夠的間距作為安全空間或緩衝空間,因此有助於降低第一凸塊142搭接相鄰第二引腳124的風險,以提高製程良率及薄膜覆晶封裝結構100的產品可靠度。
舉例來說,第一凸塊142的寬度142W與第二引腳124的寬度124W可為8微米(micrometer, µm),但本發明不限於此。另一方面,每一第二凸塊144的寬度144W可以是大於對應接合的第二引腳124的寬度124W,據以提供較佳的接合效果。舉例來說,第二凸塊144的寬度144W可為13微米至15微米,但本發明不限於此。因這些第二凸塊144的寬度144W設計為大於這些第二引腳124的寬度124W,晶片130接合這些引腳120時若產生引腳偏移的情況,第二凸塊144與第二引腳124之間仍可保持足夠的接合面積,使得凸塊與引腳之間維持良好的接合強度,並進一步抑制引腳與凸塊抵接時偏移的程度。
在本實施例中,各個第一凸塊142的寬度142W與對應接合的第一引腳122的寬度122W可相同。換句話說,各個第一引腳122的寬度122W與相鄰的第二引腳124的寬度124W可相同,例如是8微米,但本發明不限於此。
在本實施例中,這些引腳122還可以包括多個第三引腳126,而這些凸塊140包括鄰近第二邊緣E2的多個第三凸塊146。這些第三引腳126可以是沿著該第二側邊112b排列,且自晶片接合區112內經過第二側邊112b延伸而出,其中這些第三凸塊146接合於這些第三引腳126。另一方面,為保護引腳120、避免引腳120受損或異物汙染造成引腳橋接的情況產生,薄膜覆晶封裝結構100還可包括防焊層150,其中防焊層150位於可撓性基材110上,且局部覆蓋這些引腳120。防焊層150暴露出晶片接合區112,進一步來說,防銲層150具有開口152,且晶片接合區112實質上是由防銲層150的開口152所界定。
此外,為保護凸塊140以及引腳120的電性接點,避免濕氣及汙染侵入,薄膜覆晶封裝結構100還可包括封裝膠體160,其中封裝膠體160至少填充於晶片130與可撓性基材110之間,且能進一步覆蓋至防焊層150的開口152的周圍以及晶片130的側表面。
圖1D是本發明一實施例的薄膜覆晶封裝結構的局部俯視示意圖。圖1E是先前技術的薄膜覆晶封裝結構的局部俯視示意圖。特別說明的是,圖1D中的虛線引腳用以表示這些第二引腳124產生偏移後的位置,而圖1E中的虛線引腳即用以表示這些第二引腳1241產生偏移後的位置。
舉例來說,若第一凸塊142的寬度142W為8微米,第二凸塊144的寬度144W為13微米,且第一凸塊142的中心與第二凸塊144的中心的距離為16微米,則第一凸塊142與第二凸塊144之間的間隔S1為5.5微米,如圖1D所示。另一方面,若第一凸塊1421的寬度W1與第二凸塊1441的寬度W2皆為13微米,且第一凸塊1421的中心與第二凸塊1441的中心的距離為16微米,則第一凸塊1421與第二凸塊1441之間的間隔S2為3微米,如圖1E所示。
接續上述,第一凸塊142與第二凸塊144之間的間隔S1(例如5.5微米)遠大於第一凸塊1421與第二凸塊1441之間的間隔S2(例如3微米),若第二引腳1241產生偏移,則第二引腳1241極容易搭接到與其相鄰的第一凸塊1421。相較於此,因本實施例的第一凸塊142與第二凸塊144之間的間隔S1較大,即便第二引腳124產生偏移,第二引腳124與相鄰的第一凸塊142之間仍保有足夠的緩衝空間,有助於防止第二引腳124與相鄰的第一凸塊142搭接。
圖2是本發明另一實施例的薄膜覆晶封裝結構的剖面示意圖。請參考圖2,本實施例的薄膜覆晶封裝結構100a類似於上述實施例的薄膜覆晶封裝結構100,而其差別在於:在薄膜覆晶封裝結構100a中,各個第一引腳122的寬度122W大於對應接合的第一凸塊142的寬度142W。更具體而言,第一凸塊142的寬度142W與對應接合的第一引腳122的寬度122W的比值可以是介於0.8至1,也就是說,第一凸塊142的寬度142W例如是8微米時,第一引腳122的寬度122W例如是介於8微米至10微米,但本發明不限於此。因這些第一引腳122的寬度122W設計大於這些第一凸塊142的寬度144W,晶片130接合這些引腳120時若產生引腳偏移的情況,第一凸塊142與第一引腳122間仍可保持足夠的接合面積,使得凸塊與引腳之間維持良好的接合強度。
綜上所述,本發明薄膜覆晶封裝結構係將第一凸塊的寬度設計為與其相鄰的第二引腳的寬度相等,在不影響引腳間距的前提下,第一凸塊與相鄰的第二引腳之間的間距得以加大。一旦產生機台精度誤差或引腳偏移等情況,由於第一凸塊與相鄰的第二引腳之間保有足夠的間距作為安全空間或緩衝空間,因此有助於降低第一凸塊搭接相鄰第二引腳的風險,以提高製程良率及薄膜覆晶封裝結構的產品可靠度。
雖然本發明已以實施例揭露如上,然其並非用以限定本發明,任何所屬技術領域中具有通常知識者,在不脫離本發明的精神和範圍內,當可作些許的更動與潤飾,故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
100、100a、100b:薄膜覆晶封裝結構 110:可撓性基材 112:晶片接合區 112a:第一側邊 112b:第二側邊 120:引腳 122、1221:第一引腳 122a、124a:端部 122W:第一引腳的寬度 124、1241:第二引腳 124W:第二引腳的寬度 126:第三引腳 130:晶片 130a:主動面 140:凸塊 142、1421:第一凸塊 142W、W1:第一凸塊的寬度 144、1441:第二凸塊 144W、W2:第二凸塊的寬度 146:第三凸塊 150:防焊層 160:封裝膠體 A:區域 C:中央 D:方向 E1:第一邊緣 E2:第二邊緣
圖1A是本發明一實施例的薄膜覆晶封裝結構的俯視示意圖。 圖1B是圖1A的區域A的放大示意圖。 圖1C是圖1B沿剖線B-B’的剖面示意圖。 圖1D是本發明一實施例的薄膜覆晶封裝結構的局部俯視示意圖。 圖1E是先前技術的薄膜覆晶封裝結構的局部俯視示意圖。 圖2是本發明另一實施例的薄膜覆晶封裝結構的剖面示意圖。
110:可撓性基材
112:晶片接合區
112a:第一側邊
120:引腳
122:第一引腳
122W:第一引腳的寬度
124:第二引腳
124W:第二引腳的寬度
130:晶片
140:凸塊
142:第一凸塊
142W:第一凸塊的寬度
144:第二凸塊
144W:第二凸塊的寬度
A:區域
E1:第一邊緣

Claims (10)

  1. 一種薄膜覆晶封裝結構,包括: 可撓性基材,具有晶片接合區,該晶片接合區具有相對的第一側邊與第二側邊; 多個引腳,設置於該可撓性基材上,其中該些引腳包括多個第一引腳與多個第二引腳,該些第一引腳與該些第二引腳沿著該第一側邊交錯排列,且自該晶片接合區內經過該第一側邊延伸而出; 晶片,位於該晶片接合區內,該晶片具有主動面,該主動面具有相對的第一邊緣與第二邊緣,且該主動面面向該可撓性基材,其中該第一邊緣鄰近該晶片接合區的該第一側邊,該第二邊緣鄰近該晶片接合區的該第二側邊;以及 多個凸塊,設置於該晶片之該主動面上,其中該些凸塊包括鄰近該第一邊緣的多個第一凸塊與多個第二凸塊,該些第一凸塊接合於該些第一引腳,該些第二凸塊接合於該些第二引腳,且接合於該些第一引腳的其一的一該第一凸塊的寬度與相鄰的一該第二引腳的寬度相等。
  2. 如申請專利範圍第1項所述的薄膜覆晶封裝結構,其中在平行於該第一邊緣的方向上,該些第二凸塊與該些第一凸塊交錯排列,且該些第二凸塊較該些第一凸塊靠近該晶片的中央,該些第二引腳的端部較該些第一引腳的端部靠近該晶片接合區的中央。
  3. 如申請專利範圍第1項所述的薄膜覆晶封裝結構,其中每一該第二凸塊的寬度大於對應接合的該第二引腳的寬度。
  4. 如申請專利範圍第1項所述的薄膜覆晶封裝結構,其中與相鄰的一該第二引腳的寬度相等的一該第一凸塊的寬度小於等於對應接合的該第一引腳的寬度。
  5. 如申請專利範圍第4項所述的薄膜覆晶封裝結構,其中與相鄰的一該第二引腳的寬度相等的一該第一凸塊的寬度與對應接合的該第一引腳的寬度的比值介於0.8至1。
  6. 如申請專利範圍第1項所述的薄膜覆晶封裝結構,其中相鄰的任二該第一引腳之間設有一該第二引腳或相鄰的任二該第二引腳之間設有一該第一引腳。
  7. 如申請專利範圍第1項所述的薄膜覆晶封裝結構,其中相鄰的一該第一凸塊的寬度方向與一該第二引腳的寬度方向平行於該晶片的該第一邊緣。
  8. 如申請專利範圍第1項所述的薄膜覆晶封裝結構,其中該些引腳包括多個第三引腳,該些第三引腳沿著該第二側邊排列,且自該晶片接合區內經過該第二側邊延伸而出,該些凸塊包括鄰近該第二邊緣的多個第三凸塊,該些第三凸塊接合於該些第三引腳。
  9. 如申請專利範圍第1項所述的薄膜覆晶封裝結構,更包括防銲層,位於該可撓性基材上且局部覆蓋該些引腳,該防銲層具有一開口暴露出該晶片接合區。
  10. 如申請專利範圍第1項所述的薄膜覆晶封裝結構,更包括封裝膠體,至少填充於該晶片與該可撓性基材之間。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10388626B2 (en) * 2000-03-10 2019-08-20 STATS ChipPAC Pte. Ltd. Semiconductor device and method of forming flipchip interconnect structure
CN100419982C (zh) * 2004-05-31 2008-09-17 松下电器产业株式会社 半导体装置
KR100881183B1 (ko) * 2006-11-21 2009-02-05 삼성전자주식회사 높이가 다른 범프를 갖는 반도체 칩 및 이를 포함하는반도체 패키지
JP5001731B2 (ja) * 2007-07-02 2012-08-15 日東電工株式会社 配線回路基板と電子部品との接続構造
JP5991915B2 (ja) * 2012-12-27 2016-09-14 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
US9960151B2 (en) * 2016-08-02 2018-05-01 Novatek Microelectronics Corp. Semiconductor device, display panel assembly, semiconductor structure
TWI685074B (zh) * 2016-10-25 2020-02-11 矽創電子股份有限公司 晶片封裝結構及相關引腳接合方法
JP2019035817A (ja) * 2017-08-10 2019-03-07 株式会社ジャパンディスプレイ 表示装置
TWI653717B (zh) * 2017-09-11 2019-03-11 南茂科技股份有限公司 薄膜覆晶封裝結構

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