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TW202030987A - 可避免迴路頻寬取捨之數位鎖相迴路電路、智慧財產區塊、積體電路、取樣率轉換器、以及音訊裝置 - Google Patents

可避免迴路頻寬取捨之數位鎖相迴路電路、智慧財產區塊、積體電路、取樣率轉換器、以及音訊裝置 Download PDF

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TW202030987A
TW202030987A TW108136789A TW108136789A TW202030987A TW 202030987 A TW202030987 A TW 202030987A TW 108136789 A TW108136789 A TW 108136789A TW 108136789 A TW108136789 A TW 108136789A TW 202030987 A TW202030987 A TW 202030987A
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Abstract

本發明提供一種可避免迴路頻寬取捨之數位鎖相迴路（DPLL）電路，其係包括：一頻率維度頻率偵測器，其具有一外部頻率輸入及一回授頻率輸入，該頻率維度頻率偵測器係以一電路系統測量外部頻率輸入與回授頻率輸入間之頻率差值並驅動一脈衝訊號，其中，若該頻率差值為正，則該脈衝訊號屬於第一種類，若該頻率差值為負，則屬於第二種類；以及一數控式振盪器（NCO），其係以一電路系統驅動一輸出時脈並響應該脈衝訊號而調整該輸出時脈之頻率，其中該NCO之輸出提供該頻率維度頻率偵測器之回授頻率輸入。

Description

可避免迴路頻寬取捨之數位鎖相迴路電路、智慧財產區塊、積體電路、取樣率轉換器、以及音訊裝置
本發明係關於音訊訊號處理領域，更詳言之係關於提供一免濾波數位鎖相迴路。
音訊產品消費者期待音訊處理應用提供高品質音訊及線性響應。
於一範例中，本發明提供一種可避免迴路頻寬取捨之數位鎖相迴路（DPLL）電路，該電路包含：一頻率維度頻率偵測器，其具有一外部頻率輸入及一回授頻率輸入，該頻率維度頻率偵測器係以電路系統測量外部頻率輸入與回授頻率輸入之頻率差值並驅動一脈衝訊號，其中若頻率差值為正則脈衝訊號屬於第一種類，若頻率差值為負責屬於第二種類；以及一數控式振盪器（NCO），其係以電路系統驅動一輸出時脈並響應脈衝訊號而調整輸出時脈之頻率，其中NCO之輸出提供頻率維度頻率偵測器之回授頻率輸入。
以下說明中提供多種用於實施本發明各項特徵之實施例或範例。為求簡潔，以下僅就特定組件及安排之範例進行說明。然其僅為範例且不具限制性。此外，本發明之各項範例中可能重複使用參考示數及/或字母。上述重複係為求簡潔明晰而為之，其本身並非規定各項實施例與/或配置間之關係。不同實施例各具不同優點，且任何實施例並不必須具備任何特定優點。
鎖相迴路（PLL）係用於訊號處理之常見基礎電路。於訊號處理應用中，此類處理電路是以特定取樣頻率接收輸入訊號，並且於電路中可能以不同之取樣頻率對訊號進行處理。即便訊號處理器係以與輸入訊號相同之標稱取樣頻率運作，取樣頻率中亦可能出現錯配（mismatch），因此幾乎無法避免訊號間彼此失相（out of phase）。
PLL之基本目的為恢復輸入訊號之取樣頻率及相位，並於訊號處理器中直接或以倍數之方式匹配該取樣頻率。
PLL雖有其效用，然於最初卻因可靠性及一致性或有不足而遭視為性能不穩電路。理由之一在於PLL中之基本設計取捨，稱為「迴路頻寬取捨」。
傳統PLL中係以相位頻率偵測器對輸入訊號進行取樣。此相位頻率偵測器存在於具有PLL之輸出的封閉迴路配置中。相位頻率偵測器測量輸入頻率與輸出頻率間之相位差。此相位頻率偵測器可用於驅動一壓控式振盪器（voltage-controlled oscillator，VCO），再由此振盪器提供PLL之輸出。但於上述配置中，相位與頻率之測量及控制均為相位測量之函數。此事意味於頻率上存在有維度錯配。頻率可自相位導出，但單位錯配卻會於電路設計上造成根本難題。
標準PLL具有欠阻尼之響應（underdamped response）。因此PLL雖可迅速對準正確相位及頻率，但之後會輕微擺盪，產生正弦響應而非平坦響應。在相位偵測器與VCO之間設置低通濾波器（LPF）可抑制正弦輸出。此濾波器會在迴路本身內部轉態，亦即濾出迴路之自然響應。LPF亦用於抑制輸出中可能摻入之抖動。此濾除微小之高頻比率變化。
標準PLL之特色在於可調整為在重抗抖動能力方面更好，或在濾除迴路之自然響應內之暫態方面更好。此二因素為反相關。非積極迴路濾波器可壓制迴路暫態，使得輸出在目標相位幾乎沒有振盪。輸出仍將以正弦方式追蹤輸入相位，但正弦曲線幅度會近乎平直，以達設計目的。然而此種非積極濾波會使PLL易受抖動所影響。另一方面，PLL可設計為積極濾波，使輸出不易受到抖動所影響。但積極濾波之副作用是輸出將會在輸入相位內產生更大幅度之振盪。因此，若系統設計人員採用標準PLL，則必須於抖動與暫態響應之間適當「取捨」。兩者無法兼顧乃是標準PLL設計之根本限制。
本發明提供一種新穎之免濾波數位PLL（DPLL），其係利用頻率偵測器及脈衝響應控制數控式振盪器（number-controller oscillator，NCO）。所述頻率偵測器響應輸入或NCO回授而產生脈衝，以一量子值調整輸出之頻率。調整程度與脈衝大小成正比。換言之，脈衝函數越大，DPLL於各步階產生之調整幅度越大。依據邊緣抵達之時間將頻率上調或下調。有利者，由於免濾波DPLL係直接在頻率維度中測量頻率，是以並不囿於迴路頻寬取捨之根本限制，而可藉由縮小脈衝函數同時改善暫態響應與抖動問題。兩者於此非反相關，而為正相關。降低脈衝大小既可抑制暫態響應，亦可提升抗抖效果。以此法改善響應所需面臨之唯一「取捨」僅在於對齊所需頻率之過程較為耗時。然而，以音訊數位訊號處理器（DSP）為例，即便脈衝較小（產生較小暫態響應及良好抗抖動效果），亦可於短短數十毫秒內找到目標頻率，此時間遠低於人類感知範圍。再者，於音訊系統中，並不常見中途改變輸入取樣頻率之情形。一般而言，在串流過程中係以鮮有變化之固定頻率對音訊輸入訊號進行取樣。因此，於音訊處理應用中，DPLL在人類使用者無法察覺前即可快速找到正確頻率。
一旦DPLL鎖定於正確頻率後，仍可能需要以輸入訊號將輸出時脈帶入相位。於某些實施例中，具體做法是利用相位調節NCO，使其取DPLL之輸出及輸入訊號本身作為輸入。但加入此相位調節NCO（實質上為一相位偵測器）並不會再度使系統面臨迴路頻寬取捨問題。再次，頻率係直接在頻率維度中測量，而相位係直接在相位維度中測量。因此，該相位調節NCO只需測量其兩輸入訊號（兩者此時應為相同頻率）間之相位差，並調整NCO輸出之相位以符合輸入頻率之相位。應知經過相位調整之NCO可設置於與DPLL相關之開放迴路配置中。換言之，該相位調節NCO並不需要回授其自身輸出以尋找正確相位，而僅需計算輸入頻率與NCO輸出頻率間之相位差。
可於DPLL迴路中進行過阻尼頻率偵測，方法是對照於迴路之回授時脈來偵測參考時脈之出現，並基於上述兩種時脈，利用對積分器速度之脈衝或增額改變，以每次處理一邊緣之方式，對積分器進行控制。此舉不同於前案PLL，前案PLL是使用連續互斥或（XOR）式訊號或標準相位頻率偵測方式，會產生弱阻尼或振盪響應問題。換言之，積分器（或數位控制式振盪器或計數器）之增額值係依據參考或回授時脈邊緣之出現而以定值調整（上調或下調），不論兩組時脈間之相位差如何，調整幅度均固定不變。如此一來，迴路本身之暫態響應與其外部抖動響應為正關聯（而非反關聯），因而使得調整頻率偵測器以增加抖動性能之舉，同時有助於減少迴路本身之暫態。調整暫態性能及外部抖動性能之方式可為改變對積分器之脈衝大小（亦即該增額值），而非實施迴路過濾並改變其頻率響應。
此迴路並非鎖定於指定之相位偏移，但確實是基於參考時脈頻率對驅動電路的內部時脈頻率之間的分數關係，以漸進方式趨近於一固定相位偏移。由於迴路必然鎖定於一固定相位偏移，可於迴路中在積分器之後增設標準相位偵測器電路，藉此將輸出時脈對齊於指定之相位偏移，而不導入可能影響迴路性能之顯著振盪效應。
因此，依據本發明之實施例，數位鎖相迴路可使用過阻尼頻率偵測機制提供顯著抗抖動能力並於廣大之輸入頻率範圍內降低迴路暫態，無需使用迴路濾波器。
標準相位頻率偵測器所產生之弱阻尼響應，其可藉由迴路濾波器加以抑制，但可能導致抖動問題伴隨而來，結果為以下之一： 1. 相位頻率偵測器（PFD）增益極低且/或迴路濾波極為銳利，因此若迴路越慢修正相位/頻率誤差，迴路振盪即越發嚴重。 2. PFD增益較高且/或迴路濾波器較不積極，則來自較大PFD調整之暫態會更形顯著且產生更多抖動。
整體而言，由於兩種效應（PFD暫態及迴路振盪）為反相關，處理上必然顧此失彼，須於善加權衡以達平衡，此即稱為迴路頻寬取捨。
本發明之DPLL包括一可全程產生過阻尼響應之頻率偵測器。NCO以漸進方式趨近頻率對位，期能提供針對各樣本逐一處理之極小NCO調整。
降低頻率偵測器之增益可減少其本身對於迴路暫態之貢獻。因此不會產生迴路振盪，且抗抖動效果更佳。藉由降低頻率偵測器增益可將NCO準確性提升至所需程度，而不致對迴路性能產生負面影響。唯一之後果為所需穩定或鎖定時間較長。
以下將參照附圖詳述用於提供免濾波數位鎖相迴路之系統及方法。應知於附圖中，某些參考示數可重複以表示特定裝置或區塊於各圖中為完全或實質相同，但並不意味所述各項實施例間必須存有任何特定關係。於某些範例中，可用特定參考示數（「部件10」）標示同一類型元件，而用帶連字符示數（「第一特定部件10-1」及「第二特定部件10-2」）指稱該類型之個別種類或實例。
圖1係本發明所揭示鎖相迴路（PLL） 100之方塊圖。此鎖相迴路100包括現有PLL之某些屬性，但於部分實施例中，係將此等屬性依據本發明之全部或部分教示修改以改善性能，例如將抗抖動與迴路頻寬響應直接關聯。因此，於各種實施例中，鎖相迴路100中可能替換或增設特定元件，例如替換為或增設圖2中免濾波DPLL 200中之部分元件。
鎖相迴路100係在例如倍頻器之應用中使用PLL。然應知PLL實則具有廣泛之應用範圍。
最簡單之PLL形式，例如PLL 100，包括一相位偵測器（例如相位偵測器104）、一VCO（例如VCO 116）、一輸入頻率以及一輸出頻率。PLL通常係於單一電路中融合數位與類比技術。
PLL，例如PLL 100，可用於諸多種類之電路，包括倍頻、除頻、音調解碼、AM及FM訊號之調變與解調、頻率合成器、頻率偵測器、脈衝同步以及資料及訊號之恢復。
雖然PLL問世已有百年之久（且PLL之機械性類比早自十七世紀已為人所知），但電路設計人員於採用上卻有所疑慮。許多電路設計人員認為PLL響應不一致，因此有欠穩定。部分原因在於傳統PLL之根本限制，即上文所述之迴路頻寬取捨。
根本上，相位偵測器104接收輸入頻率
Figure 02_image001
，並偵測
Figure 02_image001
與VCO 116輸出頻率間之相位差。VCO 116將輸出頻率
Figure 02_image003
回授予相位偵測器104，且相位偵測器104基於相位之差值輸出一訊號至VCO 116，藉此改變晶體振盪器之相位及頻率。於
Figure 02_image005
相位更接近之際，相位偵測器104會調整輸出電壓，以利VCO 116將
Figure 02_image003
匹配至
Figure 02_image001
。
但傳統PLL設計有其根本限制。頻率
Figure 02_image003
不會線性匹配
Figure 02_image001
，而是在目標相位附近來回微幅振盪，以正弦方式追蹤
Figure 02_image001
之輸入相位。部分原因在於相位偵測器104是在相位維度而非相位維度中對
Figure 02_image003
取樣。由於數量於維度上有所差異，相位偵測器104並不提供
Figure 02_image007
間之精確匹配。因為頻率為相位之數學導數，
Figure 02_image003
會在
Figure 02_image001
之目標相位附近振盪。
為提供更趨線性之輸出，PLL 100可包括一迴路濾波器例如，低通濾波器（LPF）108。LPF 108有助於消除或濾除振盪，藉此解決迴路暫態問題。LPF 108亦可處理因外部干擾產生之抖動，濾除微小之高頻比率變化。
PLL 100亦包括一倍數器區塊120。此倍數器區塊120可產生
Figure 02_image003
（複合頻率
Figure 02_image009
）之固定倍數。此步驟可採用頻率合成器執行，其產生穩定低頻參考訊號之整數倍數
Figure 02_image011
作為輸出。所述整數倍數
Figure 02_image011
可為一固定於電路系統中之整數值，或在某些情況下亦可透過例如數位輸入等外部訊號加以控制。倍數器
Figure 02_image011
120實際可為增設於 VCO 116與相位偵測器104間之除
Figure 02_image011
計數器。相位偵測器104繼而將相位差轉換為電壓，VCO 116將電壓轉換為相位相對於時間（亦即頻率）之導數。因此，VCO 116在此範例實際提供積分器之作用。
LPF 108之參數可於設計時設定，或可由外部控制，例如經由數位輸入。然而，控制LPF 108之特性一事對迴路暫態與抗抖動能力兩方面均有影響。若將LPF 108調整為積極濾波，可有效濾除抖動。但代價是控制迴路中會產生較寬闊之自然響應，於輸出訊號中在目標相位上下以較大幅度擺動。
藉由降低LPF 108之積極性可改善迴路之自然響應，從而大幅減少在目標相位上下之擺動。然降低LPF 108之積極性亦將大幅減弱PLL 100之抗抖動能力，使得PLL 100較易受到外部干擾所影響。
在標準PLL中，抗抖動與迴路暫態響應為反相關。非積極迴路濾波器雖可抑制迴路暫態，卻容許更多抖動。濾波器較積極則較能抑制抖動，但更容易受迴路暫態所影響。此即稱為「迴路頻寬取捨」。
圖2係本發明所揭示免濾波數位鎖相迴路（DPLL）200之方塊圖，圖中顯示取樣率轉換器201之部分元件。應知在此僅選擇部分元件以便說明DPLL 200之運作。取樣率轉換器201之其他元件可執行其他功能，且該等元件在此之省略不應理解為必須或應當將其自操作性取樣率轉換器中省略。
取樣率轉換器201可接收輸入數位訊號並將頻率轉換為新輸出頻率，其係使用晶片內嵌機制準確估計輸入取樣率，且需要能夠準確估計自上次取樣後經過之時間。免濾波DPLL 200接收取樣頻率
Figure 02_image013
，再由取樣率轉換器201將之轉換為不同於輸入頻率
Figure 02_image013
之輸出頻率
Figure 02_image003
。為準確執行上述轉換，首先需將免濾波DPLL 200鎖定於
Figure 02_image013
。如上所述，免濾波DPLL 200亦宜具有與迴路暫態響應為正相關而非反相關之抗抖動能力。
免濾波DPLL 200接收
Figure 02_image013
為輸入脈波。具體而言，免濾波DPLL 200可配置為因應邊緣產生動作，例如
Figure 02_image013
之上升緣（或者下降緣）。
重定時器202將輸入脈波重新定時以驅動免濾波DPLL 200。
頻率偵測器204係一可因應邊緣產生動作之積分器，所述邊緣例如是
Figure 02_image013
之上升緣，如由重定時器202所重新定時者。頻率偵測器204因應輸入時脈脈波之邊緣，以經設定之大小輸出脈衝脈波。脈衝大小決定輸出頻率之調整量多寡。例如，脈衝越大，調整幅度越大。
增額控制器208計算來自頻率偵測器204之脈波數量，並因應所述脈波而輸出一數值（例如數位）輸出至數控式振盪器212。
NCO 212係一邊緣感測式數位計數器，類似於標準PLL中之晶體，輸出由其數值輸入所控制之頻率。來自頻率偵測器204之脈衝越大，增額控制器208之輸出越大，從而致使NCO 212據此調整其輸出頻率。
NCO 212基於來自增額控制器208之控制訊號，在內部判斷是否對其自身之時脈頻率增減量子數量。若NCO 212在自身時脈輸出之下一上升緣之前先接獲一新的脈衝，表示時脈輸出過慢，因此應加快時脈速度。另一方面，若NCO 212在接獲來自增額控制器208之一新脈衝訊號之前即輸出兩個以上時脈邊緣，則表示時脈輸出過快，應減去量子值。
應知在此配置中，頻率偵測器204係直接於頻率維度中偵測輸入頻率，而NCO 212係基於輸入脈波之時序，將其輸出時脈增加或減少一量子值，藉此直接於頻率維度中調整頻率。因此，NCO 212能夠以與
Figure 02_image013
相同之頻率產生輸出時脈。應知輸出時脈即便同步至正確頻率，亦可能與
Figure 02_image013
為異相。
由於頻率偵測器204係直接於頻率維度中測量頻率，抖動與迴路暫態響應之間並無迴路頻寬取捨。具體而言，頻率偵測器利用脈衝控制迴路，因而產生過阻尼響應。而將維度匹配（直接測得頻率）與過阻尼行為結合，可排除迴路頻寬取捨問題。
相位調節NCO 216接收來自NCO 212之輸出時脈以及來自重定時器202之輸入時脈，且可直接於相位維度中計算此兩者間之相位差。相位調節NCO 216可為一積分器，且可採用一般整合技術（例如數值計數器）整合來自頻率之相位。相位調節NCO 216之輸出係一與
Figure 02_image013
同頻率且同相位之輸出時脈訊號。
免濾波DPLL 200亦可包含平均濾波器228及鎖定偵測器232。平均濾波器228可控制增額控制器208操作所用之增益。PLL通常係先以高度積極性（例如以高度增益）操作，以相對接近所需之鎖定值，待系統趨近至所需之鎖定值後，再降低增益，改為保守操作，以便準確鎖定於所需增益。因此，平均濾波器228可於開始時為增額控制器208提供積極增益，使增額控制器208對NCO 212產生較大數值，尋求對於所需頻率之初始接近鎖定。待平均濾波器228判斷已對所需頻率達成接近鎖定後（例如藉由判斷是否已經始於一數值上下以正弦方式跳動），即可以訊號通知增額控制器208降低增益，改為對NCO 212產生較小數值。如此能夠減少抖動並改善迴路暫態，允許NCO 212尋求對於
Figure 02_image013
頻率之較佳鎖定。待NCO 212鎖定於
Figure 02_image013
後，鎖定偵測器232即可判定已經發生鎖定，而後以訊號通知其他電路組件鎖定已經達成。應知由於免濾波DPLL 200提供維度匹配測量（例如在頻率維度中測量頻率且在相位維度中測量相位），其可產生過阻尼，而非傳統PLL之弱阻尼。在過阻尼之情況下，免濾波DPLL 200以漸進方式趨近其鎖定值，只要將脈衝幅度妥善設定於一適當值，即可避免於關鍵值附近擺盪。
相位調節NCO 216之輸出，以及免濾波DPLL 200（可隨選配備額外放大器元件）之輸出係為與
Figure 02_image013
頻率及相位匹配之輸出時脈。
而後取樣率轉換器201可利用免濾波DPLL 200之輸出頻率驅動各項電路元件。取樣率轉換器201可提供以原始時脈頻率操作之輸出訊號，且可於各種子間隔對時脈進行取樣之位元選擇區塊220提供可以輸入時脈訊號之各種整數或分數值操作之
Figure 02_image015
。這可用於驅動並非以輸入時脈頻率操作之電路元件，例如以時脈頻率之分數或時脈頻率之倍數操作之元件。
Delta 224係一區塊，其允許電路元件以輸入頻率之分數（而非其整數除或乘）進行操作。具體而言，分數插值器824（圖8）係利用Delta值進行音訊資料之分數率轉換。
圖3係本發明頻率偵測器300之方塊圖。此頻率偵測器300可為圖2之頻率偵測器204之實施例，或可為一分離電路。頻率偵測器300接收
Figure 02_image013
及NCO計數（_nco_count）為其輸入，並進一步提供低電源模式LPM，以較低之內部時脈頻率操作頻率偵測器300（或其他電路，依據非限制性實例）。LPM係提供至頻率偵測器300之控制輸入，用於改變頻率偵測器300之增益，確保DPLL之暫態行為不會因時脈頻率降低而改變。
頻率
Figure 02_image013
可代表外來之頻率取樣輸入，而NCO計數可代表頻率偵測器電路之回授。
頻率偵測器300偵測NCO計數何時反摺（wrap），亦偵測
Figure 02_image013
之取樣率。具體而言，偵測NCO反摺304係偵測NCO計數何時反摺，因此代表全時脈週期。當在NCO計數器上偵測到反摺時，偵測NCO反摺304輸出一脈波，例如一時脈邊緣。
偵測器308依據NCO計數先出現反摺或新脈波先到，而輸出一正值或一負值。
若偵測器308是先自偵測NCO反摺304接獲反摺脈波，則判定目前時脈頻率過快。因此，在此情況下，輸出
Figure 02_image017
值，亦即大小為
Figure 02_image019
之脈波，表示應將時脈頻率放緩。此稱為一「下降」訊號，表示應將頻率降低。
若偵測器308是先接獲
Figure 02_image013
，則判定目前頻率過慢。此時即輸出
Figure 02_image021
的脈波，表示應將頻率「上推」或增加。
偵測器308之輸出
Figure 02_image023
，具有可選大小及正或負極性，可用於控制增額或嘗試使NCO達到
Figure 02_image013
之精確頻率。在此案例中，
Figure 02_image019
之作用為頻率偵測器之增益。
Figure 02_image019
值越高表示鎖定速度越快。但較高之
Figure 02_image019
值會使頻率以較大幅度在目標頻率周圍「跳動」。而若
Figure 02_image019
值較低，雖然頻率偵測器300尋找目標頻率之速度較慢，但降低抖動之效果較佳。
在某些情況下，頻率偵測器300可以二或多種模式操作。於第一模式，亦即「快速」模式中，頻率偵測器300係以高增益（亦即較大之
Figure 02_image019
值）操作，因此能夠以更積極之方式尋找目標頻率。對應之代價是在目標頻率上下擺動之幅度較大。但在此模式所代表之「初始化」階段中，並不要求電路穩定操作，而是以尋找目標頻率為目的，因而可接受較大幅度之擺動。由於電路之配置目標為在多數情況下可確保初始化模式持續時間短至人類無法察覺（例如數十毫秒），因此訊號中之初始雜訊不會構成問題。待頻率偵測器300足夠接近目標頻率後，其可立即撥轉回「緩慢」模式，改為以逐步方式緩慢趨近目標頻率，但仍能擁有較佳之暫態響應。這可透過大幅降低
Figure 02_image019
值來實現，使系統具有更佳之暫態響應及更佳之抗抖動能力。待系統鎖定於目標頻率
Figure 02_image013
後，即改為以極小之
Figure 02_image019
值操作，提供優異之抗抖動能力及暫態響應，且在目標頻率上下擺動之幅度僅相當於目標頻率之微小分數。
應知頻率偵測器300並非標準之相位頻率偵測器（PFD）。若將PFD用於現有PLL中，一旦輸出頻率鎖定/穩定，PFD即可發揮相位偵測器之作用，回應輸入相位對比於輸出之微小變化，以維持正確輸出頻率。換言之，PFD操作為相位之函數。然而，偵測器308並非藉由自相位提取而在相位維度中偵測頻率，而是直接在頻率維度中偵測頻率，其僅對輸入頻率及NCO反摺事件而產生響應，此兩者均以其訊號之頻率提供脈波。由於偵測器308僅對此等脈衝有感，其係直接操作為頻率之函數。
圖4係本發明所揭示頻率偵測器400之方塊圖。頻率偵測器400所代表之實施例可包括，例如，圖2之頻率偵測器204及增額控制器208。頻率偵測器400包括偵測NCO反摺404及偵測器408，其可實質類似於圖3之偵測NCO反摺304及偵測器308。加法器410、資料（「D」）正反器412及邏輯或閘414可共同提供額外元件，提供增額控制器208之功能。
在此配置中，D型正反器412提供如同積分器之作用。具體而言，加法器410接收偵測器408之
Figure 02_image019
輸出，並接收D型正反器412非反相（「Q」）輸出而以其為額外輸入。加法器410將上述輸入加總並將之提供予D型正反器412之D輸入。
D型正反器412之致能輸入耦接至或閘414。因此，當或閘414之輸出為高時，D型正反器412被致能。當或閘414之輸出為低時，D型正反器412被禁能。
或閘414接收偵測NCO反摺404之輸出脈波及
Figure 02_image013
之脈波為其輸入。因此，當任一訊號出現脈波時，或閘414之輸出即會變高。偵測器基於
Figure 02_image013
之邊緣/脈波事件及NCO反摺回授脈衝，而非如同標準相位偵測器一般對訊號本身進行互斥或處理。如此可產生過阻尼響應。正反器412僅於上述訊號事件發生時被致能。
藉由上述配置，發生
Figure 02_image013
脈波時積分器值增加，發生NCO反摺事件時積分器值減少。頻率偵測器400之輸出係一增額訊號。
圖5係本發明所揭示DPLL中部份元件之方塊圖。圖中之頻率偵測器500可為頻率偵測器204之實例結合增額控制器208及NCO 212，或可為不同電路。頻率偵測器500包括偵測NCO反摺504、偵測器508、加法器510、D型正反器512及或閘514，其可分別實質類似於圖4之元件404、408、410、412及414。新增元件516及520提供與NCO 212等效之功能。
加法器516及D型正反器520提供另一種積分器，其所輸出NCO計數訊號為偵測NCO反摺504之輸入。
加法器516於輸入端接收來自D型正反器512之增額脈波以及來自D型正反器520非反相（「Q」）輸出之NCO計數回授。此二訊號之加總提供至D型正反器520之D輸入。D型正反器520之輸出為NCO計數訊號，其係用於驅動偵測NCO反摺504。
此回授配置完成頻率控制迴路。
如上所述，所述NCO計數可操作於快速或緩慢模式。從緩慢方向鎖定時，增額器中通常較多「向上」訊號，以加速NCO。當從快速方向鎖時，增額器中較多「向下」訊號，以減緩NCO。最終，NCO計數及
Figure 02_image013
達到近1：1之比例（換言之，NCO計數脈波之發生頻率大約與
Figure 02_image013
脈波相同）。此時，
Figure 02_image013
之位置開始在兩點間沿NCO斜率來回跳動。
Figure 02_image013
之瞬時增加導致更多「
Figure 02_image025
」增額，使NCO速度加快。換言之，
Figure 02_image025
代表斜度上之增加。
Figure 02_image013
之瞬時減少導致更多「
Figure 02_image027
」增額，使NCO速度減慢。換言之，
Figure 02_image027
之坡度緩於
Figure 02_image025
，代表較不積極之
Figure 02_image019
值。此一鎖定行為可經由數學方式證明：
Figure 02_image029
Figure 02_image031
Figure 02_image033
Figure 02_image035
若
Figure 02_image037
慢於NCO；吾人希冀
Figure 02_image039
：
Figure 02_image041
Figure 02_image043
若
Figure 02_image045
快於NCO；吾人希冀
Figure 02_image047
：
Figure 02_image049
Figure 02_image051
圖6係本發明所揭示PLL 600之詳細方塊圖。PLL 600所代表之實施例可包括圖2中頻率偵測器204、增額控制器208、NCO 212及相位調節NCO 216或其他電路。PLL 600包括偵測NCO反摺604、偵測器608、加法器610、D型正反器612、或閘614、加法器616及D型正反器620，可分別實質類似於圖5之元件504、508、510、512、514、516及520。PLL 600中新增加法器624、D型正反器628及相位調整器632。
加法器624、D型正反器628及相位調整器632可代表相位調節NCO 216之實施例，或不同電路。加法器624接收來自D型正反器620之NCO計數輸出，且亦接收來自相位調整器632之
Figure 02_image053
（例如增加相位或減少相位）訊號為其輸入。這些訊號之加總提供至D型正反器628之D輸入。D型正反器628之非反相（「Q」）輸出係以NCO偏移脈波（nco_offset）之形式提供至相位調整器632。上述元件提供相位偵測及偏移，以維持相位一致性。
由於NCO迴路可鎖定在相對於
Figure 02_image013
之任何相位（此相位代表
Figure 02_image013
與本地時脈
Figure 02_image055
間比例之「分數」部分），因此於第二相位調節NCO加上偏移。監控
Figure 02_image013
與第二NCO間之相位，並進行增額偏移調整，以保持NCO計數差值相對於
Figure 02_image013
間之固定相角。於此配置中，相位調整器632可將NCO偏移與
Figure 02_image013
間之相位差固定在180度。此180°相位差使上述訊號直接反相對位，因此有助於數位訊號處理，尤其便於資料傳輸。但此為非限制性實例，且相位調整器632可配置為將NCO偏移及
Figure 02_image013
保持在任何所需之相對相位。例如，NCO偏移可保持與
Figure 02_image013
同相，或為0°與360°間之任何其他相角。
圖7係本發明所揭示PLL 700之方塊圖。PLL 700可代表頻率偵測器204、增額控制器208、NCO 212、相位調節NCO 216、平均濾波器228及圖2之鎖定偵測器232之元件或一不同電路。
PLL 700包括偵測NCO反摺704、偵測器708、加法器710、D型正反器712、或閘714、加法器716、D型正反器720、加法器724、D型正反器728及相位調整器732，其可實質類似於圖6之元件604、608、610、612、614、616、620、624、628及632。
PLL 700再加上偵測NCO反摺736、1：1偵測器744、截留740及平均區塊748，其包括加法器752及D型正反器750。
當NCO反摺於足夠之樣本中維持在一個
Figure 02_image013
範圍內，此迴路及視為已經鎖定。因此，偵測NCO反摺736偵測NCO何時反摺，此功能可與704類似或相同，且在某些情況下，偵測NCO反摺736可由來自偵測NCO反摺704之額外輸出所提供。1：1偵測器744亦接收
Figure 02_image013
，且偵測NCO反摺與
Figure 02_image013
何時匹配於1：1比率並維持足夠之週期數。
平均電路748係一積丟鎖定（integrate and dump）偵測器，用於偵測一定數量週期中之積丟平均值（參閱圖2中免濾波DPLL 200之平均濾波器228）。當NCO反摺與
Figure 02_image013
呈1：1比率並經平均電路748判定維持足夠之週期數時，該迴路即視為鎖定。此時可將頻率偵測器增益（
Figure 02_image019
）減少。但瞬間大幅減少
Figure 02_image019
值可能導致暫態發生。因此，平均電路748可提供定數量週期中之平均輸出。
截留區塊740提供一選擇訊號，以選擇區塊748之平均或偵測器708之
Figure 02_image019
值。
運作時，當偵測器708發現已經鎖定時，可立即大幅調降將
Figure 02_image019
值。但為避免電路中出現過多噪音，由截留740提供一截留輸入，使得選擇將來自平均電路748之平均輸出，而非新
Figure 02_image019
值，輸入至D型正反器712。經過一定數量之平均週期（例如
Figure 02_image057
平均週期後），系統已穩定至新
Figure 02_image019
值，之後可降低截留訊號以便自偵測器708中選擇
Figure 02_image019
輸出。
圖8係本發明所揭示同步取樣率轉換器（ASRC）之方塊圖。ASRC 800中所包含之DPLL 804可包括本發明所述之任何PLL或DPLL。例如，DPLL 804可包括圖2中免濾波DPLL 200之一或多個元件。
如圖2之取樣率轉換器201中所示，免濾波DPLL 200可包括一位元選擇區塊220，其提供經分割之取樣率輸出。例如，位元選擇區塊220可依據由DPLL 804所提供之時脈速度，以1/2、1/4、1/8或時脈速度之某些其他分數或倍數之位元數產生輸出。上述過度取樣或取樣不足之速度可提供至ASRC 800之各項元件，例如依據本發明教示之取樣率轉換器。ASRC 800包括一DPLL 804，其可由例如圖2之免濾波DPLL 200或由另一電路提供。如免濾波DPLL 200中所示，可提供一位元選擇區塊220，用於驅動相位調節NCO時脈之分數或倍數輸出。例如，位元選擇區塊220可以時脈之1/2、1/4、1/8、1/3或任何其他分數或以時脈之倍數驅動頻率。如圖8之ASRC 800所示，DPLL 804可對ASRC 800中之各項元件提供適當之時脈訊號。此等元件包括聲音
由於ASRC 800改變輸入音訊資料之取樣率，濾波可消除成像及混疊假影，此過程可分為若干階段實施，例如，整數插值808、分數插值812及整數抽取824，然亦可使用其他區塊達成其他目的。
免濾波DPLL 804對整數插值808、分數插值812及整數抽取824分別驅動適當時脈（例如全時脈或分數時脈）。來自DPLL之位元選擇輸出可視情況驅動不同階段，且Delta輸出（224，圖2）控制分數插值階段812中之分數。
圖9係依據本發明所繪示，使用者操作耳機麥克風之示意圖。所示實施例繪一種音訊子系統之可能使用案例，依據非限制性實例，可包括圖9所示之全部或部分元件，包括一或多個如本發明所揭露之DPLL。在此實例中，使用者904操作一耳機麥克風908。耳機麥克風908連接至音訊來源912，其可提供一音訊輸入910。
依據非限制性之說明實例，音訊來源912可為家用娛樂中心揚聲器、可攜式揚聲器、演唱會音箱、行動電話、智慧型手機、可攜式MP3播放器、任何可攜式音樂播放器、平板電腦、筆記型電腦或可攜式視訊裝置。所述音訊來源912亦可為非娛樂性裝置，例如醫療用裝置、通訊用裝置、製造用裝置、飛行員耳機、業餘無線電、任何其他種類之無線電、錄音室監聽器、音樂或視訊製作裝置、口述錄音機或任何其他有助於音訊訊號電子傳輸之裝置。
依據非限制性之說明實例，音訊輸入910可為例如經由標準3.5毫米音訊插孔（或其他音訊插孔）、一7毫米插孔或飛機上兩腳式頭戴耳機插孔之類比音訊輸入。音訊輸入910亦可為數位音訊，例如經由通用序列匯流排（USB）、藍牙、乙太網路或其他數位有線或無線通訊媒體提供之數位資料。
音訊輸入910提供至耳機麥克風908，使用者904經由耳機麥克風908收聽或監聽音訊。依據非限制性之說明實例，所述耳機麥克風908可為耳道式耳機、頭戴式耳機、免持裝置、具聲音及音訊功能之耳機麥克風、藍牙耳機麥克風、其他某些無線耳機麥克風或其他音訊收聽裝置。應知雖然在此以耳機麥克風908為例說明，但本發明實可使用任何適合之音訊驅動器，包括揚聲器或其他波形驅動器。此外，雖然在此係以音訊為例說明本發明教示所適用之訊號處理應用，但應知本發明亦具其他用途。例如，標準無線電偵測及測距（雷達）、光線偵測及測距（光達）、透地雷達、測繪、礦物探勘、訊號調節、訊號產生及其他許多應用，包括週期波形之產生、處理及取樣。任何上述應用均可獲益於本發明之教示。
在某些情況下，使用者904可能處於充滿周遭噪音916之環境。周遭噪音916可能於某種程度上影響使用者908對於耳機麥克風906之使用及/或享受。於一非限制性之說明實例中，使用者904可能正在飛機上聆聽音樂或觀看影片。飛機中存在許多環境聲響，可能干擾使用者對於音訊或視訊之聆賞，包括引擎聲響、來自其他乘客或機組員交談之噪音及周遭其他飛機聲響。為增加耳機麥克風908之實用性，且在某些情況下提升使用者對於音訊輸入910之享受，耳機麥克風908可提供降躁。降躁係自音訊輸入910濾除周遭噪音之方法，且可包括被動及主動降噪。被動降躁可經由例如耳機麥克風908之結構提供，包括例如耳墊、外罩及其他被動阻隔周遭噪音之元件等結構組件。
主動降躁（亦稱為主動減噪）可經由對周遭噪音916取樣而以電子方式提供，產生盡可能符合周遭噪音916之波形，直接於相位上抵銷周遭噪音916。藉由將降躁訊號混入音訊輸入910，耳機麥克風908可對周遭噪音916產生相消干涉。其優點在於改善使用者904對於音訊輸入910之聽取，不受來自周遭噪音916之干擾所影響。
圖10係本發明所揭示降躁耳機麥克風之方塊圖。降躁耳機麥克風1000可為圖9中耳機麥克風908之實例或實施例，或任何其他適合之電路或結構。
降躁耳機麥克風1000包括一驅動器1030，其可發出實際音訊波形以供使用者聽取。應知在此所述之驅動器1030雖為降躁耳機麥克風1000之驅動器，但實則可為任何適合之正弦波形驅動器，可為音訊驅動器、機械驅動器或電性訊號驅動器。同理，在此雖以降躁耳機麥克風1000為例說明本發明教示之應用，應知此係非限制性實例。如圖1所示，在示範實例中，其他應用可包括家用娛樂中心揚聲器、可攜式揚聲器、演唱會音箱、行動電話、智慧型手機、可攜式MP3播放器、任何可攜式音樂播放器、平板電腦、筆記型電腦或可攜式視訊裝置。非娛樂性應用可包括醫療用途裝置、通訊用途裝置、製造用途裝置、飛行員耳機、業餘無線電、任何其他種類之無線電、錄音室監聽器、音樂或視訊製作裝置、口述錄音機或任何其他用於音訊訊號電子傳輸之裝置。
於圖10說明之其餘部分，假設本發明係實施於降躁耳機麥克風1000。在此案例中，驅動器1030可為小型耳機麥克風驅動器。
如上所述，降躁耳機麥克風1000可能受到周遭噪音影響而使其實用性或享受遭到破壞或減損。因此，降躁耳機麥克風1000包括噪音拾取1004，其可接收來自環境之周遭噪音，並將之抵銷。噪音拾取1004可將周遭噪音提供至主動降噪（ANC）/訊號處理器1020。訊號處理器1020可為混合訊號電路，用於接收例如數位及類比音訊輸入、編碼及/或解碼、提供主動降噪、提供其他訊號調節（例如包括音訊強化），並產生類比波形之音訊訊號，提供予驅動器1030。
降躁耳機麥克風1000包括一音訊插孔1008，其係用於接收直接類比音訊輸入。其於接收類比音訊輸入時，係將類比資料直接提供予ANC/訊號處理器1020，且對音訊進行訊號處理。應知所述處理可能包括將訊號轉換為數位格式，以及編碼、解碼以其他方式處理訊號。應知在某些情況下，訊號處理係於類比域而非數位域中執行。
在某些情況下，降躁耳機麥克風1000亦包括數位資料介面1012。所述數位資料介面1012可為，例如，USB、乙太網路、藍牙或其他有線或無線數位資料介面。降躁耳機麥克風1000接收數位音訊資料時，所述資料無法直接於類比域中處理。是以在此情況下，可將資料提供予一音訊編解碼器1016，其可對音訊訊號進行編碼及解碼，且在某些情況下將數位域音訊資料轉換為可在ANC訊號處理器1020內類比域中處理之類比域音訊資料。
圖11係本發明所揭示音訊處理器中部份元件之方塊圖。此音訊處理器1100係可獲益於本發明教示之電路或應用實例，包括在此所述之免濾波DPLL。
在此僅顯示音訊處理器1100之特定元件。此係為簡化圖面，並有利於說明特定組件之應用。圖中對於特定組件之使用並非表示該等組件為必要，且對於特定組件之省略亦菲表示該等組件必須省略。此外，在此所示之方塊通常屬於功能性質，且並非必然代表分離或具完善定義之電路。在許多電子系統中，各種組件及系統彼此提供回授及訊號，因此通常難以判定一系統或子系統結束且另一系統或子系統開始之確實位置。
於一說明範例中，音訊處理器1100包括一麥克風偏壓產生器1108，其可為麥克風輸入產生一DC偏壓。此配置用於兼具麥克風及揚聲器之實施例，例如耳機麥克風，且麥克風偏壓產生器1108有助於確保麥克風以正確電壓操作。
電源管理器1112提供電源調節、穩定電壓供應（例如DC輸出電壓）及對其他系統組件之電源分配。
低壓差（LDO）電壓調節器1116係一電壓調節器，有助於確保其他系統組件獲得適當電壓供應。
PLL 1140及時脈振盪器（CLK OSC）1144可共同提供主時脈，即用於電路內操作之本地時脈訊號。應知雖則PLL 1140可為本發明所述之免濾波DPLL，然亦可為採用傳統設計之簡單類比PLL。
多工器1128對來自例如數位麥克風輸入1104及類比至數位轉換器（ADC）輸入1124之輸入進行多路複用，能夠接收類比或音訊輸入。
序列I/O區塊1156分為兩個區塊，亦即1156-1及1156-2。序列I/O區塊1156發送並接收序列化數位資料，且可具有相異之輸入及輸出時脈。在此繪示之序列I/O區塊1156為兩個分離區塊，說明其可接收輸入並驅動輸出，但此二功能其實可位於同一兼具輸入及輸出針腳之分離區塊內，或為其他配置。同理，雙向ASRC 1160分為兩個邏輯區塊，即ASRC 1160-1及1160-2。如同序列I/O區塊1156，此二邏輯區塊亦可設於單一分離區塊中，在此分離繪示係為說明ASRC 1160之雙向性質。由於任一方向中之時脈均可存有為相位及/或頻率錯配，ASRC 1160-1可驅動一時脈至序列I/O區塊1156-1，藉此匹配接收器之時脈。ASRC 1160-2可驅動一時脈至序列I/O區塊1156-2，藉此匹配發送器之時脈。
雙向ASRC 1160兼具輸入ASRC及輸出ASRC，且根據非限制性之說明實例，可包括ASRC之不同實施例，例如圖2之取樣率轉換器（SRC） 201及/或圖8之ASRC 800。於某些實例中，ASRC 1160可包括一或多個免濾波DPLL，例如圖2之免濾波DPLL 200。
雙向ASRC 1160可用於轉換與轉換器所在系統非同步之訊號取樣率，因此為非同步性質。換言之，ASRC之來源資料（或對DPLL之來源「
Figure 02_image013
」）可來自並非經由相同時脈耦接至ASRC系統之外部系統。因此在時序觀點上，兩套系統並不必須明確同步。待轉換取樣頻率間之關係可跨廣泛分數範為，且不需鎖定於任何特定分數或倍數。由於DPLL持續監控兩種取樣率間之關係，且據此調整其本身，因此ASRC可提供上述效果。
I/O訊號路由1136提供音訊處理器11005中各種組件間之訊號路由。I/O訊號路由1136將數位音訊輸出訊號交由數位至類比轉換器（DAC） 1164將之轉換為類比音訊，而後驅動類比音訊至輸出放大器1170，藉此對驅動器上之音訊波形進行驅動。
DSP核心1148接收輸入/輸出訊號，並提供音訊處理。依據非限制性之說明實例，DSP核心1148可包括雙二階濾波器、限制器、音量控制裝置及音訊混合。音訊處理可包括編碼、解碼、主動降噪、音訊強化及其他音訊處理技術。控制介面1152係用於控制內部功能，且在某些情況下可供使用者選擇。控制介面1152亦可提供自啟動功能。
應知上述參照附圖之活動可應用於任何涉及音訊訊號處理之積體電路，且更可結合為執行其他種類訊號處理之電路（例如手勢訊號處理、視訊訊號處理、音訊訊號處理、類比到數位轉換、數位到類比轉換），特別是可執行專用軟體程式或演算法之電路，其中或有與處理數位化即時資料相關者。某些實施例可關於多DSP、多ASIC或多SoC訊號處理、浮點處理、訊號/控制處理、固定函數處理、微控制器應用等等。於某些情況下，在此所述之特徵可應用於音訊耳機麥克風、降躁頭戴式耳機、耳道式耳機、演播室監視器、電腦音訊系統、家庭劇院音響、演唱會音箱及其他音訊系統和子系統。本發明之教示亦可結合其他系統或子系統，例如醫療系統、科學儀器、無線及有線通訊、雷達、工業製程控制、音訊與視訊設備、電流感應、（高精度）測量儀器及其他基於數位處理之系統。
此外，上述之某些實施例可提供於音訊或視訊設備、醫療成像、病患監控、醫療儀器及居家健康照護之數位訊號處理技術中。上述應用可能包括，例如，肺功能監視器、加速度計、心率監控或心律調節器，連同其周邊裝置。其他應用可能涉及汽車安全系統技術（例如穩定性控制系統、駕駛人輔助系統、剎車系統、資訊娛樂及任何種類之車內應用程式）。此外，動力傳動系統（例如用於混合動力車及電動車中者）可於電瓶監控、控制系統、報表控制、維護活動等等中使用高精度資料轉換、算繪及顯示器產品。在其他實例情境中，本發明之教示可應用於工業市場中有助於提升產能、能效及可靠性之製程控制系統。在消費者應用中，上述之訊號處理電路可用於影像處理、自動對焦及影像穩定（例如用於數位相機、攝錄影機等等）。其他消費者應用可包括家庭劇院系統、DVD錄影機及高解析度電視之音訊及視訊處理器。更多之消費者應用可涉及先進觸控螢幕控制器（例如任何類型之可攜式媒體裝置）。因此，本發明之技術可輕易融入智慧型手機、平板電腦、保全系統、PC、遊戲技術、虛擬實境、模擬訓練等等。範例實施 方式
在此提供以下說明實例。
實例1包括一種可避免迴路頻寬取捨之數位鎖相迴路（DPLL）電路，該電路包含：一頻率維度頻率偵測器，其具有一外部頻率輸入及一回授頻率輸入，該頻率維度頻率偵測器包括用於測量該外部頻率輸入與該回授頻率輸入間之頻率差值並驅動一脈衝訊號的一電路系統，其中，若該頻率差值為正，則該脈衝訊號屬於一第一種類，而若該頻率差值為負，則屬於一第二種類；以及一數控式振盪器（NCO），包括用於驅動一輸出時脈並響應該脈衝訊號而調整該輸出時脈之頻率的一電路系統，其中該NCO之輸出提供該頻率維度頻率偵測器之該回授頻率輸入。
實例2包括實例1之DPLL電路，其中該頻率維度頻率偵測器包含一反摺偵測器，用於判斷一NCO計數器是否發生反摺。
實例3包括實例1之DPLL電路，其中該第一種類為正且該第二種類為負。
實例4包括實例1之DPLL電路，其中該用於測量差值之電路系統包含一積分器，用於提供一增額控制器。
實例5包括實例1之DPLL電路，更包含一相位調整NCO電路，用於對應該外部頻率輸入而調整該輸出時脈之相位。
實例6包括實例5之DPLL電路，其中該相位調整NCO係可將該輸出時脈調整至相對於該外部頻率輸入之180度。
實例7包括實例1之DPLL電路，其中該頻率維度頻率偵測器係可提供一可配置增益
Figure 02_image019
。。
實例8包括實例7之DPLL電路，其中該頻率維度頻率偵測器在一初始化模式係以一增益
Figure 02_image059
運作，且更包含一1：1偵測電路，用於判斷該輸出時脈之頻率是否於
Figure 02_image011
個週期中均符合該外部輸入之頻率，並用於將該增益降低至
Figure 02_image061
。
實例9包括實例8之DPLL電路，更包含一平均濾波器，用於在
Figure 02_image059
與
Figure 02_image061
之間逐漸調整。
實例10包括實例7之DPLL電路，更包含一鎖合偵測電路，用於判斷該輸出時脈是否鎖合於該外部輸入。
實例11包括實例7之DPLL電路，更包含一控制輸入，用於調整
Figure 02_image019
。
實例12包括實例1之DPLL電路，更包含一位元選擇電路，用於提供該輸出時脈之一倍數或分數。
實例13包括實例1之DPLL電路，更包含一重定時器，用於以一本地時脈頻率對該外部輸入進行取樣。
實例14包括一智慧財產（IP）區塊包含實例1–13中任一者之DPLL電路。
實例15包括一積體電路包含實例1–14中任一者之DPLL。
實例16包括一取樣率轉換器（SRC），用於將一外部訊號重整時脈為一本地時脈，包含：一輸入埠，接收來自具有一第一時脈速度之一第一時脈的一輸入資料；一訊號調節電路系統，自一具有一第二時脈速度之一第二時脈運作；以及一相鎖迴路（PLL），包含：一頻率偵測器，具有用於接收該第一時脈之一輸入埠及用於接收該第二時脈之一回授埠，該頻率偵測器係以一手段測量該第一時脈速度與該第二時脈速度間之一頻率差值並驅動一脈衝訊號，其中，若該頻率差值為正，則該脈衝訊號為正（「上」），若該頻率差值為負，則為負（「下」）；以及一數控式振盪器（NCO）可該脈衝訊號而調整該第二時脈頻率，其中該NCO之輸出提供該第二時脈。
實例17包括實例16之SRC，其中該第二時脈速度係第一時脈速度之倍數或分數值。
實例18包括實例16之SRC，其中該頻率偵測器包含一反摺偵測器，用於判斷一NCO計數器是否發生反摺。
實例19包括實例16之SRC，其中該用於測量差值之電路系統包含一積分器，用於提供一增額控制器。
實例20包括實例16之SRC，其中該PLL更包含一相位調整NCO電路，用於對應該外部頻率輸入而調整該輸出時脈之相位。
實例21包括實例20之SRC，其中該相位調整NCO係可將該輸出時脈調整至相對於該外部頻率輸入之180度。
實例22包括實例16之SRC，其中頻率偵測器係可提供一可配置增益
Figure 02_image019
。
實例23包括實例22之SRC，其中該頻率維度頻率偵測器在一初始化模式係以一增益
Figure 02_image059
運作，且更包含一1：1偵測電路，用於判斷該輸出時脈之頻率是否於
Figure 02_image011
個週期中均符合該外部輸入之頻率，並用於將該增益降低至
Figure 02_image061
。
實例24包括實例23之SRC，其中該PLL更包含一平均濾波器，用於在
Figure 02_image063
之間逐漸調整。
實例25包括實例22之SRC，更包含一鎖定偵測電路，用於判斷第二時脈頻率鎖定至第一時脈頻率。
實例26包括實例22之SRC，更包含一控制輸入，用於調整
Figure 02_image019
。
實例27包括實例16之SRC，更包含一位元選擇電路，用於提供第二時脈之倍數或分數。
實例28包括實例16之SRC，更包含一重定時器，用於以本地時脈頻率對外部輸入進行取樣。
實例29包括實例16之SRC，其中該SRC係一非同步SRC。
實例30包括實例16之SRC，其中該SRC係一雙向SRC。
實例31包括一智慧財產（IP）區塊，其係包含實例16–29中任一者之SRC。
實例32包括一積體電路，其係包含實例16–29中任一者之SRC。
實例33包括一音訊裝置，包含：一音訊輸入，以一第一時脈速度接收音訊資料；一音訊處理器電路，用於提供經處理之音訊資料，該音訊處理器電路包含一以一第二時脈速度操作之訊號調節電路系統，以及一鎖相迴路（PLL），包含：一頻率偵測器具有針對第一時脈速度進行取樣之第一輸入及針對第二時脈速度進行取樣之回授輸，該頻率偵測器係以電路系統測量第一時脈速度與第二時脈速度間之頻率差值並驅動一脈衝訊號，其中若頻率差值為正則該脈衝訊號為正，若頻率差值為負則為負；以及一數控式振盪器（NCO），用於響應該脈衝訊號而調整第二時脈頻率，其中NCO之輸出係以第二時脈速度操作；以及一驅動器，用於驅動經處理之音訊資料。
實例34包括實例33之音訊裝置，其中該第二時脈速度係第一時脈速度之倍數或分數值。
實例35包括實例33之音訊裝置，其中該頻率偵測器包含一反摺偵測器，用於判斷一NCO計數器是否發生反摺。
實例36包括實例33之音訊裝置，其中該用於測量差值之電路系統包含一積分器，用於提供一增額控制器。
實例37包括實例33之音訊裝置，其中該PLL更包含一相位調整NCO電路，用於對應該外部頻率輸入而調整該輸出時脈之相位。
實例38包括實例37之音訊裝置，其中該相位調整NCO係可將該輸出時脈調整至相對於該外部頻率輸入之180度。
實例39包括實例33之音訊裝置，其中該頻率偵測器係提供一可配置增益
Figure 02_image019
。
實例40包括實例39之音訊裝置，其中該頻率維度頻率偵測器在一初始化模式係以一增益
Figure 02_image059
運作，且更包含一1：1偵測電路，用於判斷該輸出時脈之頻率是否於
Figure 02_image011
個週期中均符合該外部輸入之頻率，並用於將該增益降低至
Figure 02_image061
。
實例41包括實例40之音訊裝置，其中該PLL更包含一平均濾波器，用於在
Figure 02_image059
與
Figure 02_image061
之間逐漸調整。
實例42包括實例40之音訊裝置，更包含一鎖定偵測電路，用於判斷第二時脈頻率鎖定於第一時脈頻率。
實例43包括實例39之音訊裝置，更包含一控制輸入，用於調整
Figure 02_image019
。
實例44包括實例33之音訊裝置，更包含一位元選擇電路，用於提供第二時脈之倍數或分數。
實例45包括實例33之音訊裝置，更包含一重定時器，用於以本地時脈頻率對外部輸入進行取樣。
實例46包括實例33之音訊裝置，其中該SRC係一非同步SRC。
實例47包括實例33之音訊裝置，其中該SRC係一雙向SRC。
實例48包括實例33之音訊裝置，其中該音訊輸入包含一類比音訊輸入。
實例49包括實例33之音訊裝置，其中該音訊輸入包含一數位音訊輸入。
實例50包括實例33之音訊裝置，其中該音訊輸入包含一藍牙輸入。
實例51包括實例33之音訊裝置，其中該音訊輸入包含一通用序列匯流排（USB）輸入。
實例52包括實例33–51中任一者之音訊裝置，其中該音訊處理器電路包含主動降噪（ANC）。
實例53包括實例33–51中任一者之音訊裝置，其中該音訊處理器電路包含聲音強化電路系統。
實例54包括一頭戴式耳機，其係包含實例52或53之音訊裝置。
實例55包括一耳道式耳機，其係包含實例52或53之音訊裝置。
實例56包括一耳機麥克風，其係包含實例52或53之音訊裝置。
以上概述若干實施例之特徵，以利熟悉此技藝人士理解本發明之態樣。熟悉此技藝人士應知其可基於本發明之教示而設計或修改其他程序及結構，從而實施與在此所述實施例相同之目的及/或達成相同之優點。熟悉此技藝人士亦應明瞭此種等效結構並不脫離本發明之精神及範疇，且據其所為之各種改變、替換及變更亦不脫離本發明之精神及範疇。
本發明之特定實施例可包括系統單晶片（SoC）中央處理器（CPU）封裝。SoC係為將電腦或其他電子系統組件整合於單一晶片之積體電路（IC）。其可包含數位、類比、混合訊號及無線射頻功能：一切均可透過單一晶片基板提供。其他實施例可包括多晶片模組（MCM），係將複數晶片設於單一電子封裝內部，並經由電子封裝使其彼此得以密切互動。可視需要於可再用「黑盒」智慧財產（IP）區塊中提供ASIC或SoC之任何模組、功能或區塊元件，以便於不揭露IP區塊邏輯細節之情況下另行散佈。在各種其他實施例中，數位訊號處理機能可透過特定應用積體電路（ASIC）、現場可編程閘陣列（FPGA）及其他半導體晶片中之一或多個矽核心加以實施。
在某些情況下，本發明之教示可編碼為一或多個有形非暫態電腦可讀媒體，其中儲存可執行指令，所述指令執行時，可指示可編程裝置（例如處理器或DSP）執行在此所揭露之方法或功能。若將本發明之教示至少部分實施於硬體裝置（例如ASIC、IP區塊或SoC）中時，非暫態媒體可包括其中編寫有邏輯而能夠執行本發明方法或功能之硬體裝置。本案之教示亦可透過暫存器轉換階層（RTL）或例如VHDL或Verilog等其他硬體描述語言等形式實現，以上述語言編寫用於製造所述硬體元件之製程。
於範例實施方式中，在此所述活動之至少某些部分可透過軟體實現。於某些實施例中，一或多項特徵可利用圖中未示之硬體實施，或以任何適當方式合併以達成所欲機能。各種組件可包括透過相互配合而達成本發明所述操作之軟體（或往復軟體）。於又一實施例中，此等元件可包括任何適合促進其操作之演算法、硬體、軟體、組件、模組、介面或物件。
再者，所述微處理器中之部分組件可移除或以其他方式合併。廣義而言，圖中所示之安排可能傾向邏輯表述，而實體架構可包括此等元件之各種置換、組合及/或混合。應知本發明所述之操作目的實可透過無數可能設計配置而達成。據此，該相關基礎設施具有各式各樣之替代安排、設計選擇、裝置可能性、硬體配置、軟體實施、設備選項等等。
可利用任何經適當方式配置之處理器組件執行各種與資料相關之指令以達成本發明所述之操作。任何在使所述之處理器可將元件或物體（例如資料）自一種狀態或事物轉化為另一種狀態或事物。於另一實例中，在此所述之部分活動可透過固定邏輯或可編程邏輯（例如由處理器執行之軟體及/或電腦指令）加以實施，且在此所述之元件為某種可編程處理器、可編程數位邏輯（例如FPGA、抹除式可編程唯讀記憶體（EPROM）、電子抹除式可編程唯讀記憶體（EEPROM））、包括數位邏輯之ASIC、軟體、代碼、電子指令、快閃記憶體、光碟、CD-ROM、DVD ROM、磁卡或光卡、適合儲存電子指令之其他種類之機器可讀媒體，或其任何適合之組合。運作時，處理器可視需要並且基於特定需求而將資訊儲存於任何適合類型之非暫態儲存媒體（例如隨機存取記憶體（RAM）、唯讀記憶體（ROM）、FPGA、EPROM、電子抹除式可編程ROM （EEPROM）等等）、軟體、硬體或於任何其他適合之組件、裝置、元件或物體中。再者，在處理器中追蹤、發送、接收或儲存之資訊可基於特定需求及實施方式而提供於任何資料庫、暫存器、表格、快速緩衝儲存區、佇列、控制清單或儲存裝置結構中，以便於任何適合之時段中參照。任何在此所述之記憶體項目均應視為包含在廣義用語「記憶體」之內。同理，在此所述之任何可能處理元件、模組及機器均應解釋為包含於廣義用語「微處理器」或「處理器」之內。此外，於各種實施例中，處理器、記憶體、網路卡、匯流排、儲存裝置、相關周邊裝置及在此所述之其他硬體元件可透過由軟體或韌體所配置而可模擬或虛擬化各種硬體元件之功能之處理器、記憶體及其他相關裝置加以實現。
用以實施在此所述所有或部分機之電腦程式邏輯可透過各種形式實現，包括但絕對不限於，來源碼形式、電腦可執行形式、硬體描述形式以及各種中間形式（例如光罩著作或由組譯器、編譯器、連結器或定位器所產生之形式）。在一範例中，來源碼包括以各種編程語言實施之一系列電腦程式指令，例如目的碼、組合語言，或例如OpenCL、RTL、Verilog、VHDL、Fortran、C、C++、JAVA或HTML等高階語言，以配合各種作業系統或作業環境。來源碼可定義並使用各種資料結構及溝通訊息。來源碼可為電腦可執行形式（例如經由直譯器），或者可將來源碼轉換（例如經由翻譯器、組譯器或編譯器）為電腦可執行形式。
於以上實施例中，所述電容器、緩衝器、圖形元件、互連板、時鐘、DDR、攝影機感應器、分頻器、電感器、電阻器、放大器、開關、數位核心、電晶體及/或其他組件可輕易更換、取代或以其他方式修改，以符合特定電路系統需求。此外，應知使用補充電子裝置、硬體，非暫態軟體等等同樣可實施本發明之教示。
於一範例實施例中，可將任何數量之圖示電路實施於相關電子裝置之電路板上。電路板可為用以乘載電子裝置內部電子系統之各種組件之通用電路板，且具有可連接其他周邊裝置之連接器。更具體而言，所述電路板可提供電性連接，而能夠與系統之其他組件進行電性通訊。可基於特定配置需求、處理要求、電腦設計等等而將任何適合之處理器（包括數位訊號處理器、微處理器、支援晶片組等等）、記憶元件等等以適當之方式耦接至電路板。例如外部儲存裝置、額外感應器、音訊/視訊顯示控制器等其他組件及周邊裝置可透過插卡之方式附加於電路板、經由纜線連接電路板或整合於電路板本身之中。於另一範例實施例中，圖示之電路可實施為獨立單機（例如為具有關聯組件及電路系統且可執行特定應用程式或功能之裝置）或實施為可插設於電子裝置中特定應用硬體之模組。
應知在此所述之各種實例中，可能講述二、三、四或更多電氣組件之相互作用。然此係為行文清晰且僅為例示之用。應知系統實則可透過任何適合之方式合併。圖中所示之任何組件、模組及元件，連同類似設計替代方案，均可結合於各種可能配置中，其所有均應明確屬於本說明書之廣義範圍。於特定情況下，利用僅述及少數電氣元件之流程，可更容易說明一或多項機能。應知在此所示及所述之電路均可輕易縮放規模，且可容納大量組件以及更複雜/精密之安排及配置。據此，在此所提供之實例不應限制電路可能應用於其他各種架構時之範圍或禁止其廣義教示。
熟悉此技藝人士應可查明其他各種改變、替換、變化、更動及修改，且本發明應包含所有落於附加專利權項範疇內之改變、替換、變化、更動及修改。為協助美國專利商標局（USPTO）以及本發明所獲專利之讀者解讀本案所附申請專利範圍，申請人盼能在此陳明：（a） 除非「手段」或「步驟」等語明確用於特定申請專利範圍，否則申請人不欲就任何附加申請專利範圍主張申請當時35 U.S.C. § 112（f）之權利；以及（b）其不欲經由說明書中之任何陳述，以任何未反映於附加專利權項之方式限制本發明之範疇。
100:鎖相迴路 104:相位偵測器 108:低通濾波器 116:壓控式振盪器 120:倍數器區塊（倍數器） 200:免濾波數位鎖相迴路 201:取樣率轉換器 202:重定時器 204:頻率偵測器 208:增額控制器 212:數控式振盪器 216:相位調節數控式振盪器 220:位元選擇區塊 224:DELTA 228:平均濾波器 232:鎖定偵測器 300:頻率偵測器 304:偵測數控式振盪器反摺 308:偵測器 400:頻率偵測器 404:偵測數控式振盪器反摺 408:偵測器 410:加法器 412:正反器 414:或閘 500:頻率偵測器 504:偵測數控式振盪器反摺 508:偵測器 510:加法器 512:D型正反器 514:或閘 516:加法器 520:D型正反器 600:鎖相迴路 604:偵測數控式振盪器反摺 608:偵測器 610:加法器 612:D型正反器 614:或閘 616:加法器 620:D型正反器 624:加法器 628:D型正反器 632:相位調整器 700:鎖相迴路 704:偵測數控式振盪器反摺 708:偵測器 710:加法器 712:D型正反器 714:或閘 716:加法器 720:D型正反器 724:加法器 728:D型正反器 732:相位調整器 736:偵測數控式振盪器反摺 740:截留 744:1：1偵測器 748:平均電路 750:D型正反器 752:加法器 800:非同步取樣率轉換器 804:數位鎖相迴路 808:整數插值 812:分數插值 824:整數抽取 904:使用者 908:耳機麥克風 910:音訊輸入 912:音訊源 916:周遭噪音 1000:降躁耳機麥克風 1004:噪音拾取 1008:音訊插孔 1012:數位資料介面 1016:音訊編解碼器 1020:主動降噪（ANC）/訊號處理器 1030:驅動器 1100:音訊處理器 1104:數位麥克風輸入 1108:麥克風偏壓產生器 1112:電源管理器 1116:低壓差（LDO）調節器 1124:數位轉換器（ADC）輸入 1128:多工器 1136:I/O訊號路由 1140:鎖相迴路（PLL） 1144:時脈振盪器（CLK OSC） 1148:數位訊號處理器核心 1152:控制介面（CTRL I/F） 1156-1:序列I/O 1156-2:序列I/O 1160-1:邏輯區塊（ASRC） 1160-2:邏輯區塊（ASRC） 1164:數位至類比轉換器（DAC） 1170:放大器
本發明之內容將配合附圖於下文中詳細陳明。應知依據業界之標準實務，各項特徵並非按照比例繪製，且僅屬例示性質。圖中各項特徵之尺寸實則可能經過放大或縮小以利清晰顯示。 圖1係本發明所揭示鎖相迴路（phase-locked loop，PLL）之方塊圖。 圖2係本發明所揭示免濾波數位鎖相迴路（filterless digital phase-locked loop，DPLL）之方塊圖，圖中顯示取樣率轉換器之部分元件。 圖3係本發明所揭示頻率偵測器之方塊圖。 圖4係本發明所揭示頻率偵測器另一實施例之方塊圖。 圖5係本發明所揭示DPLL中部份元件之方塊圖。 圖6係本發明所揭示PLL之詳細方塊圖。 圖7係本發明所揭示PLL又一實施例之方塊圖。 圖8係本發明所揭示非同步取樣率轉換器（ASRC）之方塊圖。 圖9係依據本發明所繪示，使用者操作耳機麥克風之示意圖。 圖10係本發明所揭示降躁耳機麥克風之方塊圖。 圖11係本發明所揭示音訊處理器中部份元件之方塊圖。
100:鎖相迴路
104:相位偵測器
108:低通濾波器
116:壓控式振盪器
120:倍數器區塊

Claims (20)

  1. 一種可避免迴路頻寬取捨之數位鎖相迴路（DPLL）電路，該DPLL電路包含： 一頻率維度頻率偵測器，其具有一外部頻率輸入及一回授頻率輸入，該頻率維度頻率偵測器包括用於測量該外部頻率輸入與該回授頻率輸入間之一頻率差值並驅動一脈衝訊號的一電路系統，其中，若該頻率差值為正，則該脈衝訊號屬於一第一種類，而若該頻率差值為負，則屬於一第二種類；以及 一數控式振盪器（number-controlled oscillator，NCO），包括用於驅動一輸出時脈並響應該脈衝訊號而調整該輸出時脈之頻率的一電路系統，其中，該NCO之輸出提供該頻率維度頻率偵測器之該回授頻率輸入。
  2. 如請求項1之DPLL電路，其中，該頻率維度頻率偵測器包含一反摺偵測器，用於判斷一NCO計數器是否發生反摺。
  3. 如申請求項1之DPLL電路，其中，該第一種類為正且該第二種類為負。
  4. 如請求項1之DPLL電路，其中，該用於該測量差值之該電路系統包含一積分器，用於提供一增額控制器。
  5. 如請求項1之DPLL電路，更包含一相位調整NCO電路，用於對應該外部頻率輸入而調整該輸出時脈之相位。
  6. 如請求項5之DPLL電路，其中，該相位調整NCO係可將該輸出時脈調整至相對於該外部頻率輸入之180度。
  7. 如請求項1之DPLL電路，其中，該頻率維度頻率偵測器係可提供一可配置增益
    Figure 03_image065
    。
  8. 如請求項7之DPLL電路，其中，該頻率維度頻率偵測器在一初始化模式係以一增益
    Figure 03_image067
    運作，且更包含一1：1偵測電路，用於判斷該輸出時脈之頻率是否於n個週期中均符合該外部輸入之頻率，並用於將該增益降低至
    Figure 03_image069
    。
  9. 如請求項8之DPLL電路，更包含一平均濾波器，用於在
    Figure 03_image067
    與
    Figure 03_image069
    之間逐漸調整。
  10. 如請求項7之DPLL電路，更包含一鎖定偵測電路，用於判定該輸出時脈鎖定於該外部輸入。
  11. 如請求項7之DPLL電路，更包含一控制輸入，用於調整
    Figure 03_image065
    。
  12. 如請求項1之DPLL電路，更包含一位元選擇電路，用於提供該輸出時脈之一倍數或分數。
  13. 如請求項1之DPLL電路，更包含一重定時器，用於以一本地時脈頻率對該外部輸入進行取樣。
  14. 一種智慧財產（intellectual property，IP）區塊，其係包含請求項1之DPLL電路。
  15. 一種積體電路，其係包含請求項1之DPLL電路。
  16. 一種取樣率轉換器（SRC），用於將一外部訊號重整時脈為一本地時脈，包含： 一輸入埠，接收來自具有一第一時脈速度之一第一時脈的一輸入資料； 一訊號調節電路系統，自一具有一第二時脈速度之一第二時脈運作；以及 一相鎖迴路（PLL），包含： 一頻率偵測器，具有用於接收該第一時脈之一輸入埠及用於接收該第二時脈之一回授埠，該頻率偵測器係以一手段測量該第一時脈速度與該第二時脈速度間之一頻率差值並驅動一脈衝訊號，其中，若該頻率差值為正，則該脈衝訊號為正（「上」），若該頻率差值為負，則為負（「下」）；以及 一數控式振盪器（NCO）可該脈衝訊號而調整該第二時脈頻率，其中，該NCO之輸出提供該第二時脈。
  17. 如請求項16之SRC，其中，該SRC係一非同步SRC。
  18. 如請求項16之SRC，其中，該SRC係一雙向SRC。
  19. 一種音訊裝置，其係包含： 一音訊輸入，以一第一時脈速度接收一音訊資料； 一音訊處理器電路，用於提供經一處理之音訊資料，該音訊處理器電路包含一以一第二時脈速度操作之一訊號調節電路系統，以及一鎖相迴路（PLL），包含： 一頻率偵測器具有一針對該第一時脈速度進行取樣之一第一輸入及一針對該第二時脈速度進行取樣之一回授輸入，該頻率偵測器包括用於測量該第一時脈速度與該第二時脈速度間之一頻率差值並驅動一脈衝訊號的一電路系統，其中，若該頻率差值為正，則該脈衝訊號為正，而若該頻率差值為負則為負；以及 一數控式振盪器（NCO），用於響應該脈衝訊號而調整該第二時脈頻率，其中，該NCO之輸出係以該第二時脈速度操作；以及 一驅動器，用於驅動該經處理之音訊資料。
  20. 如請求項19之音訊裝置，其中，該音訊處理器電路包含主動降噪（ANC）。
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