TW202008550A - 半導體結構以及靜電防護裝置 - Google Patents

Abstract

一種半導體結構，包括：第一P型井、第一P型擴散區、第一N型井、第一N型擴散區、第二P型擴散區以及第一多晶矽層。第一P型擴散區設置於第一P型井之內，且耦接至第一電極。第一N型井與第一P型井相鄰。第一N型擴散區設置於第一N型井之內。第二P型擴散區設置於第一P型擴散區以及第一N型擴散區之間，且設置於第一N型井之內。第二P型擴散區以及第一N型擴散區係耦接至第二電極。第一多晶矽層設置於第一P型擴散區之上。

Description

半導體結構以及靜電防護裝置

本發明細有關於一種半導體結構，特別係有關於一種作為靜電防護裝置的半導體結構。

積體電路係可因各種不同的靜電放電事件而導致嚴重的損毀，一個主要的靜電放電機制係來自於人體，稱之為人體放電模式(Human Body Model,HBM)，人體於100毫微秒(nano-second)左右的時間內，產生數安培的尖端電流至積體電路而將電路燒毀。第二種靜電放電機制係來自於金屬物體，稱之為機器放電模式(Machine Model,MM)，其產生較人體放電模式更高上許多的上升時間以及電流位準。第三種靜電放電機制係為元件充電模式(Charged-Device Model,CDM)，其中積體電路本身累積電荷並在上升時間不到0.5毫微秒的時間內，放電至接地端。因此，我們需要有效的靜電保護裝置來保護積體電路免於靜電放電的危害。

有鑑於此，本發明提出一種半導體結構，包括：一第一P型井、一第一P型擴散區、一第一N型井、一第一N型擴散區、一第二P型擴散區以及一第一多晶矽層。上述第一P型擴散區設置於上述第一P型井之內，且耦接至一第一電極。 上述第一N型井與上述第一P型井相鄰。上述第一N型擴散區設置於上述第一N型井之內。上述第二P型擴散區設置於上述第一P型擴散區以及上述第一N型擴散區之間，且設置於上述第一N型井之內，其中上述第二P型擴散區以及上述第一N型擴散區係耦接至一第二電極。上述第一多晶矽層設置於上述第一P型擴散區之上。

根據本發明之一實施例，半導體結構更包括：一磊晶層、一第二P型井以及一第二N型井。上述第二P型井設置於上述磊晶層之上，其中上述第一P型井係設置於上述第一P型井之內。上述第二N型井設置於上述磊晶層之上且與上述第二P型井相鄰，其中上述第一N型井係設置於上述第二N型井之內，其中上述磊晶層係為N型。

根據本發明之一實施例，上述第一多晶矽層係耦接至上述第一電極。

根據本發明之另一實施例，上述第一多晶矽層係為浮接。

根據本發明之一實施例，半導體結構更包括：一第一氧化保護層以及一淺溝渠隔離區。上述第一氧化保護層，形成於上述第二P型擴散區之上且與上述第一多晶矽層相鄰，其中上述氧化防護層與上述第一多晶矽層具有一第一間距。上述淺溝渠隔離區形成於上述第一P型擴散區以及上述第二P型擴散區之間。

根據本發明之一實施例，上述第一P型擴散區以及上述淺溝渠隔離區具有一第二間距，上述第二型擴散區係直接 耦接至上述淺溝渠隔離區。

根據本發明之另一實施例，上述第一多晶矽層係設置於上述第一P型擴散區以及上述第二P型擴散區之上。

根據本發明之一實施例，半導體結構更包括一第二多晶矽層。上述第二多晶矽層設置於上述第二P型擴散區以及上述第一N型擴散區之上，其中上述第二多晶矽層係為浮接。

本發明更提出一種靜電防護裝置，用以將一第一電極之靜電電荷放電至一第二電極，包括：一第一P型井、一第一P型擴散區、一第一N型井、一第一N型擴散區、一第二P型擴散區以及一第一多晶矽層。上述第一P型擴散區設置於上述第一P型井之內，且耦接至上述第一電極。上述第一N型井與上述第一P型井相鄰。上述第一N型擴散區設置於上述第一N型井之內。上述第二P型擴散區設置於上述第一P型擴散區以及上述第一N型擴散區之間，且設置於上述第一N型井之內，其中上述第二P型擴散區以及上述第一N型擴散區係耦接至上述第二電極。上述第一多晶矽層設置於上述第一P型擴散區之上。

根據本發明之一實施例，上述第一多晶矽層係耦接至上述第一電極。

根據本發明之另一實施例，上述第一多晶矽層係為浮接。

根據本發明之一實施例，靜電防護裝置更包括：一第一氧化保護層以及一淺溝渠隔離區。上述第一氧化保護層形成於上述第二P型擴散區之上且與上述第一多晶矽層相鄰，其中上述氧化防護層與上述第一多晶矽層具有一第一間距。上 述淺溝渠隔離區形成於上述第一P型擴散區以及上述第二P型擴散區之間。

根據本發明之一實施例，上述第一P型擴散區以及上述淺溝渠隔離區具有一第二間距，上述第二型擴散區係直接耦接至上述淺溝渠隔離區。

根據本發明之另一實施例，上述第一多晶矽層係設置於上述第一P型擴散區以及上述第二P型擴散區之上。

根據本發明之一實施例，靜電防護裝置更包括：一第二多晶矽層。上述第二多晶矽層設置於上述第二P型擴散區以及上述第一N型擴散區之上，其中上述第二多晶矽層係為浮接。

100、200、300、400、500‧‧‧半導體結構

600、700、800、900、1000‧‧‧半導體結構

110‧‧‧第一P型擴散區

120‧‧‧第二P型擴散區

130‧‧‧第一N型擴散區

141、541、641、741、841、941、1043‧‧‧第一多晶矽層

142‧‧‧氧化保護層

151‧‧‧第一電極

152‧‧‧第二電極

160‧‧‧淺溝渠隔離區

943、1043‧‧‧第二多晶矽層

PW1‧‧‧第一P型井

PW2‧‧‧第二P型井

NW1‧‧‧第一N型井

NW2‧‧‧第二N型井

EPI‧‧‧磊晶層

S1‧‧‧第一間距

S2‧‧‧第二間距

第1圖係顯示根據本發明之一實施例所述之半導體結構之剖面圖；第2圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第3圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第4圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第5圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第6圖係顯示根據本發明知另一實施利所述之半導體結構 之剖面圖；第7圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第8圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；第9圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖；以及第10圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。

以下針對本揭露一些實施例之元件基底、半導體裝置及半導體裝置之製造方法作詳細說明。應了解的是，以下之敘述提供許多不同的實施例或例子，用以實施本揭露一些實施例之不同樣態。以下所述特定的元件及排列方式僅為簡單清楚描述本揭露一些實施例。當然，這些僅用以舉例而非本揭露之限定。此外，在不同實施例中可能使用重複的標號或標示。這些重複僅為了簡單清楚地敘述本揭露一些實施例，不代表所討論之不同實施例及/或結構之間具有任何關連性。再者，當述及一第一材料層位於一第二材料層上或之上時，包括第一材料層與第二材料層直接接觸之情形。或者，亦可能間隔有一或更多其它材料層之情形，在此情形中，第一材料層與第二材料層之間可能不直接接觸。

此外，實施例中可能使用相對性的用語，例如「較低」或「底部」及「較高」或「頂部」，以描述圖式的一個元 件對於另一元件的相對關係。能理解的是，如果將圖式的裝置翻轉使其上下顛倒，則所敘述在「較低」側的元件將會成為在「較高」側的元件。

在此，「約」、「大約」、「大抵」之用語通常表示在一給定值或範圍的20%之內，較佳是10%之內，且更佳是5%之內，或3%之內，或2%之內，或1%之內，或0.5%之內。在此給定的數量為大約的數量，亦即在沒有特定說明「約」、「大約」、「大抵」的情況下，仍可隱含「約」、「大約」、「大抵」之含義。

能理解的是，雖然在此可使用用語「第一」、「第二」、「第三」等來敘述各種元件、組成成分、區域、層、及/或部分，這些元件、組成成分、區域、層、及/或部分不應被這些用語限定，且這些用語僅是用來區別不同的元件、組成成分、區域、層、及/或部分。因此，以下討論的一第一元件、組成成分、區域、層、及/或部分可在不偏離本揭露一些實施例之教示的情況下被稱為一第二元件、組成成分、區域、層、及/或部分。

除非另外定義，在此使用的全部用語(包括技術及科學用語)具有與此篇揭露所屬之一般技藝者所通常理解的相同涵義。能理解的是，這些用語，例如在通常使用的字典中定義的用語，應被解讀成具有與相關技術及本揭露的背景或上下文一致的意思，而不應以一理想化或過度正式的方式解讀，除非在本揭露實施例有特別定義。

本揭露一些實施例可配合圖式一併理解，本揭露實施例之圖式亦被視為本揭露實施例說明之一部分。需了解的 是，本揭露實施例之圖式並未以實際裝置及元件之比例繪示。在圖式中可能誇大實施例的形狀與厚度以便清楚表現出本揭露實施例之特徵。此外，圖式中之結構及裝置係以示意之方式繪示，以便清楚表現出本揭露實施例之特徵。

在本揭露一些實施例中，相對性的用語例如「下」、「上」、「水平」、「垂直」、「之下」、「之上」、「頂部」、「底部」等等應被理解為該段以及相關圖式中所繪示的方位。此相對性的用語僅是為了方便說明之用，其並不代表其所敘述之裝置需以特定方位來製造或運作。而關於接合、連接之用語例如「連接」、「互連」等，除非特別定義，否則可指兩個結構係直接接觸，或者亦可指兩個結構並非直接接觸，其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動，或者兩個結構都固定之情況。

本發明的實施例係揭露半導體裝置之實施例，且上述實施例可被包含於例如微處理器、記憶元件及/或其他元件之積體電路(integrated circuit,IC)中。上述積體電路也可包含不同的被動和主動微電子元件，例如薄膜電阻器(thin-film resistor)、其他類型電容器例如，金屬-絕緣體-金屬電容(metal-insulator-metal capacitor,MIMCAP)、電感、二極體、金屬氧化物半導體場效電晶體(Metal-Oxide-Semiconductor field-effect transistors,MOSFETs)、互補式MOS電晶體、雙載子接面電晶體(bipolar junction transistors,BJTs)、橫向擴散型MOS電晶體、高功率MOS電晶體或其他類型的電晶體。在本發明所屬技術領域中具有通常知識者可以了解也可將半導體裝 置使用於包含其他類型的半導體元件於積體電路之中。

第1圖係顯示根據本發明之一實施例所述之半導體結構之剖面圖。如第1圖所示，半導體結構100包括第一P型井PW1以及第一N型井NW1。第一P型擴散區110係設置於第一P型井PW1之內，第二P型擴散區120以及第一N型擴散區130係設置於第一N型井NW1之內。

根據本發明之一實施例，半導體結構100更包括第一多晶矽層141以及氧化保護層142。如第1圖所示，第一多晶矽層141係形成於第一P型擴散區110之上，氧化保護層142係形成於第二P型擴散區120以及第一N型擴散區130之上，其中第一多晶矽層141以及氧化保護層142之間具有第一間距S1。

根據本發明之一實施例，如第1圖所示，第一多晶矽層141係耦接至第一電極151。根據本發明之一實施例，第一N型井NW1係環繞第一P型井PW1，因此在第1圖之剖面圖中，第一N型井NW1係顯示為位於第一P型井PW1之兩側。

如第1圖所示，第一P型擴散區110係耦接至第一電極151，第二P型擴散區120以及第一N型擴散區130係耦接至第二電極152。根據本發明之一實施例，第一電極151以及第二電極152係皆為金屬層。

如第1圖所示，淺溝渠隔離區(Shallow Trench Isolation,STI)160係設置於第一P型擴散層110、第二P型擴散層120以及第一N型擴散層130之間，用以將第一P型擴散層110、第二P型擴散層120以及第一N型擴散層130相互電性分離。

根據本發明之一實施例，第一P型擴散區110、第 一N型擴散區130以及第二P型擴散區120係形成PNP電晶體，其中第一P型擴散區110係為集極(collector)，第一N型擴散區130係為基極(base)，第二P型擴散區130係為射級(emitter)。

根據本發明之一實施例，第1圖所示之半導體結構100係為靜電防護裝置。根據本發明之一實施例，第一電極151係耦接至供應電壓焊墊(pad)，第二電極152係耦接至接地端，其中半導體結構100用以將供應電壓焊墊所累積之靜電電荷排除至接地端。

根據本發明之另一實施例，第一電極151係耦接至輸出輸入焊墊，第二電極152係耦接至接地端，其中半導體結構100係用以將輸出輸入焊墊所累積之靜電電荷排除至接地端。

根據本發明之一實施例，第一多晶矽層141可用以產生第一P型擴散區110內之游離電子電動對，進而增加靜電防護之機器放電模式(machine model,MM)之保護能力。根據本發明之一實施例，半導體結構100之機器放電模式之保護能力可達550V。

第2圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。與第1圖相比，第2圖之半導體結構200更包括第二P型井PW2、第二N型井NW2以及磊晶層EPI。第一P型井PW1係形成於第二P型井PW2之內，第一N型井NW1係形成於第二N型井NW2之內。第二P型井PW2以及第二N型井NW2係形成於磊晶層EPI之上。根據本發明之一實施例，磊晶層EPI係為N型。根據本發明之一實施例，第二P型井PW2、第二N型 井NW2以及磊晶層EPI有助於降低靜電放電通過路徑之阻抗，進而有效提高靜電防護之機器放電模式(machine model,MM)之保護能力。

第3圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。將第3圖之半導體結構300與第1圖之半導體結構100相比，第一P型擴散區110係與淺溝渠隔離區160具有第二間距S2，用以增加第一P型擴散區110以及第二P型擴散區120之距離以及阻抗，以利提高靜電防護之機器放電模式(machine model,MM)之保護能力。

第4圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。將第4圖之半導體結構400與第2圖相比，第4圖之半導體結構400第一P型擴散區110係與淺溝渠隔離區160具有第二間距S2，用以增加第一P型擴散區110以及第二P型擴散區120之距離，以利提高靜電防護之機器放電模式(machine model,MM)之保護能力。

第5圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。將第5圖之半導體結構500與第1圖之半導體結構100相比，半導體結構500包括第一多晶矽層541，其中第一多晶矽層541係形成於第一P型擴散區110之上。如第5圖所示，第一多晶矽層541並未電性耦接至第一電極151。換句話說，第一多晶矽層541係為浮接狀態。

第6圖係顯示根據本發明知另一實施利所述之半導體結構之剖面圖。將第6圖之半導體結構600與第2圖之半討體結構200相比，半導體結構600包括第一多晶矽層641，其中 第一多晶矽層641並未電性耦接至第一電極151。換句話說，第一多晶矽層641係為浮接狀態。

第7圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。將第7圖之半導體結構700與第1圖之半導體結構100相比，半導體結構700包括第一多晶矽層741。如第7圖所示，第一多晶矽層741係形成於第一P型擴散層110以及第二P型擴散層120之上自第一P型擴散層110延伸至第二P型擴散層120，並且第一多晶矽層741係為浮接狀態。

根據本發明之一實施例，由於第一多晶矽層741係由第一P型擴散層110延伸至第二P型擴散層120，即可省略第1圖所示之第一間距S1，進而降低半導體結構700所佔之電路面積，進而節省製造成本。根據本發明之另一實施例，第一多晶矽層741亦可如第1圖所示，耦接至第一電極151，在此不再重複贅述。

第8圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。將第8圖之半導體結構800與第2圖之半導體結構200相比，半導體結構800包括第一多晶矽層841。如第8圖所示，第一多晶矽層841係形成於第一P型擴散層110以及第二P型擴散層120之上自第一P型擴散層110延伸至第二P型擴散層120，並且第一多晶矽層841係為浮接狀態。

根據本發明之一實施例，由於第一多晶矽層841係由第一P型擴散層110延伸至第二P型擴散層120，第2圖所示之第一間距S1即可省略，相較於第2圖所示之半導體結構200，半導體結構800所佔之電路面積較小，進而節省製造成本。根據 本發明之另一實施例，第一多晶矽層841亦可如第2圖所示，耦接至第一電極151，在此不再重複贅述。

第9圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。將第9圖之半導體結構900與第7圖之半導體結構700相比，半導體結構900包括第一多晶矽層941以及第二多晶矽層943，其中半導體結構700之氧化保護層142係由第二多晶矽層943所取代。

如第9圖所示，第一多晶矽層941同樣形成於第一P型擴散層110以及第二P型擴散層120之上自第一P型擴散層110延伸至第二P型擴散層120，第二多晶矽層943係形成於第二P型擴散層120以及第一N型擴散層130之上。

根據本發明之一實施例，由於第7圖之半導體結構700之氧化保護層142由第二多晶矽層943取代，使得第一P型擴散層110、第二P型擴散層120以及第一N型擴散層130之上皆為多晶矽層，因而可省下氧化保護層之光罩的製造成本。

根據本發明之一實施例，第一多晶矽層941係為浮接狀態。根據本發明之另一實施例，第一多晶矽層941亦可耦接至第一電極151。根據本發明之一實施例，第二多晶矽層943係為浮接狀態。根據本發明之另一實施例，第二多晶矽層943亦可耦接至第二電極152。

第10圖係顯示根據本發明之另一實施例所述之半導體結構之剖面圖。將第10圖之半導體結構1000與第8圖之半導體結構800相比，半導體結構1000包括第一多晶矽層1041以及第二多晶矽層1043，其中半導體結構800之氧化保護層142係 由第二多晶矽層1043所取代。

根據本發明之一實施例，由於第8圖之半導體結構800之氧化保護層142由第二多晶矽層1043取代，使得第一P型擴散層110、第二P型擴散層120以及第一N型擴散層130之上皆為多晶矽層，因而可省下氧化保護層之光罩的製造成本。

根據本發明之一實施例，第一多晶矽層1041係為浮接狀態。根據本發明之另一實施例，第一多晶矽層1041亦可耦接至第一電極151。根據本發明之一實施例，第二多晶矽層1043係為浮接狀態。根據本發明之另一實施例，第二多晶矽層1043亦可耦接至第二電極152。

本發明係提出靜電防護裝置之半導體結構，用以有效的提昇靜電防護之機器放電模式之保護能力。根據本發明之許多實施例，機器放電模式之保護能力最高可達550V。

雖然本揭露的實施例及其優點已揭露如上，但應該瞭解的是，任何所屬技術領域中具有通常知識者，在不脫離本揭露之精神和範圍內，當可作更動、替代與潤飾。此外，本揭露之保護範圍並未侷限於說明書內所述特定實施例中的製程、機器、製造、物質組成、裝置、方法及步驟，任何所屬技術領域中具有通常知識者可從本揭露一些實施例之揭示內容中理解現行或未來所發展出的製程、機器、製造、物質組成、裝置、方法及步驟，只要可以在此處所述實施例中實施大抵相同功能或獲得大抵相同結果皆可根據本揭露一些實施例使用。因此，本揭露之保護範圍包括上述製程、機器、製造、物質組成、裝置、方法及步驟。另外，每一申請專利範圍構成個 別的實施例，且本揭露之保護範圍也包括各個申請專利範圍及實施例的組合。

100‧‧‧半導體結構

110‧‧‧第一P型擴散區

120‧‧‧第二P型擴散區

130‧‧‧第一N型擴散區

141‧‧‧第一多晶矽層

142‧‧‧氧化保護層

151‧‧‧第一電極

152‧‧‧第二電極

160‧‧‧淺溝渠隔離區

PW1‧‧‧第一P型井

NW1‧‧‧第一N型井

S1‧‧‧第一間距

Claims (15)

1. 一種半導體結構，包括：一第一P型井；一第一P型擴散區，設置於上述第一P型井之內，且耦接至一第一電極；一第一N型井，與上述第一P型井相鄰；一第一N型擴散區，設置於上述第一N型井之內；一第二P型擴散區，設置於上述第一P型擴散區以及上述第一N型擴散區之間，且設置於上述第一N型井之內，其中上述第二P型擴散區以及上述第一N型擴散區係耦接至一第二電極；以及一第一多晶矽層，設置於上述第一P型擴散區之上。
2. 如申請專利範圍第1項所述之半導體結構，更包括：一磊晶層；一第二P型井，設置於上述磊晶層之上，其中上述第一P型井係設置於上述第一P型井之內；以及一第二N型井，設置於上述磊晶層之上且與上述第二P型井相鄰，其中上述第一N型井係設置於上述第二N型井之內，其中上述磊晶層係為N型。
3. 如申請專利範圍第1項所述之半導體結構，其中上述第一多晶矽層係耦接至上述第一電極。
4. 如申請專利範圍第1項所述之半導體結構，其中上述第一多晶矽層係為浮接。
5. 如申請專利範圍第1項所述之半導體結構，更包括： 一第一氧化保護層，形成於上述第二P型擴散區之上且與上述第一多晶矽層相鄰，其中上述氧化防護層與上述第一多晶矽層具有一第一間距；以及一淺溝渠隔離區，形成於上述第一P型擴散區以及上述第二P型擴散區之間。
6. 如申請專利範圍第5項所述之半導體結構，其中上述第一P型擴散區以及上述淺溝渠隔離區具有一第二間距，上述第二型擴散區係直接耦接至上述淺溝渠隔離區。
7. 如申請專利範圍第1項所述之半導體結構，其中上述第一多晶矽層係設置於上述第一P型擴散區以及上述第二P型擴散區之上。
8. 如申請專利範圍第1項所述之半導體結構，更包括：一第二多晶矽層，設置於上述第二P型擴散區以及上述第一N型擴散區之上，其中上述第二多晶矽層係為浮接。
9. 一種靜電防護裝置，用以將一第一電極之靜電電荷放電至一第二電極，包括：一第一P型井；一第一P型擴散區，設置於上述第一P型井之內，且耦接至上述第一電極；一第一N型井，與上述第一P型井相鄰；一第一N型擴散區，設置於上述第一N型井之內；一第二P型擴散區，設置於上述第一P型擴散區以及上述第一N型擴散區之間，且設置於上述第一N型井之內，其 中上述第二P型擴散區以及上述第一N型擴散區係耦接至上述第二電極；以及一第一多晶矽層，設置於上述第一P型擴散區之上。
10. 如申請專利範圍第9項所述之靜電防護裝置，其中上述第一多晶矽層係耦接至上述第一電極。
11. 如申請專利範圍第9項所述之靜電防護裝置，其中上述第一多晶矽層係為浮接。
12. 如申請專利範圍第9項所述之靜電防護裝置，更包括：一第一氧化保護層，形成於上述第二P型擴散區之上且與上述第一多晶矽層相鄰，其中上述氧化防護層與上述第一多晶矽層具有一第一間距；以及一淺溝渠隔離區，形成於上述第一P型擴散區以及上述第二P型擴散區之間。
13. 如申請專利範圍第12項所述之靜電防護裝置，其中上述第一P型擴散區以及上述淺溝渠隔離區具有一第二間距，上述第二型擴散區係直接耦接至上述淺溝渠隔離區。
14. 如申請專利範圍第9項所述之靜電防護裝置，其中上述第一多晶矽層係設置於上述第一P型擴散區以及上述第二P型擴散區之上。
15. 如申請專利範圍第9項所述之靜電防護裝置，更包括：一第二多晶矽層，設置於上述第二P型擴散區以及上述第一N型擴散區之上，其中上述第二多晶矽層係為浮接。

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