TW201919295A - 高壓靜電保護電路及其低壓基極觸發靜電電流放電電路 - Google Patents

Abstract

本發明係一種高壓靜電保護電路及其低壓基極觸發靜電電流放電電路，該低壓基極觸發靜電電流放電電路係由複數低壓基板隔離型電晶體串接而成，其加總後崩潰電壓即可適用於高壓系統電源；各低壓基板隔離型電晶體的基極係與該高壓靜電保護電路的一開關電路連接，而不與一基板連接，以改善觸發效率；又各低壓基板隔離型電晶體的汲極係與一閘極的閘極絕緣層側壁保持一間隔，以提高靜電放電耐受度；當靜電發生時，該開關電路觸發各低壓基板隔離型電晶體導通，順利排除靜電電流。

Description

高壓靜電保護電路及其低壓基極觸發靜電電流放電電路

本發明係關於一種高壓靜電保護電路，尤指一種具低壓基極觸發靜電電流放電電路之高壓靜電保護電路。

在使用高壓電壓源的積體電路中，通常會於該積體電路的輸出、入端設計有一高壓靜電保護電路，防止靜電透過輸出、入端放電至該積體電路的內部，造成電路損壞。

請參閱圖7所示，為一常見的高壓靜電保護電路，其包含有一靜電檢測電路50及一高壓的閘極觸發型電晶體60，該閘極觸發型電晶體60係與該靜電檢測電路50並聯，且連接於該高壓電壓源之高、低電壓端HV_VCC、HV_VSS之間；當靜電發生時，由該靜電檢測電路50首先檢知，並透過閘極G觸發該閘極觸發型電晶體60導通，令靜電電流經由該導通的閘極觸發型電晶體60排除。然而，該高壓的閘極觸發型電晶體60本身為高壓MOS元件，故其觸發電壓較高，不易保護內部高壓電路元件，再加上其內阻較高，使得導通後，靜電電流排除速度慢，而有必要進一步改良之。

有鑑於前揭積體電路使用的高壓靜電保護電路的缺點，本發明主要目的係提供一種高壓靜電保護電路及其低壓基極觸發靜電電流放電電路。

欲達上述目的所使用的主要技術手段係令高壓靜電保護電路包含有： 一靜電檢知電路； 一低壓基極觸發靜電電流放電電路，係並聯該靜電檢知電路，且由複數低壓基板隔離型電晶體串接而成；其中各該低壓基板隔離型電晶體的基極不與一基板連接，而該低壓基極觸發靜電電流放電電路的一崩潰電壓為該些低壓基板隔離型電晶體之崩潰電壓的加總；其中各該低壓基板隔離型電晶體係於一基板上形成有一閘極、一汲極摻雜區及一源極摻雜區；其中該閘極包含有一閘極絕緣層側壁，而該汲極摻雜區及該源極摻雜區分別位在該閘極二側，且該汲極摻雜區距該閘極最近的一側至該閘極的閘極絕緣層側壁之間保持一間隔；以及 一開關電路，係包含有複數半導體開關元件，係分別連接於該靜電檢知電路及其對應低壓基板隔離型電晶體之間，受該靜電檢知電路觸發而觸發其對應低壓基板隔離型電晶體導通；其中各該半導體開關元件的基極連接至該基板。

上述本發明高壓靜電保護電路係主要使用低壓基板隔離型電晶體作靜電電流放電路徑，由於各低壓基板隔離型電晶體的崩潰電壓無法適用於高壓系統電源中，故將複數低壓基板隔離型電晶體(例如5V ISO-GRNMOS)予以串連，以構成低壓基極觸發靜電電流放電電路，其崩潰電壓為該些低壓基板隔離型電晶體之崩潰電壓的加總，而可適用於高壓系統電源；然而，為避免各低壓基板隔離型電晶體的汲極對基板的耐壓不足與來自基板的雜訊干擾而誤觸發，其基極不直接與基板連接，但與該開關電路連接；如此，當該靜電檢知電路檢知靜電發生，即可透過觸發該開關電路一併觸發各低壓基板隔離型電晶體導通，順利排除靜電電流；再者，由於各低壓基板隔離型電晶體的汲極摻雜區係與一閘極的閘極絕緣層側壁保持一間隔，其高靜電放電耐受度亦可相對提高。

再者，本發明為達成上述目的所使用的主要技術手段係令該低壓基極觸發靜電電流放電電路包含有：複數相互串接的低壓基板隔離型電晶體；其中各該低壓基板隔離型電晶體的基極不與一基板連接，而該低壓基極觸發靜電電流放電電路的一崩潰電壓為該些低壓基板隔離型電晶體之崩潰電壓的加總；其中：各該低壓基板隔離型電晶體係於一基板上形成有一閘極、一汲極摻雜區及一源極摻雜區；其中該閘極包含有一閘極絕緣層側壁，而該汲極摻雜區及該源極摻雜區分別位在該閘極二側，且該汲極摻雜區距該閘極最近的一側至該閘極的閘極絕緣層側壁之間保持一間隔。

由上述說明可知，本發明的低壓基極觸發靜電電流放電電路為可適用於高壓系統電源中，故將複數低壓基板隔離型電晶體(例如5V ISO-GRNMOS)予以串連，以構成低壓基極觸發靜電電流放電電路，其崩潰電壓為該些低壓基板隔離型電晶體之崩潰電壓的加總；又為避免各低壓基板隔離型電晶體的汲極對基板的耐壓不足與來自基板的雜訊干擾而誤觸發，其基極不直接與基板連接，並令各低壓基板隔離型電晶體的汲極摻雜區係與一閘極的閘極絕緣層側壁保持一間隔，以提高其高靜電放電耐受度。

本發明係針對高壓靜電保護電路進行改良，以下配合圖式詳細說明本發明高壓靜電保護電路的電路特徵及功效。

首先請參閱圖1所示，本發明的一高壓靜電保護電路的第一較佳實施例，其包含有一靜電檢知電路10、一低壓基極觸發靜電電流放電電路20及一開關電路30；其中該低壓基極觸發靜電電流放電電路20係並聯於該靜電檢知電路10，該開關電路30係連接於該靜電檢知電路10及該低壓基極觸發靜電電流放電電路20之間。

於本實施例，如圖1所示，靜電檢知電路10係包含有一電阻R1、一電容C及一反相器11；其中該電阻R1及電容C相串接，而該反相器11再與串連的電阻R1及電容C並聯，且該反相器11的一輸入端I/P係連接至該電阻R1及電容C的串接節點N1，而其一輸出端O/P則連接至該開關電路30。

於本實施例，如圖1所示，該電容C係為一第一高壓PMOS電晶體，其閘極G係與一高壓系統電源的低電位端HV_VSS連接；而該反相器11係包含有一第二高壓PMOS電晶體111及一第二高壓NMOS電晶體112，該第二高壓PMOS電晶體111的源極S係與該高壓系統電源的高電位端HV_VCC連接，而該第二高壓NMOS電晶體112的源極S係供該高壓系統電源的低電位端HV_VSS連接，又其閘極G係連接至該第二高壓PMOS元件111的閘極G，並與該反相器11的輸入端I/P連接，又該第二高壓NMOS元件112的汲極D連接至第二高壓PMOS元件的汲極D，並與該反相器11的輸出端O/P連接。

如圖1所示，於本實施例，該低壓基極觸發靜電電流放電電路20係包含有複數低壓基板隔離型電晶體21，且該些低壓基板隔離型電晶體21相互串接；其中各該低壓基板隔離型電晶體21的基極B不與一基板連接，而與該開關電路30連接。由於該低壓基極觸發靜電電流放電電路20係由該些低壓基板隔離型電晶體21相互串接所構成，故其崩潰電壓即為該些串接之低壓基板隔離型電晶體21之崩潰電壓的加總，而可依據所使用高壓系統電源的電壓範圍，決定該該低壓基極觸發靜電電流放電電路20的崩潰電壓，並由此一崩潰電壓決定串接低壓基板隔離型電晶體21的數量；換言之，串接不同數量即可決定該低壓基極觸發靜電電流放電電路20的觸發電壓V_t 及崩潰電壓V_B ，如下表數例所示，其中數據係為該低壓基板隔離型電晶體選用5V隔離型閘極電阻接地NMOS電晶體(Ioslated-Gate Resistance NMOS；ISO-GRNMOS)的電壓數據。

於本實施例，再配合圖2所示，各該低壓基板隔離型電晶體21係為一低壓NMOS電晶體，各該低壓NMOS電晶體的半導體結構211係形成於一P型基板212中，該P型基板212係對應各該低壓NMOS電晶體的一元件區域內先形成有一N型深阱213(DEEP N-WELL)，再於該N型深阱213中形成有一P型阱214(P-WELL)；該各該低壓NMOS電晶體的一汲極摻雜區215、一源極摻雜區216及一基極摻雜區217則分別形成於該P型阱214中；又各該低壓NMOS電晶體的該閘極G係形成於P型阱214上，並位於該汲極摻雜區215及該源極摻雜區216之間；其中該汲極摻雜區215及該源極摻雜區216係分別位於與該閘極G的二側，且該汲極摻雜區215距該閘極G最近的一側至該閘極G的閘極絕緣層側壁218之間保持一間隔d；此外，該源極摻雜區216距該閘極G最近的一側至該閘極G的閘極絕緣層側壁218之間亦可保持一間隔d；該基極摻雜區217則形成於該源極摻雜區216的另一側，以提升觸發效率。又，於低壓基板隔離型電晶體21的半導體結構211中，其汲極摻雜區215與及源極摻雜區216分別上形成有一金屬矽化物215a、216a，且該汲極摻雜區215上的金屬矽化物215a不全面覆蓋該汲極摻雜區215，而僅部分覆蓋該汲極摻雜區215。

因此，各該低壓基板隔離型電晶體21的半導體結構211係形成於該P型基板212的P型阱214中，且該P型阱214係由該N型深阱213包圍，而與該P型基板212隔離，故各該低壓NMOS電晶體21的基極B不與該基板212連接，有效提高該低壓NMOS電晶體的耐壓以及阻隔來自該基板212的干擾，避免誤觸發；又各該低壓NMOS電晶體的汲極摻雜區215及源極摻雜區216分別位在該閘極G的二側，且分別與最近的該閘極G閘極絕緣層側壁218保持一定間隔d，藉由汲極D拉開與該閘極G之多晶矽層的距離，或汲極D及源極S與分別拉開與該閘極G之多晶矽層的距離，來提高靜電放電耐受度。

又各該低壓NMOS電晶體的閘極G與其源極S連接，其基極B係連接至該開關電路30，其汲極D係連接至前一級低壓基板隔離型電晶體21的源極S，除了該低壓基極觸發靜電電流放電電路20的第一級低壓NMOS電晶體21的汲極D係連接至該高壓系統電源的高壓端HV_VCC，以及最後一級低壓NMOS電晶體21的源極S連接至該高壓系統電源的低壓端HV_VSS。再者，各該低壓NMOS電晶體的閘極G與該源極S之間可進一步連接有一電阻R2。

於本實施例，如圖1所示，該開關電路30係包含有複數半導體開關元件31，各半導體開關元件31係連接於該靜電檢知電路10及對應低壓基板隔離型電晶體21，並受該靜電檢知電路10觸發而觸發其對應低壓基板隔離型電晶體21導通。各該半導體開關元件31係為一第一高壓NMOS電晶體，以連接至該第一級低壓NMOS電晶體21的第一顆半導體開關元件31為例，如圖3所示，其半導體結構311係成形於該P型基板212中，令其基極B_H 直接連接至該基板212，其汲極D_H 形成於一輕摻雜區域NDD中，且該汲極D_H 係與閘極G_H 一同連接至該靜電檢知電路10的輸出端O/P，其源極S_H 則連接至其對應低壓NMOS電晶體的基極B。

以上為本發明高壓靜電防護電路的第一較佳實施例的電路圖說明，以下謹進一步說明該高壓靜電防護電路的電路動作。

如圖1所示，當靜電發生時，作為電容C的第一高壓PMOS元件視為短路，將該反相器11的輸入端I/P電壓拉低至該高壓系統電源的低電位HV_VSS；此時，該第二高壓PMOS電晶體111導通，而該第二高壓NMOS電晶體112不導通，故該反相器11的輸出端O/P電壓會拉升至該高壓系統電源的高電位HV_VCC，如此使得該開關電路30的各該第一高壓NMOS電晶體導通，各導通的第一高壓NMOS電晶體會觸發其對應的低壓NMOS電晶體21的基極B，使所有的低壓NMOS電晶體21導通；如此，該低壓基極觸發靜電電流放電電路20即構成一靜電放電電流路俓，順利將靜電電流排除。

請參閱圖4所示，係為本發明之一高壓靜電保護電路的第二較佳實施例，其與第一較佳實施例大致相同，均同樣包含有一靜電檢知電路10、一低壓基極觸發靜電電流放電電路20’及一開關電路30；惟該低壓基極觸發靜電電流放電電路20’係包含有複數低壓基板隔離型電晶體21’，且該些低壓基板隔離型電晶體21’相互串接；各該低壓基板隔離型電晶體21’可為一低壓NMOS電晶體。再配合圖5A及圖5B所示各該低壓NMOS電晶體的半導體結構211’係形成於一P型基板221中，該P型基板221對應各該低壓NMOS電晶體的元件區域內先形成有一N型埋入層222(N+ Buried Layer；NBL)，再於該N型埋入層222上再形成有一高壓P型阱223，最後於該高壓P型阱223中形成有一P型阱224；其中該N型埋入層222上方與該高壓P型阱223的外側形成有一高壓N型阱225；該各該低壓NMOS電晶體的一汲極摻雜區215、一源極摻雜區216及一基極摻雜區217係分別形成於該P型阱224中；又各該低壓NMOS電晶體的該閘極G係形成於P型阱224上，並位於該汲極摻雜區215及該源極摻雜區216之間；其中該汲極摻雜區215及該源極摻雜區216係分別位於與該閘極G的二側，該汲極摻雜區215距該閘極G最近的一側至該閘極G的閘極絕緣層側壁218之間保持一間隔d；此外，該源極摻雜區216距該閘極最近的一側至該閘極G的閘極絕緣層側壁218之間亦可保持一間隔d；該基極摻雜區217係形成於該源極摻雜區216的一側，以提升觸發效率。又，於本實施例的各半導體結構211’中，其汲極摻雜區215與及源極摻雜區216分別上形成有一金屬矽化物215a、216a，且該汲極摻雜區215上的金屬矽化物215a不全面覆蓋該汲極摻雜區215，而僅部分覆蓋該汲極摻雜區215。

因此，各該低壓基板隔離型電晶體21’的半導體結構211係形成於該P型基板221的P型阱224中，且該P型阱224係由該高壓P型阱223、高壓N型阱225及該N型埋入層222所包圍，而與該P型基板221隔離，故各該低壓NMOS電晶體21’的基極B同樣不與該基板221連接，有效提高該低壓NMOS電晶體的耐壓以及阻隔來自該基板221的干擾；又各該低壓NMOS電晶體的汲極摻雜區215及源極摻雜區216分別位在該閘極G的二側，且分別與最近的該閘極G閘極絕緣層側壁218保持一定間隔d，藉由汲極D拉開與該閘極G之多晶矽層的距離，或汲極D及源極S分別與拉開與該閘極G之多晶矽層的距離，來提高靜電放電耐受度。

除了第一級低壓NMOS電晶體21’的汲極D係連接至該高壓系統電源的高壓端HV_VCC，以及最後一級低壓NMOS電晶體21’的源極S連接至該高壓系統電源的低壓端HV_VSS之外，各該低壓NMOS電晶體的閘極G與其源極S及基極B連接，該基極B係進一步連接至該開關電路30，其汲極D係連接至前一級低壓基板隔離型電晶體21’的源極S。又，該高壓N型阱225形成有一N型摻雜區225a，與該高壓P型阱223之間形成有一絕緣層225b，各該低壓NMOS電晶體21’的汲極D係進一步連接至該N型摻雜區225a。再者，各該低壓NMOS電晶體的閘極G與該源極S之間可進一步連接有一電阻R2。

於本實施例，如圖4所示，該開關電路30係包含有複數半導體開關元件31，各半導體開關元件31係連接於該靜電檢知電路10及對應低壓基板隔離型電晶體21’，並受該靜電檢知電路10觸發而觸發其對應低壓基板隔離型電晶體21’導通。各該半導體開關元件31係為一第一高壓NMOS電晶體，以連接至該第一級低壓NMOS電晶體21的第一顆半導體開關元件31為例，如圖6所示，其半導體結構311係成形於該P型基板221中，令其基極B_H 直接連接至該基板221，其汲極D_H 形成於一輕摻雜區域NDD中，且該汲極D_H 係與閘極G_H 一同連接至該靜電檢知電路10的輸出端O/P，其源極S_H 則連接至其對應低壓NMOS電晶體的基極B。

以上為本發明高壓靜電防護電路的第二較佳實施例的電路圖說明，以下謹進一步說明該高壓靜電防護電路的電路動作。

如圖4所示，當靜電發生時，作為電容C的第一高壓PMOS元件視為短路，將該反相器11的輸入端I/P電壓拉低至該高壓系統電源的低電位HV_VSS；此時，該第二高壓PMOS電晶體111導通，而該第二高壓NMOS電晶體112不導通，故該反相器11的輸出端O/P電壓會拉升至該高壓系統電源的高電位HV_VCC，如此使得該開關電路30的各該第一高壓NMOS電晶體導通，各導通的第一高壓NMOS電晶體會觸發其對應的低壓NMOS電晶體21’的基極B，使所有的低壓NMOS電晶體21’導通；如此，該低壓基極觸發靜電電流放電電路20’即構成一靜電放電電流路俓，順利將靜電電流排除。

綜上所述，上述本發明高壓靜電保護電路係主要使用低壓基板隔離型電晶體作靜電電流放電路徑，由於各低壓基板隔離型電晶體的崩潰電壓無法適用於高壓系統電源中，故將複數低壓基板隔離型電晶體予以串連，以構成低壓基極觸發靜電電流放電電路，其崩潰電壓為該些低壓基板隔離型電晶體之崩潰電壓的加總，而可適用於高壓系統電源；然而，為避免各低壓基板隔離型電晶體的汲極對基板的耐壓不足與來自基板的雜訊干擾而誤觸發，其基極不直接與基板連接，但與該開關電路連接；如此，當該靜電檢知電路檢知靜電發生，即可透過觸發該開關電路一併觸發各低壓基板隔離型電晶體導通，順利排除靜電電流；此外，由於各低壓基板隔離型電晶體的汲極摻雜區與一閘極的閘極絕緣層側壁分別間保持一間隔，或汲極及源極摻雜區係分別與一閘極的閘極絕緣層側壁分別間保持一間隔，其高靜電放電耐受度亦可相對提高。

以上所述僅是本發明的實施例而已，並非對本發明做任何形式上的限制，雖然本發明已以實施例揭露如上，然而並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明技術方案的範圍內，當可利用上述揭示的技術內容作出些許更動或修飾為等同變化的等效實施例，但凡是未脫離本發明技術方案的內容，依據本發明的技術實質對以上實施例所作的任何簡單修改、等同變化與修飾，均仍屬於本發明技術方案的範圍內。

10‧‧‧靜電檢知電路

11‧‧‧反相器

111‧‧‧第二高壓PMOS電晶體

112‧‧‧第二高壓NMOS電晶體

20‧‧‧低壓基極觸發靜電電流放電電路

21、21’‧‧‧低壓基板隔離型電晶體

211、211’‧‧‧半導體結構

212‧‧‧基板

213‧‧‧N型深阱

213a‧‧‧N型摻雜區

214‧‧‧P型阱

215‧‧‧汲極摻雜區

215a‧‧‧金屬矽化物層

216‧‧‧源極摻雜區

216a‧‧‧金屬矽化物層

217‧‧‧基極摻雜區

218‧‧‧閘極絕緣層側壁

221‧‧‧基板

222‧‧‧N型埋入層

223‧‧‧高壓P型阱

224‧‧‧P型阱

225‧‧‧高壓N型阱

225a‧‧‧N型摻雜區

225b‧‧‧絕緣層

30‧‧‧開關電路

31‧‧‧半導體開關元件

311‧‧‧半導體結構

50‧‧‧靜電檢測電路

60‧‧‧閘極觸發型電晶體

圖1：係本發明高壓靜電保護電路的第一較佳實施例的一電路圖。 圖2：係圖1中低壓基極觸發靜電電流放電電路的一半導體結構圖。 圖3：係圖1中低壓基極觸發靜電電流放電電路的其中一半導體元件與一開關電路其中一半導體開關元件的一半導體結構圖。 圖4：係本發明高壓靜電保護電路的第二較佳實施例的一電路圖。 圖5A及5B：係圖4中低壓基極觸發靜電電流放電電路的一半導體結構圖。 圖6：係圖4中低壓基極觸發靜電電流放電電路的其中一半導體元件與一開關電路其中一半導體開關元件的一半導體結構圖。 圖7：係既有高壓靜電保護電路的一電路圖。

Claims (15)

1. 一種具低壓基極觸發靜電電流放電電路之高壓靜電保護電路，包括： 一靜電檢知電路； 一低壓基極觸發靜電電流放電電路，係並聯該靜電檢知電路，且由複數低壓基板隔離型電晶體串接而成；其中各該低壓基板隔離型電晶體的基極不與一基板連接，而該低壓基極觸發靜電電流放電電路的一崩潰電壓為該些低壓基板隔離型電晶體之崩潰電壓的加總；其中各該低壓基板隔離型電晶體係於一基板上形成有一閘極、一汲極摻雜區及一源極摻雜區；其中該閘極包含有一閘極絕緣層側壁，而該汲極摻雜區及該源極摻雜區分別位在該閘極二側，且該汲極摻雜區距該閘極最近的一側至該閘極的閘極絕緣層側壁之間保持一間隔；以及 一開關電路，係包含有複數半導體開關元件，係分別連接於該靜電檢知電路及其對應低壓基板隔離型電晶體之間，受該靜電檢知電路觸發而觸發其對應低壓基板隔離型電晶體導通；其中各該半導體開關元件的基極連接至該基板。
2. 如請求項1所述之高壓靜電保護電路，各該低壓基板隔離型電晶體的該源極摻雜區距該閘極最近的一側至該閘極的閘極絕緣層側壁之間係保持一間隔。
3. 如請求項2所述之高壓靜電保護電路，其中： 該基板為一P型基板，該P型基板上形成有複數N型深阱，並於各該N型深阱形成有一P型阱； 各該低壓基板隔離型電晶體係為一低壓NMOS電晶體，其該汲極摻雜區及該源極摻雜區係形成於該P型阱中，該閘極形成在該P型阱上，並位在該汲極摻雜區及該源極摻雜區之間；以及 各該半導體開關元件係為一第一高壓NMOS電晶體，其半導體結構係成形於該P型基板中，令其基極直接連接至該P型基板，且其汲極形成於一輕摻雜區域中，又該汲極及閘極一同連接至該靜電檢知電路。
4. 如請求項2所述之高壓靜電保護電路，其中： 該基板為一P型基板，該P型基板上形成有複數N型埋入層，各該N型埋入層中形成有一高壓P型阱，該高壓P型阱中形成有一P型阱；其中該N型埋入層上方與該高壓P型阱的外側形成有一高壓N型阱； 各該低壓基板隔離型電晶體係為一低壓NMOS電晶體，其該汲極摻雜區及該源極摻雜區係形成於該P型阱中，該閘極形成在該P型阱上，並位在該汲極摻雜區及該源極摻雜區之間；以及 各該半導體開關元件係為一第一高壓NMOS電晶體，其半導體結構係成形於該P型基板中，令其基極直接連接至該P型基板，且其汲極形成於一輕摻雜區域中，又該汲極及閘極一同連接至該靜電檢知電路。
5. 如請求項4所述之高壓靜電保護電路，各該低壓NMOS電晶體的該高壓N型阱形成有一N型摻雜區，並與該高壓P型阱之間形成有一絕緣層；其中各該低壓NMOS電晶體的一汲極係進一步連接至其該高壓N型阱的該N型摻雜區。
6. 如請求項1至5任一項所述之高壓靜電保護電路，該汲極摻雜區與汲源極摻雜區分別上形成有一金屬矽化物，且該汲極摻雜區上的金屬矽化物部分覆蓋該汲極摻雜區。
7. 如請求項3至5中任一項所述之高壓靜電保護電路，各該低壓基板隔離型電晶體進一步包含有一第一電阻，係連接於對應低壓基板隔離型電晶體的閘極及源極之間。
8. 如請求項2所述之高壓靜電保護電路，該靜電檢知電路係包含： 一第二電阻，係與一電容串連連接；以及 一反相器，係與該串連的第二電阻及電容並聯，其一輸入端係連接至該第二電阻及電容的串接節點，其一輸出端係連接至該開關電路的各半導體開關元件。
9. 一種低壓基極觸發靜電電流放電電路，包括複數相互串接的低壓基板隔離型電晶體；其中各該低壓基板隔離型電晶體的基極不與一基板連接，而該低壓基極觸發靜電電流放電電路的一崩潰電壓為該些低壓基板隔離型電晶體之崩潰電壓的加總；其中： 各該低壓基板隔離型電晶體係於一基板上形成有一閘極、一汲極摻雜區及一源極摻雜區；其中該閘極包含有一閘極絕緣層側壁，而該汲極摻雜區及該源極摻雜區分別位在該閘極二側，且該汲極摻雜區距該閘極最近的一側至該閘極的閘極絕緣層側壁之間保持一間隔。
10. 如請求項9所述之低壓基極觸發靜電電流放電電路，各該低壓基板隔離型電晶體的該源極摻雜區距該閘極最近的一側至該閘極的閘極絕緣層側壁之間係保持一間隔。
11. 如請求項10所述之低壓基極觸發靜電電流放電電路，其中： 該基板為一P型基板，該P型基板上形成有複數N型深阱，並於各該N型深阱形成有一P型阱；以及 各該低壓基板隔離型電晶體係為一低壓NMOS電晶體，其中該汲極摻雜區及該源極摻雜區係形成於該P型阱中，該閘極形成在該P型阱上，並位在該汲極摻雜區及該源極摻雜區之間。
12. 如請求項10所述之低壓基極觸發靜電電流放電電路，其中： 該基板為一P型基板，該P型基板上形成有複數N型埋入層，各該N型埋入層中形成有一高壓P型阱，該高壓P型阱中形成有一P型阱；其中該N型埋入層上方與該高壓P型阱的外側形成有一高壓N型阱；以及 各該低壓基板隔離型電晶體係為一低壓NMOS電晶體，其該汲極摻雜區及該源極摻雜區係形成於該P型阱中，該閘極形成在該P型阱上，並位在該汲極摻雜區及該源極摻雜區之間。
13. 如請求項12所述之低壓基極觸發靜電電流放電電路，各該低壓NMOS電晶體的該高壓N型阱形成有一N型摻雜區，並與該高壓P型阱之間形成有一絕緣層；其中各該低壓NMOS電晶體的一汲極係進一步連接至其該高壓N型阱的該N型摻雜區。
14. 如請求項9至13中任一項所述之低壓基極觸發靜電電流放電電路，該汲極摻雜區與汲源極摻雜區分別上形成有一金屬矽化物，且該汲極摻雜區上的金屬矽化物部分覆蓋該汲極摻雜區。
15. 如請求項11至13中任一項所述之低壓基極觸發靜電電流放電電路，各該低壓基板隔離型電晶體進一步包含有一第一電阻，係連接於對應低壓基板隔離型電晶體的閘極及源極之間。