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TW201642267A - 半導體記憶體裝置及其操作方法 - Google Patents

半導體記憶體裝置及其操作方法 Download PDF

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TW201642267A
TW201642267A TW104136655A TW104136655A TW201642267A TW 201642267 A TW201642267 A TW 201642267A TW 104136655 A TW104136655 A TW 104136655A TW 104136655 A TW104136655 A TW 104136655A TW 201642267 A TW201642267 A TW 201642267A
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program
voltage
memory
verification
memory cell
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TW104136655A
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English (en)
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TWI681394B (zh
Inventor
李熙烈
劉泫昇
Original Assignee
愛思開海力士有限公司
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    • G—PHYSICS
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    • G11C16/00—Erasable programmable read-only memories
    • G11C16/02—Erasable programmable read-only memories electrically programmable
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    • G11C16/3454—Arrangements for verifying correct programming or for detecting overprogrammed cells
    • G11C16/3459—Circuits or methods to verify correct programming of nonvolatile memory cells

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Abstract

一種半導體記憶體裝置，包括：記憶單元陣列，包括複數個記憶單元；週邊電路，用於施加程式電壓並驗證記憶單元陣列的程式是否已經完成；以及控制邏輯，用於控制週邊電路來在施加再程式許可電壓到耦接至先前通過程式驗證但程式再驗證已經失敗的記憶單元的位元線的同時施加被增大的程式電壓到記憶單元陣列。

Description

半導體記憶體裝置及其操作方法 【相關申請案的交叉參考】
本申請要求2015年5月26日向韓國智慧財產權局提交的申請號為10-2015-0073019的韓國專利申請的優先權，其全部內容通過引用整體合併於此。
本公開的各種實施例總體而言涉及一種電子裝置，更具體地，涉及一種半導體記憶體裝置及其操作方法。
半導體記憶體裝置可以寬泛地分類為揮發性記憶體裝置和非揮發性記憶體裝置。
非揮發性記憶體裝置是即便其電源被切斷仍保持儲存的資料的記憶體形式。相應地，非揮發性記憶體裝置通常被用於長期持久儲存的任務。非揮發性記憶體裝置的範例包括唯讀記憶體(ROM)、遮罩ROM(MROM)、可程式化ROM(PROM)、可抹除可程式化ROM(EPROM)、電性可抹除可程式化ROM(EEPROM)、快閃記憶體、相變隨機存取記憶體(PRAM)、磁性RAM(MRAM)、電阻性RAM(RRAM)和鐵電RAM(FRAM)等。快閃記憶體可以寬泛地分類為反或(NOR)型快閃記憶體和反及(NAND) 型快閃記憶體。
反或型快閃記憶體基本上為隨機存取記憶體，該隨機存取記憶體允許資料都在幾乎相同的時間量內讀取或寫入，而不管資料被儲存在記憶體中的何處。反及型快閃記憶體被廣泛用作可攜式電子裝置(諸如，數位相機、智慧型手機和膝上型電腦)的儲存媒介。
各實施例提供一種半導體記憶體裝置及其操作方法，該半導體記憶體裝置可以防止在半導體記憶體裝置的程式操作被執行時程式化完成了的記憶單元的閾值電壓的分佈被改變，由此改善半導體記憶體裝置的保持特性。
根據本公開的一個態樣，提供有半導體記憶體裝置，該半導體記憶體裝置包括：記憶單元陣列，包括複數個記憶單元；週邊電路，被配置用來施加程式電壓並驗證記憶單元陣列的程式是否已經完成；以及控制邏輯，被配置用來控制週邊電路以在施加再程式許可電壓到耦接至先前通過程式驗證但程式再驗證已經失敗的記憶單元的位元線的同時施加被增大的程式電壓到記憶單元陣列。
根據本公開的一個態樣，提供有半導體記憶體裝置的操作方法，該方法包括：施加程式電壓到從複數個記憶單元之中選擇的記憶單元；對被選擇的記憶單元執行程式驗證操作；如果至少一個記憶單元還未通過程式驗證，則施加被增大的程式電壓到所述記憶單元；以及如果先前驗證通過的記憶單元被發現程式再驗證操作中的程式驗證已經失敗，則在施加再程式許可電壓到耦接至所述記憶單元的位元線的同時施加被增大的程式 電壓到所述記憶單元。
根據本公開的一個態樣，提供有半導體記憶體裝置的操作方法，該方法包括：施加程式電壓到從複數個記憶單元之中選擇的記憶單元；對被選擇的記憶單元執行程式驗證操作；在施加程式禁止電壓到耦接至已經通過程式驗證的記憶單元的位元線並施加程式許可電壓到耦接至從未通過程式驗證的記憶單元的位元線的同時，施加被增大的程式電壓到字線；對已經通過程式驗證的記憶單元執行第一程式再驗證操作；以及在施加第一再程式許可電壓到耦接至先前通過程式驗證但第一程式再驗證已經失敗的記憶單元的位元線的同時，施加被增大的程式電壓。
100‧‧‧半導體記憶體裝置
110‧‧‧記憶單元陣列
120‧‧‧位址解碼器
130‧‧‧讀寫電路
140‧‧‧控制邏輯
150‧‧‧電壓產生器
1100‧‧‧控制器
1110‧‧‧隨機存取記憶體/RAM
1120‧‧‧處理單元
1130‧‧‧主機介面
1140‧‧‧記憶體介面
1150‧‧‧錯誤校正區塊
2000‧‧‧記憶體系統
2100‧‧‧半導體記憶體裝置
2200‧‧‧控制器
3000‧‧‧電腦系統
3100‧‧‧中央處理單元
3200‧‧‧RAM
3300‧‧‧使用者介面
3400‧‧‧電源
3500‧‧‧系統匯流排
S210-S310‧‧‧步驟
S410-S520‧‧‧步驟
S610-S760‧‧‧步驟
在附圖中，為了插圖的清楚可能誇大了尺寸。附圖用來進一步說明各種實施例並解釋根據本發明的各種原理和優點，在附圖中貫穿獨立的視圖的相似的元件符號代表相同或功能類似的元件，且附圖連同下面的實施方式被包含而形成本說明書的一部分。
圖1是圖示根據本公開的一個實施例的半導體記憶體裝置的方塊圖。
圖2是圖示被包括在根據本公開的一個實施例的記憶區塊中的記憶串的三維圖。
圖3是圖示已程式化的記憶單元的保持特性的配置圖。
圖4是圖示根據本公開的一個實施例的半導體記憶體裝置的操作方法的流程圖。
圖5是圖示根據本公開的一個實施例的半導體記憶體裝置 的操作方法的流程圖。
圖6是圖示根據本公開的一個實施例的半導體記憶體裝置的操作方法的流程圖。
圖7是圖示包括圖1中的半導體記憶體裝置的記憶體系統的方塊圖。
圖8是圖示圖7中的記憶體系統的應用範例的方塊圖。
圖9是圖示包括如參照圖8所描述的記憶體系統的電腦系統的方塊圖。
現在將參照附圖來在下文中更完整地描述示例性實施例。然而，主旨可以以各種不同的形式實現，且不應被解釋為局限于本文中陳述的任何示例性實施例。相反地，這些實施例被提供以使得本公開會是充分的且完整的，且將把示例性實施例的範圍完全傳達給本領域技術人員。
在下面的實施方式中，僅作為說明，只示出和描述了本公開的特定的示例性實施例。如本領域技術人員將認識到的，在不脫離本公開的精神或範圍的情況下，可以以各種不同的方式來修改所描述的實施例。相應地，附圖和描述要被認作本質上是說明性的而非限制性的。
在整個說明書中，當一個元件被稱作“連接”或“耦接”至另一個元件時，其可以直接連接或耦接到另一個元件，或者可以以一個或更多個中間元件介於其間來間接地連接或耦接到另一個元件。將理解，當一個元件被稱作在兩個元件“之間”時，其可以為兩個元件之間的唯一的元件，或者可以存在一個或更多個中間元件。此外，當一個元件被稱作“包 括”部件時，除非有不同的公開，否則這表示該元件還可以包括另一個部件而非排除其他部件。
圖1是圖示根據本公開的一個實施例的半導體記憶體裝置的方塊圖。
參見圖1，半導體記憶體裝置100包括記憶單元陣列110、位址解碼器120、讀寫電路130、控制邏輯140和電壓產生器150。
記憶單元陣列110包括複數個記憶區塊BLK1到BLKz。複數個記憶區塊BLK1到BLKz可以通過字線WL而耦接至位址解碼器120。複數個記憶區塊BLK1到BLKz可以耦接至讀寫電路130。記憶區塊BLK1到BLKz中的每個包括複數個記憶單元。在一個實施例中，複數個記憶單元可以包括非揮發性記憶單元。例如，複數個記憶單元可以包括用來將電荷儲存在其中的浮閘或電荷捕獲層。在反及快閃架構中，抹除操作基於區塊來執行，而讀取操作和程式操作基於頁來執行。在單個頁中所有單元之間共用字線，以及複數個頁形成單個區塊。此外，記憶單元陣列110包括複數個單元串。例如，複數個記憶區塊BLK1到BLKz中的每個記憶區塊包括複數個單元串。複數個單元串中的每個單元串包括串聯地耦接在位元線與源極線之間的汲極選擇電晶體、複數個汲極側記憶單元、管道電晶體、複數個源極側記憶單元以及源極選擇電晶體。
位址解碼器120、讀寫電路130、控制邏輯140和電壓產生器150被用在記憶單元陣列110的各種操作中。
位址解碼器120通過字線WL耦接至記憶單元陣列110。位址解碼器120回應於控制邏輯140的控制信號來操作。位址解碼器120通過 位址緩衝器(未示出)來接收位址ADDR，在將位址ADDR移入半導體記憶體裝置100中時可以使用該位址緩衝器。
當在程式操作期間程式電壓施加於字線時，位址解碼器120解碼出自位址ADDR的列位址，並根據解碼的列位址來將由電壓產生器150產生的程式電壓Vpgm和通過電壓施加到複數個字線WL。當程式驗證操作被執行時，位址解碼器120將由電壓產生器150產生的驗證電壓Vverify施加到被選擇的字線。
半導體記憶體裝置100的程式操作是基於頁來執行的。在程式操作被請求時接收到的位址ADDR包括區塊位址、列位址和行位址。位址解碼器120根據區塊位址和列位址來選擇一個記憶區塊和一個字線。位址解碼器120將行位址解碼以將其提供到讀寫電路130。
位址解碼器120可以包括區塊解碼器、列解碼器和位址緩衝器等。
讀寫電路130包括通過位元線BL1到BLm耦接至記憶單元陣列110的複數個頁緩衝器PB1到PBm。複數個頁緩衝器PB1到PBm中的每個頁緩衝器在程式操作被執行時暫時地儲存輸入的資料DATA，並根據暫時儲存的資料來控制對應的位元線BL1到BLm的電壓位準。當程式驗證操作被執行時，頁緩衝器PB1到PBm中的每個頁緩衝器檢測記憶單元陣列110中的對應的位元線BL1到BLm的電壓位準，將該電壓位準與在程式操作被執行時暫時儲存的資料相比較，以及根據比較的結果來將對應的位元線BL1到BLm的電壓位準設置為程式許可電壓或程式禁止電壓。在本發明的一個實施例中，在已經通過先前的驗證的記憶單元應當被再再程式化的情況 下，頁緩衝器PB1到PBm可以將耦接至應當被再程式化的記憶單元的位元線的電壓位準增大至比正常程式許可電壓高的預定電壓位準(在下文中被稱作再程式許可電壓)。例如，再再程式許可電壓可以為低於電源電壓VDD而高於接地電壓VSS的電壓。例如，再再程式許可電壓可以以遞增階躍脈衝程式(在下文中被稱作ISPP)的多倍階躍電壓Vstep而高於正常程式許可電壓。例如，再再程式許可電壓可以以二倍階躍電壓2Vstep或三倍階躍電壓3Vstep而高於正常程式許可電壓。
讀寫電路130響應於控制邏輯140的控制信號來操作。
在一個示例性實施例中，讀寫電路130可以包括頁緩衝器(例如，頁暫存器)和行選擇電路等。
控制邏輯140耦接至位址解碼器120、讀寫電路130和電壓產生器150。控制邏輯140通過輸入/輸出緩衝器(未示出)來接收命令CMD。控制邏輯140回應於命令CMD來控制半導體記憶體裝置100的總體操作。控制邏輯140在程式操作被執行時控制位址解碼器120、讀寫電路130和電壓產生器150來執行ISPP操作，以及控制讀寫電路130來根據程式驗證的結果設置位元線的電壓位準。控制邏輯140可以控制位址解碼器120、讀寫電路130和電壓產生器150來再程式化已經通過先前的程式驗證但程式再驗證已經失敗的記憶單元。此外，控制邏輯140可以控制讀寫電路130使得耦接至程式再驗證已經失敗的記憶單元的位元線可以具有比正常程式許可電壓高的再程式許可電壓。
在程式操作期間當程式電壓施加於字線時，電壓產生器150產生程式電壓Vpgm和通過電壓。在程式操作期間當程式驗證操作被執行 時，電壓產生器150也產生驗證電壓Vverify和通過電壓。電壓產生器150將程式電壓Vpgm產生為隨著施加的程式電壓Vpgm的次數增加而按階躍電壓來逐漸增大。
圖2是圖示包括在根據本公開的一個實施例的記憶區塊中的記憶串的三維圖。圖3是圖示已程式化的記憶單元的保持特性的配置圖。
參見圖2和圖3，共用源極線SL形成在半導體基板上。垂直通道層SP形成在共用源極線SL上。垂直通道層SP的頂部耦接至位元線BL。垂直通道層SP可以由多晶矽形成。複數個導電層SGS、WL0到WLn以及SGD可以形成為在垂直通道層SP的不同高度處圍繞垂直通道層SP。包括電荷儲存層的多層ML形成在垂直通道層SP的表面上。多層ML也被安置在垂直通道層SP與導電層SGS、WL0到WLn以及SGD之間。多層ML可以形成為ONO結構，在ONO結構中依序地層疊了氧化物層、氮化物層和氧化物層。
最下導電層變為源極選擇線SGS，而最上導電層變為汲極選擇線SGD。源極選擇線SGS與汲極選擇線SGD之間的導電層變為字線WL0到WLn。換言之，導電層SGS、WL0到WLn以及SGD以複數個層形成在半導體基板之上，而穿透導電層SGS、WL0到WLn以及SGD的垂直通道層SP垂直地耦接在位元線BL與形成在半導體基板上的共用源極線SL之間。
汲極選擇電晶體SDT形成在最上導電層SGD圍繞垂直通道層SP的部分之處。源極選擇電晶體SST形成在最下導電層SGS圍繞垂直通道層SP的部分之處。記憶單元C0到Cn形成在中間導電層WL0到WLn圍 繞垂直通道層SP的部分之處。
在上述的記憶單元C0到Cn中，當程式操作被執行時存在於垂直通道層SP中的電子通過程式電壓而穿隧，從而被捕獲在多層ML的電荷儲存層中。然而，在程式操作被執行之後，被捕獲的電子中的一些馬上從多層ML脫離捕獲(detrap)或移向相鄰區域。因此，被判定為已經通過程式驗證的記憶單元可能未通過在稍後進行的另一個程式驗證。
圖4是圖示根據本公開的半導體記憶體裝置的操作方法的流程圖。
將參照圖1到圖4來將根據本公開的一個實施例的半導體記憶體裝置的操作描述如下。
一旦程式操作開始，程式電壓Vpgm就被施加(S210)。
回應於被提供用於程式操作的命令CMD和控制信號CTRL，控制邏輯140控制讀寫電路130使得程式資料DATA被暫時地儲存在複數個頁緩衝器PB1到PBm中。
複數個頁緩衝器PB1到PBm可以根據暫時儲存的程式資料DATA來控制對應的位元線BL1到BLm的電壓位準。
控制邏輯140控制電壓產生器150來產生程式電壓Vpgm。由電壓產生器150產生的程式電壓Vpgm被施加到由位址解碼器120從複數個字線WL之中選擇的字線。
在已經施加預定的程式電壓之後，執行程式驗證操作(S220)。
在該時段期間，控制邏輯140控制電壓產生器150來產生驗 證電壓Vverify。由電壓產生器150產生的驗證電壓Vverify被施加到已經施加了程式電壓Vpgm的字線。
在驗證電壓Vverify被施加時，複數個頁緩衝器PB1到PBm可以檢測字線是否已經被程式化(S230)。
即，複數個頁緩衝器PB1到PBm可以檢測耦接至其的記憶單元的閾值電壓是否已經變為高於目標閾值電壓。
根據驗證操作的結果，複數個頁緩衝器PB1到PBm可以將位元線BL1到BLm的電壓位準從程式許可電壓改變為程式禁止電壓，或者可以將位元線BL1到BLm的電壓位準維持在程式許可電壓處。
如果不存在已經通過程式驗證的記憶單元，則施加比先前的程式電壓Vpgm高的新的程式電壓Vpgm(S240)。
控制邏輯140設置以階躍電壓增大的新的程式電壓，並控制週邊電路來再執行上述過程。
當耦接至被選擇的字線的複數個記憶單元之中的至少一個記憶單元已經通過程式驗證時，讀寫電路130可以將程式驗證通過的位元線BL1到BLm的電壓位準從程式許可電壓改變為程式禁止電壓，而將耦接至還未通過程式驗證的記憶單元的位元線BL1到BLm的電壓位準維持在程式許可電壓處(S250)。
接下來，控制邏輯140設置以階躍電壓增大的新的程式電壓Vpgm(S260)。
控制邏輯140控制電壓產生器150來產生新的程式電壓Vpgm。由電壓產生器150產生的新的程式電壓Vpgm被施加到由位址解碼 器120從複數個字線WL之中選擇的字線(S270)。
在已經施加新的程式電壓之後，執行程式再驗證操作(S280)。
在程式再驗證操作中，控制邏輯140控制電壓產生器150來產生驗證電壓Vverify。由電壓產生器150產生的驗證電壓Vverify被施加到由位址解碼器120從複數個字線之中選擇的字線。
在驗證電壓Vverify被施加時，複數個頁緩衝器PB1到PBm可以檢測該字線是否已經被程式化(S280)。
複數個頁緩衝器PB1到PBm可以檢測耦接至其的記憶單元的閾值電壓是否已經變為高於目標閾值電壓。在一個實施例中，不僅關於還未通過任何程式驗證的記憶單元來執行程式再驗證操作，也關於已經通過程式驗證的記憶單元來執行程式再驗證操作(S290)。在一個實施例中，如果先前驗證通過的記憶單元被發現程式再驗證已經失敗，則其經歷下一輪程式操作。
在一個實施例中，可以將高於正常程式許可電壓的再程式許可電壓施加到耦接至先前通過程式驗證但程式再驗證已經失敗的記憶單元的位元線BL1到BLm(S300)。
當先前通過程式驗證的記憶單元被發現程式再驗證已失敗時，讀寫電路130施加低於程式禁止電壓VDD而高於正常程式許可電壓VSS的再程式許可電壓到耦接至那些記憶單元的位元線。在一個實施例中，再程式許可電壓可以以ISPP操作中的多倍階躍電壓Vstep而高於正常程式許可電壓VSS。例如，再程式許可電壓可以為二倍階躍電壓2Vstep。再程式許 可電壓被設置為高於正常程式許可電壓VSS以免對經歷再程式操作的記憶單元過程式化(over-program)。
耦接至已經通過程式再驗證的記憶單元的位元線的電壓位準VBL被控制為程式禁止電壓VDD。除已經改變其程式-驗證狀態的記憶單元之外的記憶單元維持位元線先前的電壓位準。
再程式許可電壓可以隨著程式電壓增大而增大，且程式電壓的遞增量可以為等於或小於階躍電壓Vstep的電壓。
在再程式操作中，控制邏輯140設置以階躍電壓增大的新的程式電壓Vpgm(S260)。
由電壓產生器150產生的新的程式電壓Vpgm被施加到由位址解碼器120從複數個字線WL之中選擇的字線(S270)。
在已經施加新的程式電壓之後，執行程式再驗證操作(S280)。
在程式再驗證操作中，控制邏輯140控制電壓產生器150來產生驗證電壓Vverify。由電壓產生器150產生的驗證電壓Vverify被施加到由位址解碼器120從複數個字線WL之中選擇的字線。
當驗證電壓Vverify被施加時，複數個頁緩衝器PB1到PBm可以檢測字線是否已經被程式化(S280)。
不僅關於還未通過任何程式驗證的記憶單元來執行程式再驗證操作，也關於已經通過程式驗證的記憶單元來執行程式再驗證操作(S290)。
接下來，檢驗是否所有的記憶單元都已經通過程式驗證(例 如，程式驗證和程式再驗證)(S310)。當所有的記憶單元都已經通過程式驗證(例如，程式驗證和程式再驗證)時，結束程式操作。如果存在至少一個還未通過程式驗證或程式再驗證的記憶單元時，從步驟S300開始再執行上述過程。
根據本公開的一個實施例，即使一記憶單元已經通過了程式驗證一次，該記憶單元也經歷程式再驗證，以及如果該記憶單元的閾值電壓已經下降至其基礎電壓位準之下，那麼就將額外的程式電壓施加到耦接至該記憶單元的字線，同時將耦接至其的位元線維持在高於正常程式許可電壓的再程式許可電壓處。因此，能夠防止記憶單元的閾值電壓分佈由於資料保持特性的劣化而變寬。
圖5是圖示根據本公開的一個實施例的半導體記憶體裝置的操作方法的流程圖。
將參照圖1到圖3以及圖5來將根據本公開的一個實施例的半導體記憶體裝置的操作描述如下。
一旦程式操作開始，程式電壓Vpgm就被施加(S410)。
回應於被提供用於程式操作的命令CMD和控制信號CTRL，控制邏輯140控制讀寫電路130使得程式資料DATA被暫時地儲存在複數個頁緩衝器PB1到PBm中。
複數個頁緩衝器PB1到PBm可以根據暫時儲存的程式資料DATA來控制對應的位元線BL1到BLm的電壓位準。
控制邏輯140控制電壓產生器150來產生程式電壓Vpgm。由電壓產生器150產生的程式電壓Vpgm被施加到由位址解碼器120從複數 個字線WL之中選擇的字線。
在已經施加預定程式電壓之後，執行程式驗證操作(S420)。
在該時段期間，控制邏輯140控制電壓產生器150來產生驗證電壓Vverify。由電壓產生器150產生的驗證電壓Vverify被施加到已經被施加了程式電壓Vpgm的字線。
當驗證電壓Vverify被施加時，複數個頁緩衝器PB1到PBm可以檢測字線是否已經被程式化(S430)。
即，複數個頁緩衝器PB1到PBm可以檢測耦接至其的記憶單元的閾值電壓是否已經變為高於目標閾值電壓。
根據驗證操作的結果，複數個頁緩衝器PB1到PBm可以將位元線BL1到BLm的電壓位準從程式許可電壓改變為程式禁止電壓，或者可以將位元線BL1到BLm的電壓位準維持在程式許可電壓處。
如果不存在已經通過程式驗證的記憶單元，則施加高於先前的程式電壓Vpgm的新的程式電壓(S440)。
控制邏輯140設置以階躍電壓增大的新的程式電壓Vpgm，並控制週邊電路來再執行上述過程。
當複數個記憶單元之中的耦接至被選擇的字線的至少一個記憶單元已經通過程式驗證時，讀寫電路130可以將程式驗證通過的位元線BL1到BLm的電壓位準從程式許可電壓改變為程式禁止電壓，並將耦接至還未通過程式驗證的記憶單元的位元線BL1到BLm的電壓位準維持在程式許可電壓處(S450)。
在一個實施例中，對程式電壓在程式禁止模式中被施加的次 數計數(S460)。
在設置位元線的電壓(S450)之後，對程式電壓在程式禁止模式中被施加的次數計數以判定該數目是大於或等於設定數目(例如，圖5中的“a”)還是小於該設定數目。例如，設定數目可以為2。如果在其中程式禁止電壓VDD被施加到耦接至已經通過程式驗證的記憶單元的位元線的狀態中，程式電壓被施加的次數小於設定次數，則從步驟S440開始再執行上述過程。
如果在其中程式禁止電壓VDD被施加到耦接至已經通過程式驗證的記憶單元的位元線的狀態中，程式電壓被施加的次數大於設定次數，則控制邏輯140設置以階躍電壓增大的新的程式電壓Vpgm(S470)。
控制邏輯140控制電壓產生器150來產生新的程式電壓Vpgm。由電壓產生器150產生的新的程式電壓Vpgm被施加到由位址解碼器120從複數個字線WL之中選擇的被選擇的字線(S480)。
在已經施加新的程式電壓之後，執行程式再驗證操作(S490)。
在程式再驗證操作中，控制邏輯140控制電壓產生器150來產生驗證電壓Vverify。由電壓產生器150產生的驗證電壓Vverify被施加到由位址解碼器120從複數個字線WL之中選擇的字線。
當驗證電壓Vverify被施加時，複數個頁緩衝器PB1到PBm可以檢測該字線是否已經被程式化(S490)。
複數個頁緩衝器PB1到PBm可以檢測耦接至其的記憶單元的閾值電壓是否已經變為高於目標閾值電壓。在一個實施例中，不僅關於 還未通過任何程式驗證的記憶單元來執行程式再驗證操作，也關於已經通過程式驗證的記憶單元來執行程式再驗證操作(S500)。在一個實施例中，如果任何先前驗證通過的記憶單元被發現程式再驗證已經失敗，則其經歷下一輪程式操作。
在一個實施例中，高於正常程式許可電壓的再程式許可電壓可以被施加到耦接至先前通過程式驗證但程式再驗證已經失敗的記憶單元的位元線BL1到BLm(S510)。
當先前通過程式驗證的記憶單元被發現程式再驗證已經失敗時，讀寫電路130施加低於程式禁止電壓VDD而高於正常程式許可電壓VSS的再程式許可電壓到耦接至那些記憶單元的位元線。在一個實施例中，再程式許可電壓可以以ISPP操作中的多倍階躍電壓Vstep而高於正常程式許可電壓VSS。例如，再程式許可電壓可以為三倍階躍電壓3Vstep。再程式許可電壓被設置為高於正常程式許可電壓VSS以免對經歷再程式操作的記憶單元過程式化。
耦接至已經通過程式再驗證的記憶單元的位元線的電壓位準VBL被控制為程式禁止電壓VDD。除已經改變其程式-驗證狀態的記憶單元之外的記憶單元維持位元線先前的電壓位準。
再程式許可電壓可以隨著程式電壓增大而增大，且程式電壓的遞增量可以為等於或小於階躍電壓Vstep的電壓。
在再程式操作中，控制邏輯140設置以階躍電壓增大的新的程式電壓Vpgm(S470)。
由電壓產生器150產生的新的程式電壓Vpgm被施加到由位 址解碼器120從複數個字線WL之中選擇的字線(S480)。
在已經施加新的程式電壓之後，執行程式再驗證操作(S490)。
在程式再驗證操作中，控制邏輯140控制電壓產生器150來產生驗證電壓Vverify。由電壓產生器150產生的驗證電壓Vverify被施加到由位址解碼器120從複數個字線WL之中選擇的字線。
當驗證電壓Vverify被施加時，複數個頁緩衝器PB1到PBm可以檢測該字線是否已經被程式化(S490)。
不僅關於還未通過任何程式驗證的記憶單元來執行程式再驗證操作，還關於已經通過程式驗證的記憶單元來執行程式再驗證操作(S500)。
接下來，檢驗是否所有的記憶單元都已經通過程式驗證(例如，程式驗證和程式再驗證)(S520)。當所有的記憶單元都已經通過程式驗證(例如，程式驗證和程式再驗證)時，結束程式操作。如果存在至少一個還未通過程式驗證或程式再驗證的記憶單元時，從步驟S510開始再執行上述過程。
根據本公開的一個實施例，即使一記憶單元已經通過程式驗證一次，該記憶單元也經歷程式再驗證，以及如果該記憶單元的閾值電壓已經下降至其基礎電壓位準之下，那麼就將額外的程式電壓施加到耦接至該記憶單元的字線，同時將耦接至其的位元線維持在高於正常程式許可電壓的再程式許可電壓處。因此，能夠防止記憶單元的閾值電壓分佈由於資料保持特性的劣化而變寬。而且，是否執行再驗證操作是基於程式電壓在 程式禁止模式中被施加的次數來判定的，使得在閾值電壓分佈變寬之後再程式操作可以被執行。因此，能夠進一步改善閾值電壓的分佈。
圖6是圖示根據本公開的又一個實施例的半導體記憶體裝置的操作方法的流程圖。
將參照圖1到圖3以及圖6來將根據本公開的一個實施例的半導體記憶體裝置的操作描述如下。
一旦程式操作開始，預定的程式電壓就被施加(S610)。
回應於被提供用於程式操作的命令CMD和控制信號CTRL，控制邏輯140控制讀寫電路130使得程式資料DATA被暫時地儲存在複數個頁緩衝器PB1到PBm中。
複數個頁緩衝器PB1到PBm可以根據暫時儲存的程式資料DATA來控制對應的位元線BL1到BLm的電壓位準。
控制邏輯140控制電壓產生器150來產生程式電壓Vpgm。由電壓產生器150產生的程式電壓Vpgm被施加到由位址解碼器120從複數個字線WL之中選擇的字線。
在已經施加預定的程式電壓之後，執行程式驗證操作(S620)。
在該時段期間，控制邏輯140控制電壓產生器150來產生驗證電壓Vverify。由電壓產生器150產生的驗證電壓Vverify被施加到已經被施加了程式電壓Vpgm的字線。
當驗證電壓Vverify被施加時，複數個頁緩衝器PB1到PBm可以檢測該字線是否已經被程式化(S630)。
即，複數個頁緩衝器PB1到PBm可以檢測耦接至其的記憶單元的閾值電壓是否已經變為高於目標閾值電壓。
根據驗證操作的結果，複數個頁緩衝器PB1到PBm可以將位元線BL1到BLm的電壓位準從程式許可電壓改變為程式禁止電壓，或者可以將位元線BL1到BLm的電壓位準維持在程式許可電壓處。
如果不存在已經通過程式驗證的記憶單元，則施加高於先前的程式電壓Vpgm的新的程式電壓Vpgm(S640)。
控制邏輯140設置以階躍電壓增大的新的程式電壓Vpgm，並控制週邊電路來再執行上述過程。
當複數個記憶單元之中的耦接至被選擇的字線的至少一個記憶單元已經通過程式驗證時，讀寫電路130可以將程式驗證通過的位元線BL1到BLm的電壓位準從程式許可電壓改變為程式禁止電壓，並將耦接至還未通過程式驗證的記憶單元的位元線BL1到BLm的電壓位準維持在程式許可電壓處(S650)。
接下來，控制邏輯140設置以階躍電壓增大的新的程式電壓Vpgm(S660)。
控制邏輯140控制電壓產生器150來產生新的程式電壓Vpgm。由電壓產生器150產生的新的程式電壓Vpgm被施加到由位址解碼器120從複數個字線WL之中選擇的字線(S670)。
在已經施加新的程式電壓之後，執行程式再驗證操作(S680)。
在程式再驗證操作中，控制邏輯140控制電壓產生器150來 產生驗證電壓Vverify。由電壓產生器150產生的驗證電壓Vverify被施加到由位址解碼器120從複數個字線WL之中選擇的字線。
當驗證電壓Vverify被施加時，複數個頁緩衝器PB1到PBm可以檢測該字線是否已經被程式化(S280)。
複數個頁緩衝器PB1到PBm可以檢測耦接至其的記憶單元的閾值電壓是否已經變為高於目標閾值電壓。在一個實施例中，不僅關於還未通過任何程式驗證的記憶單元來執行程式再驗證操作，也關於已經通過程式驗證的記憶單元來執行程式再驗證操作(S690)。在一個實施例中，如果任何先前驗證通過的記憶單元被發現程式再驗證已經失敗，則其經歷下一輪程式操作。
在一個實施例中，可以施加高於正常程式許可電壓的再程式許可電壓到耦接至先前通過程式驗證但程式再驗證已經失敗的記憶單元的位元線BL1到BLm(S700)。
當先前通過程式驗證的記憶單元被發現程式再驗證已經失敗時，讀寫電路130施加低於程式禁止電壓VDD而高於正常程式許可電壓VSS的第一再程式許可電壓到耦接至那些記憶單元的位元線。在一個實施例中，第一再程式許可電壓可以以ISPP操作中的二倍階躍電壓2Vstep而高於正常程式許可電壓VSS。例如，第一再程式許可電壓可以為二倍階躍電壓2Vstep。第一再程式許可電壓被設置為高於正常程式許可電壓VSS以免對經歷再程式操作的記憶單元過程式化。
耦接至已經通過程式再驗證的記憶單元的位元線的電壓位準VBL被控制為程式禁止電壓VDD。除已經改變其程式-驗證狀態的記憶單元 之外的記憶單元維持位元線先前的電壓位準。
在再程式操作中，控制邏輯140設置以階躍電壓增大的新的程式電壓Vpgm(S710)。
如果先前驗證通過的記憶單元都未被發現程式再驗證已經失敗，則控制邏輯140設置以階躍電壓增大的新的程式電壓Vpgm(S710)。
控制邏輯140控制電壓產生器150來產生新的程式電壓Vpgm。由電壓產生器150產生的新的程式電壓Vpgm被施加到由位址解碼器120從複數個字線WL之中選擇的字線(S720)。
在已經施加新的程式電壓之後，可以執行程式再驗證操作(S730)。
在程式再驗證操作中，控制邏輯140控制電壓產生器150來產生驗證電壓Vverify。由電壓產生器150產生的驗證電壓Vverify被施加到由位址解碼器120從多個字線WL之中選擇的字線。
當驗證電壓Vverify被施加時，複數個頁緩衝器PB1到PBm可以檢測該字線是否已經被程式化(S730)。
複數個頁緩衝器PB1到PBm可以檢測耦接至其的記憶單元的閾值電壓是否已經變為高於目標閾值電壓。在一個實施例中，不僅關於還未通過任何程式驗證的記憶單元來執行程式再驗證操作，也關於已經通過程式驗證的記憶單元來執行程式再驗證操作(S740)。在一個實施例中，如果任何先前驗證通過的記憶單元被發現程式再驗證已經失敗，則其經歷下一輪程式操作。
在一個實施例中，可以施加高於正常程式許可電壓的再程式 許可電壓到耦接至先前通過程式驗證但程式再驗證已經失敗的記憶單元的位元線BL1到BLm(S750)。
當先前通過程式驗證的記憶單元被發現程式再驗證已經失敗時，讀寫電路130施加低於程式禁止電壓VDD而高於正常程式許可電壓VSS的第二再程式許可電壓到耦接至那些記憶單元的位元線。在一個實施例中，第二再程式許可電壓可以為ISPP操作中的設定的多倍階躍電壓Vstep。例如，第二再程式許可電壓可以以三倍階躍電壓3Vstep而高於正常程式許可電壓VSS。第二再程式許可電壓被設置為高於正常程式許可電壓VSS以免對經歷再程式操作的記憶單元過程式化。
耦接至已經通過程式再驗證的記憶單元的位元線的電壓位準VBL被控制為程式禁止電壓VDD。除已經改變其程式-驗證狀態的記憶單元之外的記憶單元維持位元線先前的電壓位準。
在再程式操作中，控制邏輯140設置以階躍電壓增大的新的程式電壓Vpgm(S710)。
接下來，控制邏輯140控制電壓產生器150來產生新的程式電壓Vpgm。由電壓產生器150產生的新的程式電壓Vpgm被施加到由位址解碼器120從複數個字線WL之中選擇的字線(S720)。
在已經施加新的程式電壓之後，執行程式再驗證操作(S730)。
在程式再驗證操作中，控制邏輯140控制電壓產生器150來產生驗證電壓Vverify。由電壓產生器150產生的驗證電壓Vverify被施加到由位址解碼器120從複數個字線WL之中選擇的字線。
當驗證電壓Vverify被施加時，複數個頁緩衝器PB1到PBm可以檢測該字線是否已經被程式化(S730)。
複數個頁緩衝器PB1到PBm可以檢測耦接至其的記憶單元的閾值電壓是否已經變為高於目標閾值電壓。
再一次，不僅關於還未通過任何程式驗證的記憶單元來執行程式再驗證操作，也關於已經通過程式驗證的記憶單元來執行程式再驗證操作(S740)。
如果存在至少一個還未通過程式驗證或程式再驗證的記憶單元，則從S750開始再執行上述過程。
而且，檢驗是否所有的記憶單元都已經通過程式驗證(例如，程式驗證和程式再驗證)(S760)。
當所有的記憶單元都已經通過程式驗證(例如，程式驗證和程式再驗證)時，結束程式操作。如果存在至少一個記憶單元還未通過程式驗證或程式再驗證，則從步驟S750開始再執行上述過程。
根據本公開的一個實施例，即使一記憶單元已經通過程式驗證一次，該記憶單元也經歷程式再驗證，以及如果該記憶單元的閾值電壓已經下降至其基礎電壓位準以下，那麼將額外的程式電壓施加到耦接至該記憶單元的字線，同時將耦接至其的位元線維持在高於正常程式許可電壓的再程式許可電壓處。因此，能夠防止記憶單元的閾值電壓由於資料保持特性的劣化而變寬。而且，被施加到位元線的再程式許可電壓隨著程式與驗證操作被執行的次數增加而增大，使得經歷再程式操作的記憶單元可以被迅速地程式化。
圖7是圖示包括圖1中的半導體記憶體裝置的記憶體系統的方塊圖。
參見圖7，記憶體系統1000包括半導體記憶體裝置100和控制器1000。
半導體記憶體裝置100可以與參照圖1而描述的半導體記憶體裝置相同，因此將省略對其的重複描述。
控制器1000耦接至主機Host和半導體記憶體裝置100。控制器1000回應於來自主機Host的請求來存取半導體記憶體裝置100。例如，控制器1000控制半導體記憶體裝置100的讀取操作、寫入操作、抹除操作和背景操作。控制器1000提供半導體記憶體裝置100與主機Host之間的介面。控制器1000驅動韌體以控制半導體記憶體裝置100。
控制器1000包括隨機存取記憶體(在下文中稱作RAM)1110、處理單元1120、主機介面1130、記憶體介面1140和錯誤校正區塊1150。RAM 1110被用作處理單元1120的操作記憶體、半導體記憶體裝置100與主機Host之間的高速緩衝記憶體以及半導體記憶體裝置100與主機Host之間的緩衝記憶體中的至少一種。處理單元1120控制控制器1100的總體操作。而且，當讀取操作被執行時，控制器1100可以任意地儲存從主機Host提供的程式資料。
主機介面1130包括用於在主機Host與控制器1100之間交換資料的協定。在一個實施例中，控制器1100通過各種介面協定(諸如，通用串列匯流排(USB)協定、多媒體卡(MMC)協定、周邊元件互連(peripheral component interconnection，PCI)協定、PCI-快速(PCI-express，PCI-E)協定、 先進技術附件(advanced technology attachment，ATA)協定、串列ATA協定、平行ATA協定、小型電腦小介面(small computer small interface，SCSI)協定、增強型小型磁碟介面(enhanced small disk interface，ESDI)協定、整合式驅動電子器件(integrated drive electronics，IDE)協定和私人協定)中的至少一種來與主機Host通信。
記憶體介面1140與半導體記憶體裝置100介面。例如，記憶體介面1140可以包括反及(NAND)介面或反或(NOR)介面。
錯誤校正區塊1150通過使用錯誤校正碼(ECC)來檢測並校正從半導體記憶體裝置100接收到的資料中的錯誤。處理單元1120可以基於錯誤校正區塊1150的錯誤檢測結果來調節讀取電壓，並控制半導體記憶體裝置100來執行再讀取操作。在一個實施例中，錯誤校正區塊1150可以被提供為控制器1100的部件。
控制器1100和半導體記憶體裝置100可以整合在一個半導體裝置中。在一個實施例中，控制器1100和半導體記憶體裝置100可以整合在一個半導體裝置中以構成單個記憶卡。例如，控制器1100和半導體記憶體裝置100可以整合在一個半導體裝置中以構成記憶卡，諸如PC卡(諸如國際個人電腦記憶卡協會(PCMCIA))、小型快閃(CF)卡、智慧媒體卡(SMC)、記憶棒、多媒體卡(例如，MMC、RS-MMC或微型MMC)、SD卡(例如，SD、迷你SD、微型SD或SDHC)或通用快閃儲存器(UFS)。
控制器1100和半導體記憶體裝置100可以整合成在一個半導體裝置中以構成諸如固態驅動(在下文中被稱作SSD)的半導體驅動。半導體驅動SSD包括被配置用來將資料儲存在半導體記憶體中的儲存裝 置。如果記憶體系統1000被用作半導體驅動SSD，則耦接至記憶體系統1000的主機Host的操作速度可以提升。
在一個實施例中，記憶體系統1000可以被提供作為電子裝置(諸如，電腦、超級行動PC(UMPC)、工作站、上網本(net-book)、個人數位助理(PDA)、可攜式電腦、網路平板電腦、無線電話、行動電話、智慧型手機、電子書、可攜式多媒體播放器(PMP)、可攜式遊戲機、導航系統、黑盒子、數位相機、三維電視、數位錄音機、數位音訊播放器、數位圖像記錄器、數位圖像播放機、數位錄影機、數位視訊播放器、能夠在無線環境中傳送/接收資訊的裝置、構成家用網路的各種電子裝置中的一種、構成電腦網路的各種電子裝置中的一種、構成遠端資訊處理網路的各種電子裝置中的一種、RFID裝置或者構成電腦系統的各種部件中的一種)的各種部件中的一種。
在一個實施例中，半導體記憶體裝置100或記憶體系統1000可以以各種形式來封裝。例如，半導體記憶體裝置100或記憶體系統1000可以以諸如疊層封裝(PoP)、球格陣列(BGA)、晶片尺寸封裝(CSP)、塑料引線晶片載體(plastic leaded chip carrier，PLCC)、塑料雙列直插式封裝(PDIP)、窩伏爾封裝式晶粒(die in Waffle pack)、晶圓形式晶粒、板上晶片(COB)、陶瓷雙列直插式封裝(CERDIP)、塑料公制四方扁平封裝(MQFP)、薄型四方扁平封裝(TQFP)、小外型積體電路(SOIC)、緊縮小外型封裝(SSOP)、薄型小外型封裝(TSOP)、薄型四方扁平封裝(TQFP)、系統級封裝(SIP)、多晶片封裝(MCP)、晶片級製造封裝(WFP)或晶片級處理堆疊封裝(WSP)的方式來封裝。
圖8是圖示圖7中的記憶體系統的應用示例的方塊圖。
參見圖8，記憶體系統2000包括半導體記憶體裝置2100和控制器2200。半導體記憶體裝置2100包括多個半導體記憶體晶片。複數個半導體記憶體晶片被劃分為複數個組。
在圖8中，圖示了複數個組通過第一通道CH1到第k通道CHk來與控制器2200通信。每個半導體記憶體晶片可以類似於參照圖1而描述的半導體記憶體裝置100來配置和操作。
每個組通過共用通道來與控制器2200通信。控制器2200類似於參照圖6而描述的控制器1100來配置。控制器2200通過複數個通道CH1到CHk來控制半導體記憶體裝置2100的複數個記憶體晶片。
圖9是圖示包括參照圖8而描述的記憶體系統的電腦系統的方塊圖。
參見圖10，電腦系統300包括中央處理單元3100、RAM 3200、使用者介面3300、電源3400、系統匯流排3500和記憶體系統2000。
記憶體系統2000通過系統匯流排3500來電連接到中央處理單元3100、RAM 3200、使用者介面3300和電源3400。通過使用者介面3300而提供的資料或被中央處理單元3100處理過的資料被儲存在記憶體系統2000中。
在圖9中，圖示為半導體記憶體裝置2100通過控制器2200來耦接至系統匯流排3500。然而，半導體記憶體裝置2100可以直接連接到系統匯流排3500。在這種情形下，控制器2200的功能可以由中央處理單元3100和RAM 3200來執行。
在圖9中，圖示為參照圖8而描述的記憶體系統2000被提供。然而，記憶體系統2000可以用參照圖8而描述的記憶體系統1000來取代。在一個實施例中，電腦系統3000可以包括參照圖7和圖8而描述的記憶體系統1000和記憶體系統2000二者。
在一個實施例中，對先前已經通過程式驗證的記憶單元執行再驗證操作，然後對被發現程式再驗證已經失敗的先前驗證通過的記憶單元執行再程式操作。在一個實施例中，在再程式操作期間，耦接至經歷再程式操作的記憶單元的位元線的電壓位準(即，再程式許可電壓)高於正常程式許可電壓。因此，能夠改善半導體記憶體裝置的資料保持特性。
在本文中已經公開了示例性實施例，儘管使用了特定術語，但它們僅在一般意義和描述意義上使用和解釋，而不用於限制的目的。在一些示例中，提交本申請對本領域技術人員將明顯的是，除非具體指出，否則關於特定實施例而描述的特徵、特性及/或元件可以單獨地使用，或者可以結合關於其他實施例而描述的特徵、特性及/或元件來使用。相應地，本領域技術人員將理解，在不脫離如所附申請專利範圍書所陳述的本公開的精神和範圍的情況下，可以在形式和細節上做出各種改變。
S210-S310‧‧‧步驟

Claims (18)

  1. 一種半導體記憶體裝置，包括：記憶單元陣列，包括複數個記憶單元；週邊電路，被配置用來施加程式電壓並驗證所述記憶單元陣列的程式是否已經完成；以及控制邏輯，被配置用來控制所述週邊電路以在施加再程式許可電壓到耦接至先前通過程式驗證但程式再驗證已經失敗的記憶單元的位元線的同時施加被增大的程式電壓到所述記憶單元陣列。
  2. 如申請專利範圍第1項的半導體記憶體裝置，其中，所述再程式許可電壓低於程式禁止電壓而高於程式許可電壓。
  3. 如申請專利範圍第1項的半導體記憶體裝置，其中，所述控制邏輯控制所述週邊電路使得當程式操作被重複執行時程式電壓以階躍電壓增大。
  4. 如申請專利範圍第3項的半導體記憶體裝置，其中，所述再程式許可電壓為所述階躍電壓的二倍或三倍大的電壓。
  5. 如申請專利範圍第1項的半導體記憶體裝置，其中，如果對先前已經通過程式驗證的所述記憶單元在程式禁止模式中重複施加了設定次數的程式電壓，則對所述記憶單元執行再驗證操作。
  6. 如申請專利範圍第1項的半導體記憶體裝置，其中，隨著程式與驗證操作被執行的次數增加，所述控制邏輯增大再程式許可電壓。
  7. 如申請專利範圍第6項的半導體記憶體裝置，其中，所述控制邏輯按等於或小於階躍電壓的電壓來逐漸增大所述再程式許可電壓。
  8. 一種操作半導體記憶體裝置的方法，所述方法包括：施加程式電壓到從複數個記憶單元之中選擇的記憶單元；對被選擇的所述記憶單元執行程式驗證操作；如果至少一個記憶單元還未通過所述程式驗證，則施加被增大的程式電壓到所述記憶單元；以及如果任何先前驗證通過的記憶單元被發現程式再驗證操作中的程式驗證已經失敗，則在施加再程式許可電壓到耦接至所述記憶單元的位元線的同時施加被增大的程式電壓到所述記憶單元。
  9. 如申請專利範圍第8項的方法，其中，所述再程式許可電壓低於程式禁止電壓而高於程式許可電壓。
  10. 如申請專利範圍第8項的方法，其中，所述再程式許可電壓為階躍電壓的二倍或三倍大的電壓。
  11. 如申請專利範圍第8項的方法，其中，如果對處於程式禁止模式中的先前已經通過程式驗證的所述記憶單元重複施加了設定次數的程式電壓，則對所述記憶單元執行再驗證操作。
  12. 如申請專利範圍第11項的方法，其中，在施加程式禁止電壓到耦接至已經通過程式驗證的所述記憶單元的位元線之後，施加所述程式電壓到字線。
  13. 一種操作半導體記憶體裝置的方法，所述方法包括：施加程式電壓到從複數個記憶單元之中選擇的記憶單元；對被選擇的所述記憶單元執行程式驗證操作；在施加程式禁止電壓到耦接至已經通過程式驗證的記憶單元的位元線 並施加程式許可電壓到耦接至從未通過程式驗證的記憶單元的位元線的同時，施加被增大的程式電壓到字線；對已經通過所述程式驗證的記憶單元執行第一程式再驗證操作；以及在施加第一再程式許可電壓到耦接至先前通過所述程式驗證但所述第一程式再驗證已經失敗的記憶單元的位元線的同時，施加被增大的程式電壓。
  14. 如申請專利範圍第13項的方法，還包括：對已經通過所述第一程式再驗證的所述記憶單元執行第二程式再驗證操作；以及在施加第二再程式許可電壓到耦接至先前通過所述程式驗證和所述第一程式再驗證但所述第二程式再驗證已經失敗的記憶單元的位元線的同時施加被增大的程式電壓。
  15. 如申請專利範圍第14項的方法，其中，所述第二再程式許可電壓高於所述第一再程式許可電壓。
  16. 如申請專利範圍第13項的方法，其中，所述程式電壓是按ISPP的階躍電壓來增大的。
  17. 如申請專利範圍第16項的方法，其中，所述第一再程式許可電壓是所述階躍電壓的二倍大，而所述第二再程式許可電壓是所述階躍電壓的三倍大。
  18. 如申請專利範圍第13項的方法，其中，如果所有的記憶單元都已經通過所述程式驗證和所述程式再驗證，則所述程式操作結束。
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