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TW201616472A - 具元件變異補償之驅動電路及其操作方法 - Google Patents

具元件變異補償之驅動電路及其操作方法 Download PDF

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TW201616472A
TW201616472A TW103136281A TW103136281A TW201616472A TW 201616472 A TW201616472 A TW 201616472A TW 103136281 A TW103136281 A TW 103136281A TW 103136281 A TW103136281 A TW 103136281A TW 201616472 A TW201616472 A TW 201616472A
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switch
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coupled
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吳紀良
戴亞翔
葉永輝
蔡宗樺
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財團法人工業技術研究院
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Abstract

一種具元件變異補償功能之驅動電路及其操作方法。驅動電路包括上拉開關單元、隔離開關與下拉開關單元。上拉開關單元的第一端耦接至第一電壓。上拉開關單元的第二端耦接至驅動電路的輸出端。隔離開關的第一端耦接至上拉開關單元的第二端。下拉開關單元的第一端耦接至隔離開關的第二端。下拉開關單元的第二端耦接至第二電壓。下拉開關單元具有元件變異補償功能。

Description

具元件變異補償之驅動電路及其操作方法
本揭露是有關於一種驅動電路，且特別是有關於一種具元件變異補償之驅動電路及其操作方法。
顯示面板的習知閘極驅動電路使用N型薄膜電晶體(thin film transistor,TFT)。為了持續關閉在掃描線(閘極線)上像素的薄膜電晶體，閘極驅動電路需要把掃描線的電壓(薄膜電晶體的閘極電壓)保持在低電位。在習知閘極驅動電路中，提供低電位的下拉(pull-down)電路需持續開啟，造成薄膜電晶體的持續偏壓。因在持續高電壓偏壓的操作條件下，薄膜電晶體可能產生特性漂移的現象(例如特性衰退及/或臨界電壓的漂移)。薄膜電晶體的特性衰退會使其工作壽命縮短，而電晶體臨界電壓(threshold voltage,Vth)的漂移將影響閘極驅動電路的可靠度。
本揭露實施例提供一種驅動電路及其操作方法，其可以補償元件的臨界電壓變異。
本揭露的一實施例提供一種驅動電路，包括上拉開關單元、隔離開關與下拉開關單元。上拉開關單元的第一端耦接至第一電壓。上拉開關單元的第二端耦接至驅動電路的輸出端。隔離開關的第一端耦接至上拉開關單元的第二端。下拉開關單元的第一端耦接至隔離開關的第二端。下拉開關單元的第二端耦接至第二電壓。當驅動電路操作於初始化模式時，該隔離開關為截止，上述下拉開關單元可以取樣下拉開關單元的臨界電壓而獲得下拉臨界電壓值。當驅動電路操作於正常模式時，上述的隔離開關為導通，下拉開關單元使用該截止電壓值補償該下拉開關單元的輸入電壓。
在本揭露的一實施例中，上述下拉開關單元包括下拉開關以及下拉開關補償電路。下拉開關的第一端耦接至隔離開關的第二端。下拉開關的第二端耦接至第二電壓。下拉開關補償電路耦接於該下拉開關單元的控制端與該下拉開關的控制端之間。當驅動電路操作於初始化模式時，該下拉開關補償電路取樣該下拉開關的臨界電壓而獲得下拉臨界電壓值。當驅動電路操作於正常模式時，該下拉開關補償電路使用該下拉臨界電壓值補償該下拉開關的輸入電壓。
在本揭露的一實施例中，上述的下拉開關補償電路包括電容、第一開關、第二開關以及第三開關。電容的第一端與第二 端分別耦接於該下拉開關單元的控制端與該下拉開關的控制端。第一開關的第一端與第二端分別耦接於第三電壓與該電容的第二端。第二開關的第一端與第二端分別耦接於該電容的第二端與該下拉開關的第一端。第三開關的第一端與第二端分別耦接於該電容的第一端與該下拉開關的第二端。
在本揭露的一實施例中，上述的下拉開關補償電路包括電容、第一開關、第二開關以及第三開關。電容的第一端與第二端分別耦接於該下拉開關單元的控制端與該下拉開關的控制端。第一開關的第一端與第二端分別耦接於第三電壓與該電容的第二端。第二開關的第一端與第二端分別耦接於該電容的第二端與該下拉開關的第一端。第三開關的第一端與第二端分別耦接於該電容的第一端與第四電壓。在本揭露的一實施例中，上述的第三電壓為第一系統電壓，而第四電壓為第二系統電壓。
在本揭露的一實施例中，上述的驅動電路更包括隔離開關補償電路。隔離開關補償電路耦接於該隔離開關的控制端。當驅動電路操作於初始化模式時，隔離開關補償電路取樣該隔離開關的臨界電壓而獲得隔離臨界電壓值。當驅動電路操作於正常模式時，隔離開關補償電路使用該隔離臨界電壓值補償該隔離開關的輸入電壓。
在本揭露的一實施例中，上述的隔離開關補償電路包括電容、第一開關、第二開關以及第三開關。電容的第一端與第二端分別耦接於控制電壓與該隔離開關的控制端。第一開關的第一 端與第二端分別耦接於參考電壓與該電容的第二端。第二開關的第一端與第二端分別耦接於該電容的第二端與該隔離開關的第一端。第三開關的第一端與第二端分別耦接於該電容的第一端與該隔離開關的第二端。
在本揭露的一實施例中，上述的隔離開關補償電路包括第一電容、第二電容、第一開關、第二開關、第三開關以及第四開關。第一電容的第一端耦接於控制電壓。第二電容的第一端與第二端分別耦接於該第一電容的第二端與該隔離開關的控制端。第一開關的第一端與第二端分別耦接於參考電壓與該第二電容的第二端。第二開關的第一端與第二端分別耦接於該第二電容的第二端與該隔離開關的第一端。第三開關的第一端與第二端分別耦接於該第二電容的第一端與該隔離開關的第二端。第四開關的第一端與第二端分別耦接於該第一電容的第一端與第二端。
在本揭露的一實施例中，上述的隔離開關補償電路包括第一電容、第二電容、第一開關、第二開關以及第三開關。第一電容的第一端耦接於控制電壓。第二電容的第一端與第二端分別耦接於該第一電容的第二端與該隔離開關的控制端。第一開關的第一端與第二端分別耦接於參考電壓與該第二電容的第二端。第二開關的第一端與第二端分別耦接於該第二電容的第一端與該隔離開關的第二端。第三開關的第一端與第二端分別耦接於該第一電容的第一端與第二端。
在本揭露的一實施例中，上述的驅動電路更包括輸出下 拉開關。輸出下拉開關的第一端耦接至該驅動電路的輸出端。輸出下拉開關的第二端耦接至該第二電壓。
在本揭露的一實施例中，上述的驅動電路更包括控制單元。控制單元的輸入端耦接至該驅動電路的輸入端。控制單元的第一輸出端與第二輸出端分別耦接至該上拉開關單元的控制端與該下拉開關單元的控制端。
在本揭露的一實施例中，上述的控制單元包括第一電晶體、第二電晶體、第三電晶體以及第四電晶體。第一電晶體的第一端耦接至第一電壓。第一電晶體的第二端耦接至該上拉開關單元的控制端。第一電晶體的控制端耦接至該驅動電路的輸入端。第二電晶體的第一端耦接至該第一電晶體的第二端。第二電晶體的第二端耦接至該第二電壓。第二電晶體的控制端耦接至該下拉開關單元的控制端。第三電晶體的第一端耦接至該第一電壓。第三電晶體的第二端耦接至該第二電晶體的控制端。第四電晶體的第一端耦接至該第三電晶體的第二端。第四電晶體的第二端耦接至該第二電壓。第四電晶體的控制端耦接至該驅動電路的輸入端。
本揭露的一實施例提供一種驅動電路的操作方法。其中，該驅動電路包括上拉開關單元、隔離開關與下拉開關單元。上拉開關單元的第一端與第二端分別耦接至第一電壓與該驅動電路的輸出端，其中該第一電壓為第一系統電壓。隔離開關的第一端耦接至該上拉開關單元的第二端。下拉開關單元的第一端與第二端分別耦接至該隔離開關的第二端與第二電壓，其中該第二電 壓為第二系統電壓。所述操作方法包括：當該驅動電路操作於初始化模式時，截止該隔離開關；當該驅動電路操作於該初始化模式時，取樣該下拉開關單元的臨界電壓而獲得下拉臨界電壓值；當該驅動電路操作於一正常模式時，導通該隔離開關；以及當該驅動電路操作於該正常模式時，使用該下拉臨界電壓值補償該下拉開關單元的輸入電壓。
在本揭露的一實施例中，上述下拉開關單元包括一下拉開關。下拉開關的第一端耦接至該隔離開關的第二端。下拉開關的第二端耦接至該第二電壓。所述操作方法包括：當該驅動電路操作於該初始化模式時，取樣該下拉開關的臨界電壓而獲得該下拉臨界電壓值；以及當該驅動電路操作於該正常模式時，使用該下拉臨界電壓值補償該下拉開關的輸入電壓。
在本揭露的一實施例中，上述下拉開關單元更包括電容。電容的第一端與第二端分別耦接於該下拉開關單元的控制端與該下拉開關的控制端。所述取樣該下拉開關的該臨界電壓之步驟包括：於該初始化模式的充電期間，使該電容的第一端與第二端分別耦接該下拉開關的第二端與第三電壓；以及於該初始化模式的放電期間，使該電容的第一端耦接該下拉開關的第二端，以及使該電容的第二端耦接該下拉開關的第一端與控制端。
在本揭露的一實施例中，上述下拉開關單元更包括電容。電容的第一端與第二端分別耦接於該下拉開關單元的控制端與該下拉開關的控制端。所述取樣該下拉開關的該臨界電壓之步 驟包括：於該初始化模式的充電期間，使該電容的第二端與第一端分別耦接第三電壓與第四電壓；以及於該初始化模式的放電期間，使該電容的第一端耦接該第四電壓，以及使該電容的第二端耦接該下拉開關的第一端與控制端。
在本揭露的一實施例中，上述的操作方法更包括：當該驅動電路操作於該初始化模式時，取樣該隔離開關的臨界電壓而獲得隔離臨界電壓值；以及當該驅動電路操作於該正常模式時，使用該隔離臨界電壓值補償該隔離開關的輸入電壓。
在本揭露的一實施例中，上述的驅動電路更包括電容。電容的第一端與第二端分別耦接於控制電壓與該隔離開關的控制端。所述取樣該隔離開關的該臨界電壓之步驟包括：於該初始化模式的充電期間，使該電容的第二端與第一端分別耦接第一參考電壓與第二參考電壓；以及於該初始化模式的放電期間，使該電容的第一端耦接該隔離開關的第二端，以及使該電容的第二端耦接該隔離開關的第一端與控制端。
在本揭露的一實施例中，上述的驅動電路更包括電容。電容的第一端與第二端分別耦接於控制電壓與該隔離開關的控制端。所述取樣該隔離開關的該臨界電壓之步驟包括：於該初始化模式的充電期間，使該電容的第二端與第一端分別耦接第一參考電壓與第二參考電壓；以及於該初始化模式的放電期間，使該電容的第一端耦接該隔離開關的第二端，以及使該電容的第二端耦接該第一參考電壓與該隔離開關的控制端。
在本揭露的一實施例中，上述的操作方法更包括：當該驅動電路操作於該初始化模式時，下拉該驅動電路的輸出端的電壓至該第二電壓。
基於上述，本揭露實施例所述驅動電路及其操作方法可以利用下拉開關單元取樣其內部的下拉開關的臨界電壓。當驅動電路操作於正常模式時，下拉開關單元可以依據經取樣的臨界電壓去補償下拉開關單元的輸入電壓。因此，本揭露實施例所述驅動電路及其操作方法可以補償元件的臨界電壓變異。
為讓本揭露能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
100‧‧‧驅動電路
110‧‧‧上拉開關單元
120‧‧‧隔離開關
130‧‧‧下拉開關單元
131‧‧‧下拉開關
132、133‧‧‧下拉開關補償電路
139‧‧‧控制端
140‧‧‧控制單元
141‧‧‧第一電晶體
142‧‧‧第二電晶體
143‧‧‧第三電晶體
144‧‧‧第四電晶體
211‧‧‧電容
221‧‧‧第一開關
222‧‧‧第二開關
223、224‧‧‧第三開關
450‧‧‧輸出下拉開關
500‧‧‧驅動電路
560‧‧‧隔離開關補償電路
561‧‧‧電容、第二電容
562‧‧‧第一開關
563‧‧‧第二開關
564‧‧‧第三開關
565‧‧‧電容、第一電容
566‧‧‧第四開關
P1‧‧‧充電期間
P2‧‧‧放電期間
P3‧‧‧充電期間
P4‧‧‧放電期間
PI‧‧‧初始化模式
PI1‧‧‧第一期間
PI2‧‧‧第二期間
S110~S150‧‧‧步驟
V0‧‧‧控制電壓
V1‧‧‧第一電壓
V2‧‧‧第二電壓
V3‧‧‧控制電壓
V4‧‧‧電壓
V5~V11‧‧‧控制信號
Vc1、Vc2‧‧‧電壓
Vdd‧‧‧系統電壓
-Vdd‧‧‧負系統電壓
Vin‧‧‧輸入端
Vout‧‧‧輸出端
Vp2‧‧‧電壓
Vss‧‧‧接地電壓
圖1A是依照本揭露一實施例說明一種驅動電路的電路方塊示意圖。
圖1B是依照本揭露一實施例說明一種驅動電路的操作方法流程示意圖。
圖2是依照本揭露一實施例說明圖1A所示驅動電路的電路示意圖。
圖3是依照本揭露一實施例說明圖2所示控制信號之時序示意圖。
圖4是依照本揭露另一實施例說明圖1A所示驅動電路的電 路示意圖。
圖5是依照本揭露另一實施例說明一種驅動電路的電路方塊示意圖。
圖6是依照本揭露一實施例說明圖5所示驅動電路的電路示意圖。
圖7是依照本揭露一實施例說明圖6所示控制信號之時序示意圖。
圖8是依照本揭露另一實施例說明圖5所示驅動電路的電路示意圖。
圖9是依照本揭露一實施例說明圖8所示控制信號之時序示意圖。
圖10是依照本揭露又一實施例說明圖5所示驅動電路的電路示意圖。
在本案說明書全文(包括申請專利範圍)中所使用的「耦接」一詞可指任何直接或間接的連接手段。舉例而言，若文中描述第一裝置耦接於第二裝置，則應該被解釋成該第一裝置可以直接連接於該第二裝置，或者該第一裝置可以透過其他裝置或某種連接手段而間接地連接至該第二裝置。另外，凡可能之處，在圖式及實施方式中使用相同標號的元件/構件/步驟代表相同或類似部分。不同實施例中使用相同標號或使用相同用語的元件/構件/ 步驟可以相互參照相關說明。
驅動電路可以依據輸入信號的準位而產生對應的輸出信號來驅動負載電路。在驅動電路的輸出長時間維持在相同準位的情況下，其內部電晶體需要持續被偏壓。以推挽輸出電路為例，在驅動電路的推挽輸出信號維持在低邏輯準位的情況下，驅動電路內推挽輸出電路的下拉(pull-down)電晶體(例如N型電晶體)的偏壓電壓需要持續在高邏輯電位。提供低輸出電位的下拉電晶體因為持續被施加高電壓，造成其電晶體特性可能產生漂移的現象(例如特性衰退及/或臨界電壓的漂移)。
再舉例來說，顯示面板的閘極驅動電路可以使用N型薄膜電晶體(thin film transistor,TFT)。為了持續關閉在掃描線(閘極線)上像素的薄膜電晶體，閘極驅動電路需要把掃描線的電壓(薄膜電晶體的閘極電壓)保持在低電位。在習知閘極驅動電路中，提供低電位的下拉(pull-down)電路需持續開啟，造成薄膜電晶體的持續偏壓。在持續高電壓偏壓的操作條件下，薄膜電晶體可能產生特性漂移的現象(例如特性衰退及/或臨界電壓的漂移)。薄膜電晶體的特性衰退會使其工作壽命縮短，而電晶體臨界電壓(threshold voltage,Vth)的漂移將影響閘極驅動電路的可靠度。
要解決這個問題，一些實施例將利用多組下拉電路/元件分擔下拉功能，以降低下拉電路/元件的占空比(duty cycle)。然而，隨著操作時間拉長，這些下拉電路/元件仍會產生臨界電壓漂移的現象。再者，在驅動電路的製作過程中可能會發生製程漂移現象。 製程漂移會改變電晶體的特性，例如使電晶體的臨界電壓發生變異。如何提高驅動電路的可靠度，並有效弭平元件間臨界電壓變異造成的影響，是個必須解決的問題。
下述諸實施例將說明具元件變異補償之驅動電路及其操作方法。驅動電路可以直接補償元件特性，達到補償下拉開關(例如薄膜電晶體或是其他開關元件)的臨界電壓變異。此驅動電路可以具有臨界電壓補償功能，以提高可靠度與精確性。
圖1A是依照本揭露一實施例說明一種驅動電路100的電路方塊示意圖。驅動電路100包括上拉(pull-up)開關單元110、隔離開關120、下拉開關單元130以及控制單元140。上拉開關單元110的第一端耦接至第一電壓V1。上拉開關單元110的第二端耦接至驅動電路100的輸出端Vout。隔離開關120的第一端耦接至上拉開關單元110的第二端。下拉開關單元130的第一端耦接至隔離開關120的第二端。下拉開關單元130的第二端耦接至第二電壓V2。上述第一電壓V1與第二電壓V2可以是任何準位的電壓，其中第一電壓V1大於第二電壓V2。舉例來說(但不受限於此)，第一電壓V1可以是第一系統電壓(例如系統電壓Vdd或是其他電壓)，該第二電壓V2可以是第二系統電壓(例接地電壓Vss或是其他電壓)。在另一實施例中，第一電壓V1可以是時脈信號(clock signal)，而第二電壓V2可以是第二系統電壓(例接地電壓Vss或是其他電壓)。在其他實施例中，此第二系統電壓(第二電壓V2)可能是任何大於0V的固定電壓、接地電壓或負電壓。
隔離開關120受控於控制電壓V3。當驅動電路100操作於正常模式時，隔離開關120為導通。當驅動電路100操作於初始化模式時，隔離開關120為截止。
控制單元140是任何輸入級電路，例如差動輸入對(differential input pair)電路、移位暫存器(shift register)、多工器(multiplexor)或是其他輸入級。控制單元140的輸入端耦接至驅動電路100的輸入端Vin。控制單元140的第一輸出端與第二輸出端分別耦接至上拉開關單元110的控制端與下拉開關單元130的控制端139。於正常模式中，隔離開關120為導通。依據輸入端Vin的準位，控制單元140可以對應控制上拉開關單元110與下拉開關單元130，使其以推挽(Push-pull)方式共同產生輸出端Vout的信號。
當驅動電路100操作於初始化模式時，而下拉開關單元130取樣下拉開關單元130的臨界電壓(threshold voltage,Vth)而獲得下拉臨界電壓值。驅動電路100可以利用下拉開關單元130取樣其內部的下拉開關的臨界電壓。因此，當驅動電路100操作於正常模式時，而下拉開關單元130可以使用該下拉臨界電壓值去補償下拉開關單元130的輸入電壓。
在此說明驅動電路100的操作方法。圖1B是依照本揭露一實施例說明一種驅動電路的操作方法流程示意圖。步驟S110可以判斷驅動電路100的操作模式。圖1A與圖1B可以相互參照。當步驟S110判斷驅動電路100操作於初始化模式時，截止隔離開 關120(步驟S120)，並且取樣該具補償功能的下拉開關單元130的臨界電壓而獲得第一臨界電壓值(步驟S130)。當步驟S110判斷驅動電路100操作於正常模式時，導通隔離開關120(步驟S140)，以及使用該第一臨界電壓值補償該具補償功能的下拉開關單元130的輸入電壓(步驟S150)。
圖2是依照本揭露一實施例說明圖1A所示驅動電路100的電路示意圖。於圖2所示實施例中，控制單元140包括第一電晶體141、第二電晶體142、第三電晶體143以及第四電晶體144。第一電晶體141的第一端耦接至第三電壓(第一系統電壓，例如系統電壓Vdd或其他固定電壓)。第一電晶體141的第二端耦接至上拉開關單元110的控制端。第一電晶體141的控制端耦接至驅動電路100的輸入端Vin。第二電晶體142的第一端耦接至第一電晶體141的第二端。第二電晶體142的第二端耦接至第二電壓(第二系統電壓，例如接地電壓Vss或其他固定電壓)。第二電晶體142的控制端耦接至下拉開關單元130的控制端139。第三電晶體143的第一端耦接至第三電壓(例如系統電壓Vdd)。第三電晶體143的第二端耦接至第二電晶體142的控制端與下拉開關單元130的控制端139。第三電晶體143的控制端受控於電壓V4。電壓V4可以是時脈信號(clock signal)或固定準位的偏壓電壓。第四電晶體144的第一端耦接至第三電晶體143的第二端。第四電晶體144的第二端耦接至第二電壓(例如接地電壓Vss)。第四電晶體144的控制端耦接至驅動電路100的輸入端Vin。
於圖2所示實施例中，下拉開關單元130包括下拉開關131以及下拉開關補償電路132。下拉開關131的第一端耦接至隔離開關120的第二端。下拉開關131的第二端耦接至第二電壓(第二系統電壓，例如接地電壓Vss或其他固定電壓)。下拉開關補償電路132耦接於下拉開關單元130的控制端139與下拉開關131的控制端之間。當驅動電路100操作於初始化模式(例如圖3所示初始化模式PI)時，下拉開關補償電路132可以取樣下拉開關131的臨界電壓(threshold voltage,Vth)而獲得下拉臨界電壓值。當驅動電路100操作於正常模式(例如圖3所示正常模式PN)時，下拉開關補償電路132使用該下拉臨界電壓值補償下拉開關131的輸入電壓。
於圖2所示實施例中，下拉開關補償電路132包括電容211、第一開關221、第二開關222以及第三開關223。電容211的第一端與第二端分別耦接於下拉開關單元130的控制端139與下拉開關131的控制端。第一開關221的第一端與第二端分別耦接於第三電壓(例如系統電壓Vdd)與電容211的第二端。第二開關222的第一端與第二端分別耦接於電容211的第二端與下拉開關131的第一端。第三開關223的第一端與第二端分別耦接於電容211的第一端與下拉開關131的第二端。
圖3是依照本揭露一實施例說明圖2所示控制信號之時序示意圖。圖3所示初始化模式PI可以在正常模式PN之前進行。在其他實施例中，初始化模式PI可在每個訊框(Frame)的Vin 啟動之前進行。請參照圖2與圖3，當驅動電路100操作於初始化模式PI時，控制電壓V3使隔離開關120截止。於初始化模式PI的充電期間P1，控制信號V5與V7分別使第一開關221與第三開關223導通，以及控制信號V6使第二開關222截止。因此於充電期間P1，導通的第一開關221與第三開關223可以使電容211的第一端與第二端分別耦接下拉開關131的第二端與第三電壓(例如系統電壓Vdd)。此時，系統電壓Vdd與下拉開關131的第二端的電位差被儲存於電容211。
於初始化模式PI的放電期間P2，控制信號V6與V7分別使第二開關222與第三開關223導通，以及控制信號V5使第一開關221截止。因此於放電期間P2，導通的第三開關223可以使電容211的第一端耦接下拉開關131的第二端，以及導通的第二開關222可以使該電容211的第二端耦接下拉開關131的第一端。此時，下拉開關131被接成二極體形式的電晶體(diode-connected transistor)，使得電容211放電。電容211的電荷經由第二開關222與下拉開關131放電至接地電壓Vss，直到下拉開關131的閘極-源極電壓約略等於下拉開關131的臨界電壓(threshold voltage,Vth)。因此，下拉開關131的臨界電壓可以被儲存於電容211。也就是說，若下拉開關單元130的控制端139的電壓為Vp2，下拉開關131的控制端的電壓為Vc1，下拉開關131的臨界電壓為Vth1，則電容211的兩端壓差為Vc1-Vp2=Vth1。
當驅動電路100操作於正常模式PN時，控制電壓V3使 隔離開關120為導通。此時，下拉開關131的汲極電流Id=K(Vc1-Vth1)2=K[(Vp2+Vth1)-Vth1]2=K(Vp2)2，其中K為常數。因此，圖2所示驅動電路100可以改善/消除下拉開關131的下拉臨界電壓值Vth1的變異影響。也就是說，圖2所示下拉開關補償電路132可以於初始化模式PI取樣下拉開關131的下拉臨界電壓值Vth1，然後在正常模式PN時使用下拉臨界電壓值Vth1去補償下拉開關單元130的輸入電壓(下拉開關131的控制端電壓Vc1)。
圖1A所示驅動電路100的實施方式不應受限於圖2所示方式。例如，圖4是依照本揭露另一實施例說明圖1A所示驅動電路100的電路示意圖。圖4所示實施例可以參照圖2與圖3的相關說明而類推之。於圖4所示實施例中，驅動電路100還包括輸出下拉開關450。輸出下拉開關450的第一端耦接至驅動電路100的輸出端Vout。輸出下拉開關450的第二端耦接至第二電壓(第二系統電壓，例如接地電壓Vss或是其他固定電壓)。輸出下拉開關450受控於控制電壓V0。當驅動電路100操作於初始化模式PI時，輸出下拉開關450為導通，以將驅動電路100的輸出端Vout的電壓下拉至第二電壓(例如接地電壓Vss)。因此，於初始化模式PI中輸出下拉開關450可以確保驅動電路100的輸出端Vout的電壓保持於低邏輯準位。當驅動電路100操作於正常模式PN時，輸出下拉開關450為截止，以避免影響驅動電路100的正常操作。
於圖4所示實施例中，下拉開關單元130包括下拉開關 131以及下拉開關補償電路133。下拉開關補償電路133包括電容211、第一開關221、第二開關222以及第三開關224。電容211的第一端與第二端分別耦接於下拉開關單元130的控制端139與下拉開關131的控制端。第一開關221的第一端與第二端分別耦接於第三電壓(第一系統電壓，例如系統電壓Vdd或是其他固定電壓)與電容211的第二端。第二開關222的第一端與第二端分別耦接於電容211的第二端與下拉開關131的第一端。第三開關224的第一端與第二端分別耦接於電容211的第一端與第四電壓(第二系統電壓，例如接地電壓Vss或是其他固定電壓)。
當驅動電路100操作於初始化模式PI時，控制電壓V3使隔離開關120截止。於初始化模式PI的充電期間P1，控制信號V5與V7分別使第一開關221與第三開關224導通，以及控制信號V6使第二開關222截止。因此於充電期間P1，導通的第一開關221與第三開關224可以使電容211的第二端與第一端分別耦接第三電壓(例如系統電壓Vdd)與第四電壓(例如接地電壓Vss)。此時，系統電壓Vdd與接地電壓Vss的電位差被儲存於電容211。
於初始化模式PI的放電期間P2，控制信號V6與V7分別使第二開關222與第三開關224導通，以及控制信號V5使第一開關221截止。因此於放電期間P2，導通的第三開關224可以使電容211的第一端耦接第四電壓(例如接地電壓Vss)，以及導通的第二開關222可以使電容211的第二端耦接下拉開關131的第 一端。此時，下拉開關131被接成二極體形式的電晶體，使得電容211放電。因此，下拉開關131的臨界電壓可以被儲存於電容211。也就是說，電容211的兩端壓差為Vc1-Vp2=Vth1。
當驅動電路100操作於正常模式PN時，控制電壓V3使隔離開關120為導通。此時，下拉開關131的汲極電流Id=K(Vc1-Vth1)2=K[(Vp2+Vth1)-Vth1]2=K(Vp2)2，其中K為常數。因此，圖4所示驅動電路100可以改善/消除下拉開關131的下拉臨界電壓值Vth1的變異影響。
圖5是依照本揭露另一實施例說明一種驅動電路500的電路方塊示意圖。驅動電路500包括上拉開關單元110、隔離開關120、下拉開關單元130、控制單元140以及隔離開關補償電路560。圖5所示上拉開關單元110、隔離開關120、下拉開關單元130與控制單元140可以參照圖1A至圖4的相關說明而類推之，故不再贅述。
於圖5所示實施例中，隔離開關補償電路560耦接於隔離開關120的控制端。當驅動電路500操作於初始化模式時，隔離開關補償電路560可以取樣隔離開關120的臨界電壓而獲得隔離臨界電壓值Vth2。當驅動電路500操作於正常模式時，隔離開關補償電路560可以使用該隔離臨界電壓值Vth2補償隔離開關120的輸入電壓。因此，當驅動電路500操作於正常模式時，除了下拉開關單元130可以使用下拉臨界電壓值Vth1去補償下拉開關單元130的輸入電壓之外，隔離開關補償電路560亦可以使用隔離 臨界電壓值Vth2去補償隔離開關120的輸入電壓。
圖6是依照本揭露一實施例說明圖5所示驅動電路500的電路示意圖。圖6所示驅動電路500包括上拉開關單元110、隔離開關120、下拉開關單元130、控制單元140、輸出下拉開關450以及隔離開關補償電路560。下拉開關單元130與控制單元140可以參照圖2至圖3的相關說明而類推之，而圖6所示輸出下拉開關450可以參照圖4的相關說明而類推之，故不再贅述。於圖6所示實施例中，下拉開關單元130包括下拉開關131以及下拉開關補償電路132。在另一實施例中，圖6所示下拉開關補償電路132可能被置換為圖4所示下拉開關補償電路133。
於圖6所示實施例中，隔離開關補償電路560包括電容561、第一開關562、第二開關563以及第三開關564。電容561的第一端與第二端分別耦接於控制電壓V3與隔離開關120的控制端。第一開關562的第一端與第二端分別耦接於第一參考電壓(第二系統電壓，例如接地電壓Vss或其他固定電壓)與電容561的第二端。第二開關563的第一端與第二端分別耦接於電容561的第二端與隔離開關120的第一端。第三開關564的第一端與第二端分別耦接於電容561的第一端與隔離開關120的第二端。
圖7是依照本揭露一實施例說明圖6所示控制信號之時序示意圖。圖7所示初始化模式PI可以在正常模式PN之前進行。在其他實施例中，初始化模式PI可在每個訊框(Frame)的Vin啟動之前進行。圖7所示實施例可以參照圖3的相關說明而類推 之。請參照圖6與圖7，當驅動電路500操作於初始化模式PI的第一期間PI1時，隔離開關補償電路560可以取樣隔離開關120的臨界電壓而獲得隔離臨界電壓值Vth2。當驅動電路500操作於初始化模式PI的第二期間PI2時，下拉開關補償電路132可以取樣下拉開關131的臨界電壓而獲得下拉臨界電壓值Vth1。當驅動電路500操作於正常模式PN時，下拉開關補償電路132可以使用下拉臨界電壓值Vth1補償下拉開關131的輸入電壓，而隔離開關補償電路560可以使用隔離臨界電壓值Vth2補償隔離開關120的輸入電壓。關於初始化模式PI的第二期間PI2的操作細節與正常模式PN的操作細節，請參照圖2至圖4所述初始化模式PI與正常模式PN的相關說明而類推之，故不再贅述。
請參照圖6與圖7，於初始化模式PI的第一期間PI1的充電期間P3，控制信號V8與V10分別使第一開關562與第三開關564導通，以及控制信號V9使第二開關563截止。因此於充電期間P3，導通的第一開關562與第三開關564可以使電容561的第二端與第一端分別耦接第一參考電壓(第二系統電壓，例如接地電壓Vss或是其他固定電壓)與第二參考電壓(例如由控制電壓V3所提供的負系統電壓，-Vdd)。此時，接地電壓Vss與負系統電壓-Vdd的電位差被儲存於電容561。
於初始化模式PI的第一期間PI1的放電期間P4，控制信號V9與V10分別使第二開關563與第三開關564導通，以及控制信號V8使第一開關562截止。因此於放電期間P4，導通的第 三開關564可以使電容561的第一端耦接隔離開關120的第二端，以及導通的第二開關563可以使電容561的第二端耦接隔離開關120的第一端。此時，隔離開關120被接成二極體形式的電晶體(diode-connected transistor)，使得電容561放電。電容561的電荷經由第二開關563與隔離開關120放電至負系統電壓-Vdd，直到隔離開關120的閘極-源極電壓約略等於隔離開關120的臨界電壓Vth2。因此，隔離開關120的隔離臨界電壓值Vth2可以被儲存於電容561。也就是說，若下拉開關131的控制端的電壓為Vc2，則電容561的兩端壓差為Vc2-V3=Vth2。
當驅動電路500操作於正常模式PN時，控制電壓V3使隔離開關120為導通。隔離開關120的汲極電流Id=K(Vc2-Vth2)2=K[(V3+Vth2)-Vth2]2=K(V3)2，其中K為常數。因此，圖6所示驅動電路500可以改善/消除隔離開關120的隔離臨界電壓值Vth2的變異影響。此外，下拉開關131的汲極電流Id=K(Vc1-Vth1)2=K[(Vp2+Vth1)-Vth1]2=K(Vp2)2，其中K為常數。因此，圖6所示驅動電路100可以改善/消除下拉開關131的下拉臨界電壓值Vth1的變異影響。也就是說，圖2所示隔離開關補償電路560與下拉開關補償電路132可以於初始化模式PI分別取樣隔離開關120的隔離臨界電壓值Vth2與下拉開關131的下拉臨界電壓值Vth1，然後在正常模式PN時使用隔離臨界電壓值Vth2與下拉臨界電壓值Vth1去分別補償隔離開關120的輸入電壓與下拉開關單元130的輸入電壓。
圖5所示驅動電路500的實施方式不應受限於圖6所示方式。例如，圖8是依照本揭露另一實施例說明圖5所示驅動電路500的電路示意圖。圖8所示實施例可以參照圖6與圖7的相關說明而類推之。於圖8所示實施例中，隔離開關補償電路560包括第一電容565、第二電容561、第一開關562、第二開關563、第三開關564以及第四開關566。第一電容565的第一端耦接於控制電壓V3。第二電容561的第一端與第二端分別耦接於第一電容565的第二端與隔離開關120的控制端。第一開關562的第一端與第二端分別耦接於參考電壓(第二系統電壓，例如接地電壓Vss或是其他固定電壓)與第二電容561的第二端。第二開關563的第一端與第二端分別耦接於第二電容561的第二端與隔離開關120的第一端。第三開關564的第一端與第二端分別耦接於第二電容561的第一端與隔離開關120的第二端。第四開關566的第一端與第二端分別耦接於第一電容565的第一端與第二端。
圖9是依照本揭露一實施例說明圖8所示控制信號之時序示意圖。圖9所示實施例可以參照圖7的相關說明而類推之，故不再贅述。請參照圖8與圖9，於初始化模式PI的第一期間PI1的充電期間P3，控制信號V11使第四開關566截止。於初始化模式PI的第一期間PI1的放電期間P4，控制信號V11使第四開關566導通。因此由控制電壓V3所提供的負系統電壓-Vdd可以被傳送至第二電容561的第一端。於充電期間P3，第二電容561的第二端與第一端分別耦接第一參考電壓(第二系統電壓，例如接地 電壓Vss或是其他固定電壓)與第二參考電壓(例如負系統電壓-Vdd)。於放電期間P4，第二電容561的第一端耦接隔離開關120的第二端，以及第二電容561的第二端耦接隔離開關120的第一端(此時為第二系統電壓，例如大於0V的固定電壓、接地電壓Vss或負的固定電壓)與隔離開關120的控制端。放電期間P4結束後，第二電容561的兩端壓差為Vc2-V3=Vth2。當驅動電路500操作於正常模式PN時，隔離開關120的汲極電流Id=K(Vc2-Vth2)2=K[(V3+Vth2)-Vth2]2=K(V3)2，其中K為常數。因此，圖8所示驅動電路500可以改善/消除隔離開關120的隔離臨界電壓值Vth2的變異影響。
圖10是依照本揭露又一實施例說明圖5所示驅動電路500的電路示意圖。於圖10所示實施例中，隔離開關補償電路560包括第一電容565、第二電容561、第一開關562、第三開關564以及第四開關566。圖10所示實施例可以參照圖8與圖9的相關說明而類推之，故不再贅述。不同於圖8所示實施例之處，在於圖10所示實施例省略了圖8所示第二開關563。
請參照圖9與圖10，於先前操作中，第四開關566曾經將第一電容565的兩端短路，使得第一電容565的兩端電壓差為0。於初始化模式PI的第一期間PI1的充電期間P3，控制信號V11使第四開關566截止，控制信號V8與V10使第一開關562與第三開關564導通，而控制電壓V3被下拉至負系統電壓-Vdd。負系統電壓-Vdd會經由第一電容565而施加於第二電容561的第一 端。接地電壓Vss會經由第一開關562而施加於第二電容561的第二端。因此，第二電容561會被充電，使得第一電容565的兩端電壓差約略為Vdd。此時，因為隔離開關120的閘源極電壓(閘極與源極的電壓差)大於隔離開關120的隔離臨界電壓值Vth2，使得隔離開關120為導通。因為第三開關564、隔離開關120與輸出下拉開關450為導通，使得第二電容561發生放電而降低了第二電容561的兩端電壓差，也就是降低隔離開關120的閘源極電壓。當隔離開關120的閘源極電壓不大於隔離臨界電壓值Vth2時，隔離開關120為截止，使得第二電容561停止放電。至此，隔離開關120的隔離臨界電壓值Vth2便被取樣/保存至第二電容561中。
於初始化模式PI的第一期間PI1的放電期間P4，控制信號V8與V10使第一開關562與第三開關564截止，以便將隔離臨界電壓值Vth2保存於第二電容561中。控制信號V11使第四開關566導通，因此可以將第一電容565的兩端電壓差重置為0。放電期間P4結束後，第二電容561的兩端壓差為Vth2。當驅動電路500操作於正常模式PN時，隔離開關120的汲極電流Id=K(Vc2-Vth2)2=K[(V3+Vth2)-Vth2]2=K(V3)2，其中K為常數。因此，圖10所示驅動電路500可以改善/消除隔離開關120的隔離臨界電壓值Vth2的變異影響。
綜上所述，上述諸實施例所述驅動電路及其操作方法可以利用下拉開關單元130取樣其內部的下拉開關131的臨界電壓。當驅動電路操作於正常模式時，下拉開關單元130可以依據 經取樣的臨界電壓去補償下拉開關單元130的輸入電壓。因此，本揭露實施例所述驅動電路及其操作方法可以補償元件的臨界電壓變異。
雖然本揭露已以實施例揭露如上，然其並非用以限定本揭露，任何所屬技術領域中具有通常知識者，在不脫離本揭露的精神和範圍內，當可作些許的更動與潤飾，故本揭露的保護範圍當視後附的申請專利範圍所界定者為準。
100‧‧‧驅動電路
110‧‧‧上拉開關單元
120‧‧‧隔離開關
130‧‧‧下拉開關單元
131‧‧‧下拉開關
132‧‧‧下拉開關補償電路
139‧‧‧控制端
140‧‧‧控制單元
141‧‧‧第一電晶體
142‧‧‧第二電晶體
143‧‧‧第三電晶體
144‧‧‧第四電晶體
211‧‧‧電容
221‧‧‧第一開關
222‧‧‧第二開關
223‧‧‧第三開關
V1‧‧‧第一電壓
V3‧‧‧控制電壓
V4‧‧‧電壓
V5~V7‧‧‧控制信號
Vc1‧‧‧電壓
Vdd‧‧‧系統電壓
Vin‧‧‧輸入端
Vout‧‧‧輸出端
Vp2‧‧‧電壓
Vss‧‧‧接地電壓

Claims (19)

  1. 一種驅動電路，包括：一上拉開關單元，其第一端耦接至一第一電壓，該上拉開關單元的第二端耦接至該驅動電路的輸出端；一隔離開關，其第一端耦接至該上拉開關單元的第二端；以及一下拉開關單元，其第一端耦接至該隔離開關的第二端，該下拉開關單元的第二端耦接至一第二電壓；其中當該驅動電路操作於一初始化模式時，該隔離開關為截止，該下拉開關單元取樣該下拉開關單元的一臨界電壓而獲得一下拉臨界電壓值；以及當該驅動電路操作於一正常模式時，該隔離開關為導通，該下拉開關單元使用該下拉臨界電壓值補償該下拉開關單元的一輸入電壓。
  2. 如申請專利範圍第1項所述的驅動電路，其中該下拉開關單元包括：一下拉開關，其第一端耦接至該隔離開關的第二端，該下拉開關的第二端耦接至該第二電壓；以及一下拉開關補償電路，耦接於該下拉開關單元的控制端與該下拉開關的控制端之間，其中當該驅動電路操作於該初始化模式時，該下拉開關補償電路取樣該下拉開關的一臨界電壓而獲得該下拉臨界電壓值；以及當該驅動電路操作於該正常模式時，該下拉開關補償電路使用該下拉臨界電壓值補償該下拉開關的一輸入 電壓。
  3. 如申請專利範圍第2項所述的驅動電路，其中該下拉開關補償電路包括：一電容，其第一端與第二端分別耦接於該下拉開關單元的控制端與該下拉開關的控制端；一第一開關，其第一端與第二端分別耦接於一第三電壓與該電容的第二端，其中該第三電壓為一第一系統電壓；一第二開關，其第一端與第二端分別耦接於該電容的第二端與該下拉開關的第一端；以及一第三開關，其第一端與第二端分別耦接於該電容的第一端與該下拉開關的第二端。
  4. 如申請專利範圍第2項所述的驅動電路，其中該下拉開關補償電路包括：一電容，其第一端與第二端分別耦接於該下拉開關單元的控制端與該下拉開關的控制端；一第一開關，其第一端與第二端分別耦接於一第三電壓與該電容的第二端；一第二開關，其第一端與第二端分別耦接於該電容的第二端與該下拉開關的第一端；以及一第三開關，其第一端與第二端分別耦接於該電容的第一端與一第四電壓，其中該第三電壓為第一系統電壓，而該第四電壓為第二系統電壓。
  5. 如申請專利範圍第1項所述的驅動電路，更包括：一隔離開關補償電路，耦接於該隔離開關的控制端，其中當該驅動電路操作於一初始化模式時，該隔離開關補償電路取樣該隔離開關的一臨界電壓而獲得一隔離臨界電壓值；以及當該驅動電路操作於一正常模式時，該隔離開關補償電路使用該隔離臨界電壓值補償該隔離開關的一輸入電壓。
  6. 如申請專利範圍第5項所述的驅動電路，其中該隔離開關補償電路包括：一電容，其第一端與第二端分別耦接於一控制電壓與該隔離開關的控制端；一第一開關，其第一端與第二端分別耦接於一參考電壓與該電容的第二端，其中該參考電壓為第二系統電壓；一第二開關，其第一端與第二端分別耦接於該電容的第二端與該隔離開關的第一端；以及一第三開關，其第一端與第二端分別耦接於該電容的第一端與該隔離開關的第二端。
  7. 如申請專利範圍第6項所述的驅動電路，其中該隔離開關補償電路包括：一第一電容，其第一端耦接於一控制電壓；一第二電容，其第一端與第二端分別耦接於該第一電容的第二端與該隔離開關的控制端；一第一開關，其第一端與第二端分別耦接於一參考電壓與該 第二電容的第二端；一第二開關，其第一端與第二端分別耦接於該第二電容的第二端與該隔離開關的第一端；一第三開關，其第一端與第二端分別耦接於該第二電容的第一端與該隔離開關的第二端；以及一第四開關，其第一端與第二端分別耦接於該第一電容的第一端與第二端。
  8. 如申請專利範圍第6項所述的驅動電路，其中該隔離開關補償電路包括：一第一電容，其第一端耦接於一控制電壓；一第二電容，其第一端與第二端分別耦接於該第一電容的第二端與該隔離開關的控制端；一第一開關，其第一端與第二端分別耦接於一參考電壓與該第二電容的第二端；一第二開關，其第一端與第二端分別耦接於該第二電容的第一端與該隔離開關的第二端；以及一第三開關，其第一端與第二端分別耦接於該第一電容的第一端與第二端。
  9. 如申請專利範圍第1項所述的驅動電路，更包括：一輸出下拉開關，其第一端耦接至該驅動電路的輸出端，該輸出下拉開關的第二端耦接至該第二電壓。
  10. 如申請專利範圍第1項所述的驅動電路，更包括： 一控制單元，其輸入端耦接至該驅動電路的輸入端，該控制單元的一第一輸出端與一第二輸出端分別耦接至該上拉開關單元的控制端與該下拉開關單元的控制端。
  11. 如申請專利範圍第10項所述的驅動電路，其中該控制單元包括：一第一電晶體，其第一端耦接至一第三電壓，該第一電晶體的第二端耦接至該上拉開關單元的控制端，而該第一電晶體的控制端耦接至該驅動電路的輸入端；一第二電晶體，其第一端耦接至該第一電晶體的第二端，該第二電晶體的第二端耦接至該第二電壓，而該第二電晶體的控制端耦接至該下拉開關單元的控制端；一第三電晶體，其第一端耦接至該第三電壓，該第三電晶體的第二端耦接至該第二電晶體的控制端；以及一第四電晶體，其第一端耦接至該第三電晶體的第二端，該第四電晶體的第二端耦接至該第二電壓，而該第四電晶體的控制端耦接至該驅動電路的輸入端。
  12. 一種驅動電路的操作方法，該驅動電路包括一上拉開關單元、一隔離開關與一下拉開關單元，該上拉開關單元的第一端與第二端分別耦接至一第一電壓與該驅動電路的輸出端，該第一電壓為第一系統電壓，該隔離開關的第一端耦接至該上拉開關單元的第二端，該下拉開關單元的第一端與第二端分別耦接至該隔離開關的第二端與一第二電壓，該第二電壓為第二系統電壓，該 操作方法包括：當該驅動電路操作於一初始化模式時，截止該隔離開關；當該驅動電路操作於該初始化模式時，取樣該下拉開關單元的一臨界電壓而獲得一下拉臨界電壓值；當該驅動電路操作於一正常模式時，導通該隔離開關；以及當該驅動電路操作於該正常模式時，使用該下拉臨界電壓值補償該下拉開關單元的一輸入電壓。
  13. 如申請專利範圍第12項所述的驅動電路的操作方法，其中該下拉開關單元包括一下拉開關，該下拉開關的第一端耦接至該隔離開關的第二端，該下拉開關的第二端耦接至該第二電壓，所述操作方法包括：當該驅動電路操作於該初始化模式時，取樣該下拉開關的一臨界電壓而獲得該下拉臨界電壓值；以及當該驅動電路操作於該正常模式時，使用該下拉臨界電壓值補償該下拉開關的一輸入電壓。
  14. 如申請專利範圍第13項所述的驅動電路的操作方法，其中該下拉開關單元更包括一電容，該電容的第一端與第二端分別耦接於該下拉開關單元的控制端與該下拉開關的控制端，所述取樣該下拉開關的該臨界電壓之步驟包括：於該初始化模式的一充電期間，使該電容的第一端與第二端分別耦接該下拉開關的第二端與一第三電壓，其中該第三電壓為該第一系統電壓；以及 於該初始化模式的一放電期間，使該電容的第一端耦接該下拉開關的第二端，以及使該電容的第二端耦接該下拉開關的第一端與控制端。
  15. 如申請專利範圍第13項所述的驅動電路的操作方法，其中該下拉開關單元更包括一電容，該電容的第一端與第二端分別耦接於該下拉開關單元的控制端與該下拉開關的控制端，所述取樣該下拉開關的該臨界電壓之步驟包括：於該初始化模式的一充電期間，使該電容的第二端與第一端分別耦接一第三電壓與一第四電壓，其中該第三電壓為該第一系統電壓，而該第四電壓為該第二系統電壓；以及於該初始化模式的一放電期間，使該電容的第一端耦接該第四電壓，以及使該電容的第二端耦接該下拉開關的第一端與控制端。
  16. 如申請專利範圍第12項所述的驅動電路的操作方法，更包括：當該驅動電路操作於該初始化模式時，取樣該隔離開關的一臨界電壓而獲得一隔離臨界電壓值；以及當該驅動電路操作於該正常模式時，使用該隔離臨界電壓值補償該隔離開關的一輸入電壓。
  17. 如申請專利範圍第16項所述的驅動電路的操作方法，其中該驅動電路更包括一電容，該電容的第一端與第二端分別耦接於一控制電壓與該隔離開關的控制端，所述取樣該隔離開關的該 臨界電壓之步驟包括：於該初始化模式的一充電期間，使該電容的第二端與第一端分別耦接一第一參考電壓與一第二參考電壓，其中該第一參考電壓為該第二系統電壓，而該第二參考電壓為負的系統電壓；以及於該初始化模式的一放電期間，使該電容的第一端耦接該隔離開關的第二端，以及使該電容的第二端耦接該隔離開關的第一端與控制端。
  18. 如申請專利範圍第16項所述的驅動電路的操作方法，其中該驅動電路更包括一電容，該電容的第一端與第二端分別耦接於一控制電壓與該隔離開關的控制端，所述取樣該隔離開關的該臨界電壓之步驟包括：於該初始化模式的一充電期間，使該電容的第二端與第一端分別耦接一第一參考電壓與一第二參考電壓；以及於該初始化模式的一放電期間，使該電容的第一端耦接該隔離開關的第二端，以及使該電容的第二端耦接該第一參考電壓與該隔離開關的控制端。
  19. 如申請專利範圍第12項所述的驅動電路的操作方法，更包括：當該驅動電路操作於該初始化模式時，下拉該驅動電路的輸出端的電壓至該第二電壓。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI566218B (zh) * 2015-12-16 2017-01-11 奕力科技股份有限公司 Panel drive circuit

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN104680996B (zh) * 2015-03-10 2017-08-15 深圳市华星光电技术有限公司 一种vcom生成电路及液晶显示器
TWI711951B (zh) * 2016-09-08 2020-12-01 仟融科技股份有限公司 觸控感測單元及具有該觸控感測單元的指紋觸控裝置
TWI792958B (zh) * 2022-03-24 2023-02-11 瑞昱半導體股份有限公司 源極隨耦電路

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5222082A (en) 1991-02-28 1993-06-22 Thomson Consumer Electronics, S.A. Shift register useful as a select line scanner for liquid crystal display
TW333698B (en) * 1996-01-30 1998-06-11 Hitachi Ltd The method for output circuit to select switch transistor & semiconductor memory
US7113430B2 (en) * 2002-05-31 2006-09-26 Freescale Semiconductor, Inc. Device for reducing sub-threshold leakage current within a high voltage driver
TW583636B (en) * 2003-03-11 2004-04-11 Toppoly Optoelectronics Corp Source follower capable of compensating the threshold voltage
US7212462B1 (en) * 2003-11-04 2007-05-01 Xilinx, Inc. Structure and method for suppressing sub-threshold leakage in integrated circuits
KR101019416B1 (ko) 2004-06-29 2011-03-07 엘지디스플레이 주식회사 쉬프트레지스터 및 이를 포함하는 평판표시장치
US7116594B2 (en) * 2004-09-03 2006-10-03 International Business Machines Corporation Sense amplifier circuits and high speed latch circuits using gated diodes
KR101110133B1 (ko) 2004-12-28 2012-02-20 엘지디스플레이 주식회사 액정표시장치 게이트 구동용 쉬프트레지스터
KR101324756B1 (ko) 2005-10-18 2013-11-05 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시장치 및 그의 구동방법
CN101335050B (zh) * 2007-06-26 2011-02-09 上海天马微电子有限公司 移位寄存器及使用该移位寄存器的液晶显示器
TW200915290A (en) 2007-07-24 2009-04-01 Koninkl Philips Electronics Nv A shift register circuit
US7843248B1 (en) * 2007-11-01 2010-11-30 Intersil Americas Inc. Analog switch with overcurrent detection
RU2454791C1 (ru) 2008-08-11 2012-06-27 Шарп Кабусики Кайся Схема возбуждения емкостной нагрузки и устройство отображения, включающее в себя ее
KR101020291B1 (ko) * 2009-02-03 2011-03-07 주식회사 하이닉스반도체 프리드라이버 및 이를 이용한 출력드라이버회로
KR101849571B1 (ko) * 2011-02-22 2018-05-31 엘지디스플레이 주식회사 게이트 구동회로
US8410816B1 (en) * 2012-02-09 2013-04-02 International Business Machines Corporation Low-swing signaling scheme for data communication
US9240789B2 (en) * 2012-08-31 2016-01-19 International Business Machines Corporation Sub-rate low-swing data receiver
CN102867543B (zh) * 2012-09-29 2015-09-16 合肥京东方光电科技有限公司 移位寄存器、栅极驱动器及显示装置

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI566218B (zh) * 2015-12-16 2017-01-11 奕力科技股份有限公司 Panel drive circuit

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