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TW201608682A - 半導體封裝件及承載件 - Google Patents

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TW201608682A
TW201608682A TW103128586A TW103128586A TW201608682A TW 201608682 A TW201608682 A TW 201608682A TW 103128586 A TW103128586 A TW 103128586A TW 103128586 A TW103128586 A TW 103128586A TW 201608682 A TW201608682 A TW 201608682A
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Taiwan
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electrical connection
semiconductor package
pad
recess
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Inventor
李志宏
Original Assignee
矽品精密工業股份有限公司
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    • H01L2924/181—Encapsulation

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  • Wire Bonding (AREA)
  • Lead Frames For Integrated Circuits (AREA)

Abstract

一種承載件，係包括：複數電性連接墊，係具有相對之第一側與第二側，且該電性連接墊之第一側具有凹陷部與圍繞該凹陷部之外圍部，以於打線製程時，該電性連接墊不會左右搖晃，以避免該銲線發生偏移預定位置之情況。

Description

半導體封裝件及承載件
本發明係有關一種封裝製程，尤指一種半導體封裝件及承載件。
隨著電子產業的逢勃發展，許多高階電子產品都逐漸朝往輕、薄、短、小等高集積度方向發展，半導體封裝結構也發展出許多種不同的電路模組。傳統半導體晶片係以導線架(Lead Frame)作為晶片承載件以形成一半導體封裝件。該導線架係包含一晶片座及形成於該晶片座周圍之多數導腳，待半導體晶片黏接至晶片座上並以銲線電性連接該晶片與導腳後，經由一封裝樹脂包覆該晶片、晶片座、銲線以及導腳之內段而形成該具導線架之半導體封裝件。
以導線架作為晶片承載件之半導體封件之型態及種類繁多，如QFP半導體封裝件(Quad Flat Package)、QFN(Quad-Flat Non-leaded)半導體封裝件、SOP半導體封裝件(Small Outline Package)、或DIP半導體封裝件(Dual in-line Package)等，而為提昇半導體封裝件之散熱效率與兼顧晶片尺寸封裝(Chip Scale Package,CSP)之小尺寸要求，目前多以晶片座底部外露之QFN半導體封裝件或露墊式 (Exposed Pad)半導體封裝件為封裝主流。
習知QFN半導體封裝件是一種特殊電路模組，即未形成有如習知QFP半導體封裝件中用以與外界電性連接之外導腳，如此，將得以縮小半導體封裝件之尺寸，其結合係採用表面耦接方式。表面耦接係在半導體與印刷電路板作接合過程中，將封裝單元直接銲結至印刷電路板上，使得無導腳半導體封裝件的接腳與電路板能夠緊密接合。
如第1及1A圖所示，習知QFN半導體封裝件1，其導線架10包含置晶座11及複數個環設於該置晶座11周圍之導腳12，且於該置晶座11頂面上接置半導體晶片13，接著以銲線130電性連接該半導體晶片13與各該導腳12，之後再於該導線架10上形成封裝膠體14，以包覆該置晶座11、導腳12、半導體晶片13及銲線130，且該晶片座11底面及導腳12底面均係外露出該封裝膠體14，使該半導體晶片13所產生之熱量得以有效傳播至外界，並使該QFN半導體封裝件1得藉該導腳12外露表面直接與外界裝置如印刷電路板(圖略)電性連接。
惟，習知QFN半導體封裝件1中，係藉由蝕刻(etching)該導線架10之方式形成該導腳12及該晶片座11，故該導腳12之周圍區域121受側蝕效應之影響，使其厚度t小於該導腳12之中間區域120之厚度h，如第1B圖所示，即該凹陷之周圍區域121圍繞該中間區域120，以致於在打線製程(即形成該銲線130)時，該打線機器容易受該周圍區域121之影響，例如該導腳12左右搖晃，因而發生該 銲線130偏於預定位置之問題、或因該導腳12晃動而使該銲線130無法牢靠打線於該導腳12上，導致該銲線130發生斷裂或脫線，進而嚴重影響製程之信賴性。
因此，如何克服上述習知技術之種種問題，實為一重要課題。
鑒於上述習知技術之缺失，本發明提供一種半導體封裝件，係包括：封裝層，係具有相對之第一表面及第二表面；複數電性連接墊，係埋設於該封裝層之第一表面，且該電性連接墊係具有相對之第一側與第二側，令該電性連接墊之第一側外露於該封裝層之第一表面，又該電性連接墊之第一側具有凹陷部與圍繞該凹陷部之外圍部；以及電子元件，係埋於該封裝層中並電性連接該些電性連接墊。
前述之半導體封裝件中，該外圍部之最大厚度之表面係齊平該封裝層之第一表面。
前述之半導體封裝件中，該電子元件係以複數導電凸塊或複數銲線電性連接該些電性連接墊。
本發明復提供一種承載件，係包括：複數電性連接墊，係具有相對之第一側與第二側，且該電性連接墊之第一側具有凹陷部與圍繞該凹陷部之外圍部。
前述之半導體封裝件及承載件中，該凹陷部係位於該第一側之中央區域。
前述之半導體封裝件及承載件中，該凹陷部之厚度係小於該外圍部之厚度。
前述之半導體封裝件及承載件中，復包括置晶墊，係埋設於該封裝層中，以設置該電子元件，且該些電性連接墊係位於該置晶墊周圍。
由上可知，本發明半導體封裝件及承載件中，主要藉由該外圍部圍繞該凹陷部之設計，以於打線製程時，該電性連接墊不會左右搖晃，使該銲線不會發生偏於預定位置之情況，且因該電性連接墊不會晃動而使該銲線能牢靠打線於該電性連接墊上，因而能避免該銲線發生斷裂或脫線之情況，故相較於習知技術，本發明能有效提升製程之信賴性。
1,2‧‧‧半導體封裝件
10‧‧‧導線架
11‧‧‧置晶座
12‧‧‧導腳
120‧‧‧中央區域
121‧‧‧外圍區域
13‧‧‧半導體晶片
130,230‧‧‧銲線
14‧‧‧封裝膠體
20‧‧‧承載件
21‧‧‧置晶墊
22‧‧‧電性連接墊
22a‧‧‧第一側
22b‧‧‧第二側
220‧‧‧凹陷部
221‧‧‧外圍部
23‧‧‧電子元件
24‧‧‧封裝層
24a‧‧‧第一表面
24b‧‧‧第二表面
h,h’,t,t’‧‧‧厚度
第1圖係為習知QFN半導體封裝件(省略封裝膠體)之局部上視示意圖；第1A圖係為第1圖之A-A剖面線之示意圖；第1B圖係為第1圖之B-B剖面線之示意圖；第2圖係為本發明QFN半導體封裝件(省略封裝層)之局部上視示意圖第2A圖係為第2圖之A-A剖面線之示意圖；以及第2B圖係為第2圖之B-B剖面線之示意圖。
以下係藉由特定的具體實例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點與功效。本發明亦可藉由其他不同的具體實例加以施行或應用，本說明書中的各項細節亦可 基於不同觀點與應用，在不悖離本發明之精神下進行各種修飾與變更。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本創作可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本創作所能產生之功效及所能達成之目的下，均應仍落在本創作所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「第一」、「第二」、「一」及「上」等之用語，亦僅為便於敘述之明瞭，而非用以限定本創作可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本創作可實施之範疇。
第2、2A及2B圖係為本發明四方平面無導腳(QFN)半導體封裝件2之示意圖。
如第2圖所示，該半導體封裝件2係包括：具有相對之第一表面24a及第二表面24b之封裝層24、埋設於該第一表面24a之複數電性連接墊22、以及埋於該封裝層24中並電性連接該些電性連接墊22之電子元件23。
所述之電性連接墊22係具有相對之第一側22a與第二側22b，令該電性連接墊22之第一側22a外露於該封裝層24之第一表面24a，又該電性連接墊22之第一側22a具有凹陷部220與圍繞該凹陷部220之外圍部221，如第2B圖所示。
於本實施例中，該凹陷部220係位於該第一側20a之中央區域，使該外圍部221成為支撐腳(即該電性連接墊22呈拱桌狀)，且該凹陷部220之厚度h’(即與該第二側20b之距離)係小於該外圍部221之厚度t’。
再者，該電性連接墊22之第二側20b係為平整表面，且該外圍部221之表面係齊平該封裝層24之第一表面24a。
又，於封裝時，該電性連接墊22之第一側22a上可結合如銲錫材料之導電元件(圖略)。
所述之電子元件23係以複數導電凸塊(圖略)或複數銲線230結合該些電性連接墊22之第二側22b，以電性連接該些電性連接墊22。
於本實施例中，該電子元件22係為主動元件、被動元件或其組合者，且該主動元件係例如半導體晶片，而該被動元件係例如電阻、電容及電感。
另外，該半導體封裝件2復包括一置晶墊21，其埋設於該封裝層24之第一側24a上並外露於該第一側24a，以設置該電子元件23，且該些電性連接墊22係位於該置晶墊21周圍，並使該置晶墊21與該些電性連接墊22構成一承載件20。
再者，該承載件20係為導線架，且形成該承載件20之材質係如銅、鐵合金等之金屬材質。例如，該鐵合金可選自低碳鋼、中碳鋼、高碳鋼、灰鑄鐵、白鑄鐵及任何摻雜入其它雜質原子的鐵碳二元合金。
本發明之半導體封裝件2中，係藉由該外圍部221圍 繞該凹陷部220之設計(即該凹陷部220位於該第一側20a之中央區域)，以於打線製程(即形成該銲線230)或覆晶製程(即結合該導電凸塊)時，該電性連接墊22不會左右搖晃，故該銲線230不會發生偏於預定位置之情況，且因該電性連接墊22不會晃動而使該銲線230能牢靠打線於該電性連接墊22上，因而能避免該銲線230發生斷裂或脫線之情況，因此，能有效提升製程之信賴性。
上述實施例僅例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修飾與改變。因此，本發明之權利保護範圍，應如後述之申請專利範圍所列。
22‧‧‧電性連接墊
22a‧‧‧第一側
22b‧‧‧第二側
220‧‧‧凹陷部
221‧‧‧外圍部
h’,t’‧‧‧厚度

Claims (11)

  1. 一種半導體封裝件，係包括：封裝層，係具有相對之第一表面及第二表面；複數電性連接墊，係埋設於該封裝層之第一表面，且該電性連接墊係具有相對之第一側與第二側，令該電性連接墊之第一側外露於該封裝層之第一表面，又該電性連接墊之第一側具有凹陷部與圍繞該凹陷部之外圍部；以及電子元件，係埋於該封裝層中並電性連接該些電性連接墊。
  2. 如申請專利範圍第1項所述之半導體封裝件，其中，該凹陷部係位於該第一側之中央區域。
  3. 如申請專利範圍第1項所述之半導體封裝件，其中，該凹陷部之厚度係小於該外圍部之厚度。
  4. 如申請專利範圍第1項所述之半導體封裝件，其中，該外圍部之最大厚度之表面係齊平該封裝層之第一表面。
  5. 如申請專利範圍第1項所述之半導體封裝件，其中，該電子元件係以複數導電凸塊或複數銲線電性連接該些電性連接墊。
  6. 如申請專利範圍第1項所述之半導體封裝件，復包括置晶墊，係埋設於該封裝層中，以設置該電子元件。
  7. 如申請專利範圍第6項所述之半導體封裝件，其中，該些電性連接墊係位於該置晶墊周圍。
  8. 一種承載件，係包括：複數電性連接墊，係具有相對之第一側與第二側，且該電性連接墊之第一側具有凹陷部與圍繞該凹陷部之外圍部。
  9. 如申請專利範圍第8項所述之承載件，其中，該凹陷部係位於該第一側之中央區域。
  10. 如申請專利範圍第8項所述之承載件，其中，該凹陷部之厚度係小於該外圍部之厚度。
  11. 如申請專利範圍第8項所述之承載件，復包括置晶墊，係用以承載電子元件，且該些電性連接墊係位於該置晶墊周圍。
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