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TW201521094A - 積體電路裝置及其製造方法 - Google Patents

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TW201521094A
TW201521094A TW103120138A TW103120138A TW201521094A TW 201521094 A TW201521094 A TW 201521094A TW 103120138 A TW103120138 A TW 103120138A TW 103120138 A TW103120138 A TW 103120138A TW 201521094 A TW201521094 A TW 201521094A
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Hsia-Wei Chen
Wen-Ting Chu
Kuo-Chi Tu
Chih-Yang Chang
Chin-Chieh Yang
yu-wen Liao
Wen-Chun You
Sheng-Hung Shih
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Taiwan Semiconductor Mfg Co Ltd
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Abstract

一種積體電路裝置，其包括電阻式隨機存取記憶體單元形成於基底上。此電阻式隨機存取記憶體單元包括具有上表面之頂電極。阻擋層覆蓋上表面之一部份。導孔於介電質基質中延伸於頂電極上。頂電極之上表面包括與阻擋層交接之區域及與導孔交接之區域。上表面與導孔交接之區域圍繞上表面與阻擋層交接之區域。阻擋層之功能係在製程中保護電阻式隨機存取記憶體單元免於蝕刻損傷，且其建造方式，不干擾上方之導孔及頂電極之間的接觸。

Description

積體電路裝置及其製造方法
本揭露係關於電阻式隨機存取記憶體裝置及其製造方法。
電阻式隨機存取記憶體(resistive random access memory,RRAM)具有結構簡單、操作電壓低、高速、良好耐受性(endurance)及CMOS製程相容性。電阻式隨機存取記憶體是提供傳統快閃記憶體(flash memory)小型化取代品中最具前景的替代方案。電阻式隨機存取記憶體已在如：光學硬碟及非揮發性記憶陣列(non-violate memory arrays)等裝置中發現廣泛的應用。
電阻式隨機存取記憶體單元將資料儲存於可經誘導而進行相變化之材料層中。可於全部或部份之材料層中誘導相變化以在高阻態及低阻態之間做轉換。阻態可經查詢或詮釋為0或1。在典型的電阻式隨機存取記憶體單元中，資料儲存層包括非晶態金屬氧化物。經由施加足夠的電壓，可誘導形成跨越資料儲存層的金屬橋接而產生低阻態。可經由施加短高電流密度脈衝破壞金屬橋接並重回高阻態，其熔化或破除全部或部份之金屬結構。資料儲存層快速冷卻並保持於高阻態，直到再次被誘導為低阻態。
本揭露提供一種積體電路裝置，包括：電阻式隨機存取記憶體單元形成於基底上。此電阻式隨機存取記憶體單元包括底電極、介電層、及具有上表面之頂電極。阻擋層覆蓋上表面之一部份。導孔於介電質基質中延伸於頂電極上。頂電極之上表面包括與阻擋層交接之區域及與導孔交接之區域。上表面與導孔交接之區域圍繞上表面與阻擋層交接之區域。
阻擋層之功能係在製程中保護電阻式隨機存取記憶體單元免於蝕刻損傷，而以這樣的方式建造，是為了不干擾介於上覆的導孔及頂電極之間的接觸。可設置阻擋層以保護頂電極最薄的部份，其為電阻式隨機存取記憶體單元最易遭受蝕刻損傷之處。當電阻式隨機存取記憶體單元形成有側壁間隔物時，阻擋層係特別有用的。側壁間隔物最容易以蝕刻製程形成，而其在不具阻擋層時可能損壞電阻式隨機存取記憶體單元。
本揭露提供一種積體電路裝置，包括：電阻式隨機存取記憶體單元、位於電阻式隨機存取記憶體單元上之阻擋層及位於電阻式隨機存取記憶體單元上之導孔。此電阻式隨機存取記憶體單元之上表面中具有凹陷。阻擋層位於凹陷中且導孔在凹陷中環繞阻擋層之一區域接觸電阻式隨機存取記憶體單元。
本揭露提供一種積體電路裝置的製造方法。此方法包括形成第一塗層於半導體基底上、形成穿過第一塗層之接觸孔洞及於接觸孔洞中及第一塗層上形成電阻式隨機存取記憶體層疊。電阻式隨機存取記憶體單元層疊形成位於接觸孔洞 中心的凹陷。形成阻擋層於電阻式隨機存取記憶體層疊頂部上。蝕刻阻擋層以露出部份電阻式隨機存取記憶體層疊的頂部，並留下部份阻擋層覆蓋位於凹陷最深處之電阻式隨機存取記憶體層疊頂部。形成位於電阻式隨機存取記憶體層疊及阻擋層上之第二塗層。蝕刻穿過凹陷上之第二塗層的孔洞，此孔洞具有足夠的寬度，以暴露出位於凹陷中之阻擋層及凹陷中鄰近阻擋層之電阻式隨機存取記憶體層疊的部份頂部。填滿穿過第二塗層之孔洞以形成接觸，其接觸電阻式隨機存取記憶體層疊的頂部。
100‧‧‧方法
101、103、105、107、110、111、113、115、117、119、121、123、125、127、129、133、135‧‧‧步驟
200‧‧‧裝置
201‧‧‧基底
207‧‧‧蝕刻停止層
209‧‧‧阻擋層
211‧‧‧擴散阻障層
213‧‧‧底電極層
217‧‧‧電阻式隨機存取記憶體介電質
219‧‧‧覆蓋層
221‧‧‧間隔物
223‧‧‧頂電極
224‧‧‧寬度
225‧‧‧罩幕
226‧‧‧寬度
229‧‧‧導孔
230、231‧‧‧厚度
232‧‧‧介電質
233‧‧‧罩幕
234‧‧‧開口
235‧‧‧凹陷
238、240‧‧‧區域
242‧‧‧表面
244‧‧‧寬度
249‧‧‧電阻式隨機存取記憶體單元/層疊
251、253‧‧‧部份
301‧‧‧半導體基底
303‧‧‧隔離區
305‧‧‧接觸插塞
306‧‧‧金屬內連線層
307A、307B、307C、307D‧‧‧接觸
309A、309B、309C‧‧‧導孔
311、BL‧‧‧位元線
313、SL‧‧‧源極線
315、317‧‧‧導孔
319‧‧‧接觸插塞
321‧‧‧源極區
333‧‧‧閘極
335、WL‧‧‧字元線
337‧‧‧閘極介電質
339‧‧‧汲極區
M1、M2、M3、M4、M5‧‧‧第一、第二、第三、第四、第五金屬內連線層
第1圖為本揭露一實施例中所提供範例之方法流程圖。
第2-10圖繪示進行第1圖之製造方法時，本揭露另一實施例所提供裝置之一部份。
第11圖提供第2-10圖裝置之大範圍示意圖。
電阻式隨機存取記憶體裝置包括電阻式隨機存取記憶體單元陣列，而任一電阻式隨機存取記憶體單元具有至少一頂電極、一介電層及一底電極。已經觀察到可能因圖案化電阻式隨機存取記憶體單元過程中之損傷或污染，導致形成漏電路徑(leakage path)。可在頂電極圖案化之後及介電層和底電極圖案化之前，形成側壁間隔物(sidewall spacer)避免漏電途徑的生成。然而，電阻式隨機存取記憶體單元可能在形成側壁間隔物之蝕刻製程中受損。本揭露提供可有效減少或避免此類損傷 之阻擋層及相關方法。
第1圖為本揭露一實施例中所提供範例之方法100的流程圖。第2-10圖繪示進行製造方法100時，裝置200之一部份。裝置200提供本揭露另一實施例中之範例。第11圖顯示額外的結構，並提供相對第2-10圖視界之裝置200大範圍示意圖。
方法100始於前段(front end of line,FEOL)製程之步驟101及形成第一(M1)、第二(M2)、第三(M3)及第四(M4)金屬內連線層306(請參見第11圖)之步驟103。在大部份的實施例中，電阻式隨機存取記憶體單元249係形成於金屬內連線層306之上。在部份實施例中，如第11圖所示，電阻式隨機存取記憶體單元249係形成於第四金屬內連線層306(M4)之上。然而，電阻式隨機存取記憶體單元249可形成於裝置200中的任何地方，且方法100中步驟101及103的順序為可選的(optional)。
步驟105係形成蝕刻停止層207於第四金屬內連線層306(M4)之上；如第2圖所示，步驟107係圖案化蝕刻停止層207以形成開口234。經由開口234暴露出用於電阻式隨機存取記憶體單元249之底接觸。在大部份的實施例中，底接觸為形成於金屬內連線層306中的導孔(via)307。在部份實施例中，如第2-11圖所示，底接觸為第四金屬內連線層306(M4)中提供的導孔307D。膜層207提供用以形成導孔(未顯示)之蝕刻停止層，此些導孔會接觸第四(M4)及第五(M5)金屬內連線層306，並可具有適宜其發揮功能之任何組成，及可由任何合適之製程形成。在部份實施例中，蝕刻停止層207為碳化矽(SiC)、氮氧化矽(SiON)或氮化矽(Si3N4)。雖膜層207大致上為蝕刻停止 層，其在製程100中之功能為影響電阻式隨機存取記憶體單元249之形狀。但可不以膜層207作為蝕刻停止層而實現此功能。因此，在部份實施例中，膜層207並不是蝕刻停止層。在部份實施例中，膜層207為介電層，其上方形成電阻式隨機存取記憶體層疊249(形成電阻式隨機存取記憶體單元249的多層材料)。
開口234之寬度244及膜層207之厚度影響電阻式隨機存取記憶體單元249之形狀。在大部份的實施例中，膜層207之厚度範圍介於150-600埃(Å)。在部份實施例中，膜層207之厚度範圍介於250-400埃(Å)，例如：300埃(Å)。膜層207可經任何適宜製程圖案化。在大部份的實施例中，經由光微影及電漿蝕刻圖案化層207。在大部份的實施例中，寬度244之範圍介於10nm至100nm。在部份實施例中，寬度244之範圍介於45nm至100nm，例如：50nm。在大部份的實施例中，開口234之深寬比(寬度244與膜層207厚度之比例)範圍介於1：1至4：1。在部份實施例中，開口234之深寬比範圍介於1.5：1至3：1，例如：5：3。
製程100接著為步驟110，形成電阻式隨機存取記憶體層疊249。在部份實施例中，如第3圖所示，電阻式隨機存取記憶體層疊249包括擴散阻障層211、底電極層213、電阻式隨機存取記憶體介電質217、覆蓋層219及頂電極223。因此，在部份實施例中，如第1圖所示，步驟110包括形成擴散阻障層211之步驟111、形成底電極層213之步驟113、形成電阻式隨機存取記憶體介電質217之步驟115、形成覆蓋層219之步驟117及形成頂電極層223之步驟119。
擴散阻障層211為可選的。可包括擴散阻障層211以避免來自底接觸之材料污染，如：導孔307D造成底電極213之污染。在包括擴散阻障層211的部份實施例中，底接觸為銅且底電極213為易受銅污染之材料。在部份此些實施例中，底電極213為氮化鈦(TiN)。擴散阻障層211可具有任何適宜之組成，及由任何合適之製程形成。在大部份的實施例中，擴散阻障層211為導電之金屬氧化物、氮化物或氮氧化物，上述金屬擇自由鋁(Al)、錳(Mn)、鈷(Co)、鈦(Ti)、鉭(Ta)、鎢(W)、鎳(Ni)、錫(Sn)、鎂(Mg)所組成之群組。在部份實施例中，擴散阻障層211為氮化鉭(TaN)。擴散阻障層211可具有任何適宜之厚度。適宜之厚度係夠大以提供作為有效之擴散阻障層但不大到產生過大之電阻。在大部分的實施例中，擴散阻障層211的厚度範圍介於20-300埃(Å)。在部份實施例中，擴散阻障層211的厚度範圍介於100-300埃(Å)，例如：200埃(Å)。
底電極層213可具有任何適宜之組成，及由任何合適之製程形成。適宜組成之例子包括但不限於：金屬、金屬氮化物及摻雜之多晶矽。在部份實施例中，底電極層213為金屬。此金屬可為，例如：鋁(Al)、鈦(Ti)、鉭(Ta)、金(Au)、鉑(Pt)、鎢(W)、鎳(Ni)、銥(Ir)或銅(Cu)。在部份實施例中，底電極層213為金屬氮化物。此金屬氮化物可為，例如：氮化鉭(TaN)。在部份實施例中，底電極層213為摻雜多晶矽。摻雜多晶矽可為p+摻雜多晶矽或n+摻雜多晶矽。在大部份的實施例中，底電極層213的厚度範圍介於20-200埃(Å)。在部份實施例中，底電極層213的厚度範圍介於50-150埃(Å)，例如：100埃(Å)。
電阻式隨機存取記憶體介電質217可為用於電阻式隨機存取記憶體單元資料存取層之任何適宜材料。電阻式隨機存取記憶體單元資料存取層之適宜材料係可經誘導而進行介於高阻態及低阻態間可逆相變化的材料。在部份實施例中，相變化係介於非晶態及金屬態。此相變化可伴隨或相關於化學組成之改變。例如：當非晶態金屬氧化物進行相變化為金屬態時可能失去氧。此氧可能儲存於仍為非晶態之部份電阻式隨機存取記憶體介電質217或鄰近層中。雖描述為介電層，但只有低阻態須為介電層。在部份實施例中，在低阻態時，電阻式隨機存取記憶體介電質217為高介電常數介電質。在部份實施例中，電阻式隨機存取記憶體介電質217為過渡金屬氧化物。電阻式隨機存取記憶體介電質217之適宜材料的例子包括：氧化鎳(NiOx)、氧化鉭(TayOx)、氧化鈦(TiOx)、氧化鉿(HfOx)、氧化鎢(WOx)、氧化鋯(ZrOx)、氧化鋁(AlyOx)及鈦酸鍶(SrTiOx)。在大部份的實施例中，電阻式隨機存取記憶體介電質217之厚度範圍介於20-100埃(Å)。在部份實施例中，電阻式隨機存取記憶體介電質217之厚度範圍介於30-70埃(Å)，例如：50埃(Å)。
覆蓋層219為可選的。在部份實施例中，覆蓋層219提供實行電阻式隨機存取記憶體介電質217相變化的氧儲存功能。在部份實施例中，覆蓋層219為氧濃度相對低之金屬或金屬氧化物。適宜用於覆蓋層219之金屬的例子包括鈦(Ti)、鉿(Hf)、鉑(Pt)及鋁(Al)。可適宜用於覆蓋層219之金屬氧化物的例子包括氧化鈦(TiOx)、氧化鉿(HfOx)、氧化鋯(ZrOx)、氧化鍺(GeOx)、氧化鈰(CeOx)。覆蓋層219可具有任何合適之厚度。在 大部份的實施例中，覆蓋層219之厚度範圍介於20-100埃(Å)。在部份實施例中，覆蓋層219之厚度範圍介於30-70埃(Å)，例如：50埃(Å)。
如第3圖所示，形成頂電極層223，其包括具有凹陷235之表面242。凹陷235形成於蝕刻停止層207中孔洞234的中心上，而蝕刻停止層207位於電阻式隨機存取記憶體單元249與接觸307D交接處。表面242係頂電極層223的上表面。本揭露中如”頂”、”上”等字係用於描述與基底201表面之相對位置，而電阻式隨機存取記憶體單元249形成於基底201表面上。
頂電極層223可具有界定為適宜用於底電極213的任何材料。雖擴散阻障層211、底電極層213、電阻式隨機存取記憶體介電質217以及覆蓋層219可經由順應性或非順應性沉積製程進行沉積，在大部份的實施例中，頂電極層223是以非順應性沉積製程進行沉積。順應性沉積製程形成厚度相對一致的塗層於被塗布之表面上。非順應性沉積形成的塗層，其厚度依表面的形貌(topography)而定。步驟119之非順應性沉積製程使得頂電極層223在凹陷235的底部相較於其他非凹陷的鄰近區域來得更薄。順應性沉積製程的例子包括原子層沉積(atomic layer deposition,ALD)及大部份化學氣相沉積(chemical vapor deposition,CVD)沉積。濺鍍沉積為適宜形成頂電極層223之一非順應性沉積製程例子。
頂電極層223可具有任何適宜之厚度。在大部份的實施例中，頂電極層223在非凹陷區域中之厚度230係介於100-400埃(Å)之範圍。在部份實施例中，厚度230之範圍係介 於150-300埃(Å)，例如：250埃(Å)。在大部份的實施例中，頂電極層223在凹陷235底處具有最小厚度231，其小於厚度230。在部份實施例中，厚度231為厚度230的一半或更少。在大部份的實施例中，厚度231之範圍係介於50-200埃(Å)。部份實施例中，厚度231之範圍係介於75-150埃(Å)，例如：100埃(Å)。
根據第1圖，方法100接續為步驟121，如第4圖所示，形成阻擋層209於電阻式隨機存取記憶體層疊249上。如第5圖所示，步驟123為自大部分之表面242移除阻擋層209之蝕刻製程，但其保留一部分阻擋層209於凹陷中，如：第5圖之凹陷235中。在大部份的實施例中，由剩餘之阻擋層209所形成的島部係位於凹陷235之中心，並填補凹陷235最深的部位。此島部覆蓋頂電極層223最薄處，並保護此些部位之電阻式隨機存取記憶體單元249。
電阻式隨機存取記憶體單元249鄰近剩餘之阻擋層209的區域較不易受蝕刻製程影響，因為此些位置之頂電極層223厚度較厚。部份實施例中，在凹陷235中之電阻式隨機存取記憶體介電質217相較於其他地方係較薄的，而最薄的部份位於凹陷235最深處之下。在這些實施例中，剩餘之阻擋層209覆蓋了電阻式隨機存取記憶體介電質217最薄處之電阻式隨機存取記憶體單元249。導電橋接優先形成於電阻式隨機存取記憶體介電質217最薄處。對於鄰近剩餘阻擋層209所覆蓋區域的頂電極層223及覆蓋層219而言，損傷所造成之後果是相對較小的，因為導電橋接會優先遠離這些受損區域而形成。
回蝕阻擋層209之步驟123，其全部或部份可延緩 至圖案化頂電極層223之步驟125之後。部份實施例中，在蝕刻以形成間隔物221之步驟209中，回蝕阻擋層209至明顯變薄的程度。
阻擋層209可經由任何適宜製程及由任何適宜材料所形成。部份實施例中，阻擋層209為介電質。部份實施例中，阻擋層209為常用於側壁間隔物之材料。適合用於阻擋層209之材料例子包括但不限於，氮化矽(SiN)、氮氧化矽(SiON)及二氧化矽(SiO2)。沉積阻擋層209之厚度基本上相當於凹陷235之深度，其可相較於蝕刻停止層207之厚度。在大部份的實施例中，沉積阻擋層209至厚度範圍介於150-600埃(Å)。部份實施例中，沉積阻擋層209至厚度範圍介於250-400埃(Å)，例如：300埃(Å)。部份實施例中，方法100降低阻擋層209之厚度，其位於凹陷235中之最大厚度範圍介於50-150埃(Å)。
步驟125圖案化頂電極層223。如第6圖所示，圖案化頂電極層223一般包括形成罩幕225及蝕刻。一般持續蝕刻穿過覆蓋層219。在大部份的實施例中，電阻式隨機存取記憶體介電質217提供作為圖案化頂電極223之蝕刻停止層，而電阻式隨機存取記憶體介電質217及底電極213之圖案化則延後至形成側壁間隔物221之後。在大部份的實施例中，圖案化頂電極223較凹陷235更寬。
如第7圖所示，步驟127為沉積一層間隔物材料221。間隔物材料221可為任何適宜之間隔物材料。適宜間隔物材料之例子包括但不限於：氮化矽(SiN)、氮氧化矽(SiON)及二氧化矽(SiO2)。在大部份的實施例中，間隔物材料221係選擇可 於間隔物221及阻擋層209之間具有蝕刻選擇性者。舉例而言，在一實施例中，阻擋層209為氮氧化矽(SiON)而間隔物221為氮化矽(SiN)。
步驟129為蝕刻間隔物材料221以形成間隔物221。在大部份的實施例中，步驟129亦包括圖案化底電極213，而此蝕刻製程所形成之結構則如第8圖所示。在大部份的實施例中，如第8圖所示，步驟129更包括圖案化擴散阻障層211及電阻式隨機存取記憶體介電質217。在大部份的實施例中，阻擋層209之功能係在進行蝕刻以圖案化底電極213時，保護位於凹陷235底部之電阻式隨機存取記憶體單元249。步驟129之蝕刻條件可隨這些不同層的蝕刻進程而改變。在大部份的實施例中，蝕刻停止層207在步驟129之蝕刻製程中提供作為蝕刻停止層。
間隔物材料221之功能係可在進行步驟129時，保護頂電極223及覆蓋層219使其免於損傷或污染。如第8圖所示，間隔物材料221使電阻式隨機存取記憶體介電質217、底電極層213及擴散阻障層211被截斷，並與電阻式隨機存取記憶體單元249之功能區域238間隔一段距離。任何步驟129所產生之損傷或污染係位於例如第8圖所示之區域240中，這些區域與將形成導電橋接之區域238有所間隔。
如第9圖所示，第1圖之步驟133為形成導孔孔洞236以定義導孔229之形狀，而如第10圖所示，導孔229會接觸頂電極223。導孔孔洞236可形成於介電質232中，而裝置200中介電質232將圍繞導孔229。部份實施例中，導孔孔洞236係形 成於犧牲材料之基質中，其後續會被移除並由介電質232取代。此作法之優點在於，當介電質232為超低介電常數介電質，其可能在形成導孔孔洞236及導孔229之製程中受損。在大部分的實施例中，如第9圖所示，形成罩幕233並使用光微影圖案化，而導孔孔洞236蝕刻穿過罩幕233中之一開口。罩幕233可於後續移除。如第10圖所示，步驟135於導孔孔洞236中填充導電材料以形成導孔229。
導孔孔洞236形成於凹陷235之上，並於頂電極223之上表面242中。部份實施例中，頂電極223之上表面242唯一露出於導孔孔洞236中的部份為凹陷235之中的區域。阻擋層209之島部係露出於導孔孔洞236中。頂電極223上表面242之一部份253由阻擋層209所覆蓋，而鄰近且圍繞阻擋層209之另一部份251則露出於導孔孔洞236中。因此，雖然導孔229形成於阻擋層209之上，導孔229仍與頂電極223交接並接觸頂電極223。阻擋層209之島部夾於頂電極223及導孔229之間，並由頂電極223所圍繞。
頂電極223露出於導孔孔洞236之寬度226係大於位於導孔孔洞236底部之阻擋層209島部之寬度224。在大部份的實施例中，寬度226之範圍介於10nm至100nm。部份實施例中，寬度226之範圍介於45nm至60nm，例如：50nm。在大部份的實施例中，寬度224之範圍介於5nm至50nm。部份實施例中，寬度226之範圍介於20nm至40nm，例如：30nm。
第11圖對裝置200中電阻式隨機存取記憶體單元249之配置提供較廣的視野。電阻式隨機存取記憶體單元249為 電阻式隨機存取記憶體單元陣列的其中之一。第11圖顯示基底201在第2-10圖中未顯示的一些細節，其包括具有電晶體形成於於隔離區303之間的半導體基底301。此電晶體包括源極區321、汲極區339、閘極333及閘極介電質337。用以操控電阻式隨機存取記憶體單元249之源極線(source line,SL)313係形成於第二金屬內連線層306(M2)中，並經由接觸插塞319、位於第一金屬內連線層306(M1)之導孔317及另一導孔315連接至源極區321。用以標示電阻式隨機存取記憶體單元249位址之字元線(word line,WL)335係形成於第一金屬內連線層306(M1)及接觸閘極333中。電阻式隨機存取記憶體單元249之底電極211係經由接觸插塞305、形成於第一、第二、第三及第四金屬內連線層306(M1-M4)之接觸307及形成於此些金屬內連線層306之間之導孔309連接至汲極區339。導孔229連接頂電極223至形成於第五金屬內連線層306(M5)內之位元線(bit line,BL)311。在大部份的實施例中，如第11圖所示，裝置200使用1T1R(一個電晶體與一個電阻器)電阻式隨機存取記憶體裝置結構，然而，本揭露所提供之電阻式隨機存取記憶體單元249及製程100可應用於其他電阻式隨機存取記憶體裝置結構。而且，源極線313、字元線335及位元線311可位於與此實施例不同層中。
金屬內連線層306包括導電線及導孔於介電基質中。此些導電線及導孔可由任何導電材料形成。部份實施例中，此導電材料為銅。此介電質可為任何適宜之介電質。在大部分的實施例中，此介電質為低介電常數介電質。在部分實施例中，此介電質為超低介電常數介電質。超低介電常數介電質 基本上是由具有介電常數約為2.1或更小之材料所形成。超低介電常數介電質基本上是由低介電材料及20%或更多之孔隙(孔洞或氣隙)所形成。金屬內連線層306可經由任何適宜之製程形成，包括例如鑲嵌(damascene)或雙鑲嵌(dual damascene)製程。
本揭露之組成或特徵已由特定實施例或示例顯示及/或描述。雖然，特定的組成或特徵，或此組成或特徵較廣泛或狹窄的實施方式可能僅於一個實施例或示例中敘述，但所有組成及特徵或其較廣泛或狹窄的實施方式均可在本領域具普通知識者認為合乎邏輯之情況下與其他組成或特徵結合。
200‧‧‧裝置
201‧‧‧基底
207‧‧‧蝕刻停止層
209‧‧‧阻擋層
211‧‧‧擴散阻障層
213‧‧‧底電極層
217‧‧‧電阻式隨機存取記憶體介電質
219‧‧‧覆蓋層
221‧‧‧間隔物
223‧‧‧頂電極
224‧‧‧寬度
226‧‧‧寬度
229‧‧‧導孔
232‧‧‧介電質
242‧‧‧表面
249‧‧‧電阻式隨機存取記憶體單元/層疊
251、253‧‧‧部份
307D‧‧‧導孔
309C‧‧‧導孔

Claims (10)

  1. 一種積體電路裝置，包括：一電阻式隨機存取記憶體單元；一阻擋層位於該電阻式隨機存取記憶體單元上；以及一導孔位於該電阻式隨機存取記憶體單元上；其中該電阻式隨機存取記憶體單元之上表面中具有一凹陷；該阻擋層位於該凹陷中；以及該導孔在該凹陷中環繞該阻擋層之一區域接觸該電阻式隨機存取記憶體單元。
  2. 如申請專利範圍第1項所述之積體電路裝置，其中：該電阻式隨機存取記憶體包括一頂電極；該頂電極有具有一第一厚度的一第一區域及具有一第二厚度的一第二區域，且該第二厚度大於該第一厚度；以及該阻擋層覆蓋該第一區域。
  3. 如申請專利範圍第1項所述之積體電路裝置，其中該電阻式隨機存取記憶體包括一底電極及一頂電極，更包括：複數個側壁間隔物設置於該底電極上及該頂電極側邊。
  4. 如申請專利範圍第1項所述之積體電路裝置，其中：該電阻式隨機存取記憶體係形成於一基底上；以及該導孔在一高於該基底之高度接觸該上表面，而此高度係高於該阻擋層所及之高度。
  5. 如申請專利範圍第1項所述之積體電路裝置，其中：該電阻式隨機存取記憶體包括一頂電極；以及 該頂電極在該覆蓋層覆蓋的一區域內縮窄為其最大厚度之一半或更少。
  6. 如申請專利範圍第1項所述之積體電路裝置，其中該導孔只在該凹陷中接觸該上表面。
  7. 一種積體電路裝置的製造方法，包括：形成一第一塗層於一半導體基底上；形成一接觸孔洞穿過該第一塗層；於該接觸孔洞中及該第一塗層上形成一電阻式隨機存取記憶體層疊，而該電阻式隨機存取記憶體單元層疊形成位於該接觸孔洞中心的一凹陷；形成一阻擋層於該電阻式隨機存取記憶體層疊的頂部上；蝕刻該阻擋層以露出部份該電阻式隨機存取記憶體層疊的頂部，並留下部份該阻擋層覆蓋位於該凹陷最深處之該電阻式隨機存取記憶體層疊的頂部；形成一位於該電阻式隨機存取記憶體層疊及該阻擋層上之第二塗層；蝕刻一孔洞穿過該凹陷上之該第二塗層，該孔洞具有足夠的寬度，以暴露出位於該凹陷中之該阻擋層及鄰近該凹陷之該電阻式隨機存取記憶體層疊的部份頂部；以及填滿穿過該第二塗層之該孔洞以形成一接觸，其接觸該電阻式隨機存取記憶體層疊的頂部。
  8. 如申請專利範圍第7項所述之積體電路裝置的製造方法，其中：該電阻式隨機存取記憶體層疊包括一頂電極層；以及 該頂電極層係經非順應性沉積製程所形成，而在該凹陷中之一區域上所形成之該頂電極，相較於該凹陷外之區域係較薄的。
  9. 如申請專利範圍第7項所述之積體電路裝置的製造方法，其中：該電阻式隨機存取記憶體層疊包括一頂電極層；以及該頂電極層經濺鍍沉積所形成，而在該凹陷中之一區域上所形成之該頂電極，相較於該凹陷外之區域係較薄的。
  10. 如申請專利範圍第7項所述之積體電路裝置的製造方法，其中該電阻式隨機存取記憶體層疊包括一底電極層、一介電層及一頂電極層，更包括：以該介電層作為一蝕刻停止層圖案化該頂電極層；形成一間隔層材料於該頂電極層上及該位於該凹陷中之該阻擋層上；以及蝕刻以形成間隔物於該頂電極層之側邊。
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