TW201405513A - 閘極驅動電路及使用該電路的顯示裝置 - Google Patents

Abstract

本發明的實施例涉及一種包括複數個移位暫存器的閘極驅動電路及顯示裝置。該閘極驅動電路包括：複數個移位暫存器，其中該等移位暫存器的每一個被配置以包括複數個級，該複數個級順序地輸出閘極信號，其中當輸入作為一第一邏輯位準電壓而產生的一第k個SR選擇信號時，一第k個移位暫存器的該複數個級被啟動，並且當輸入作為一第二邏輯位準電壓而產生的該第k個SR選擇信號時，該第k個移位暫存器的該複數個級不被啟動，其中k為等於或小於該等移位暫存器的數量的一自然數。

Description

閘極驅動電路及使用該電路的顯示裝置

本發明涉及一種包括複數個移位暫存器的閘極驅動電路以及顯示裝置。

隨著資訊化社會的發展，用以顯示影像的顯示裝置的需求不斷增加。近年來，研發了各種平板顯示器，平板顯示器可降低與陰極射線管的優點對應的重量和體積。例如，近年來已廣泛使用各種平板顯示器如液晶顯示器(Liquid Crystal Display，LCD)、電漿顯示面板(Plasma Display Panel，PDP)、以及有機發光二極體(Organic Light Emitting Diode，OLED)。

平板顯示器藉由使用閘極驅動電路和資料驅動電路來顯示影像，其中該閘極驅動電路順序地將閘極信號提供至顯示面板的閘極線，該資料驅動電路將資料電壓施加至顯示面板的資料線。該閘極驅動電路通過捲帶式自動接合(Tape Automated Bonding，TAB)方法或者通過板內閘極(Gate Drive IC in Panel，GIP)方法來實施，其中該TAB方法將安裝閘極驅動積體電路(Integrated Circuit，IC)的印刷電路板連接至顯示面板，而該GIP方法在顯示面板上形成閘極驅動IC。當使用該GIP方法實施閘極驅動電路時，平板顯示器可以變薄。因此，一製造公司可以基於美觀而設計平板顯示器的外觀。此外，當使用該GIP方法實施閘極驅動電路時，顯示面板製造商可以編排(lay out)閘極信號，並且顯示面板的製造成本可以降低。

與此同時，可以增加閘極信號的複雜度以提高圖片品質。例如，閘極驅動電路包括複數個移位暫存器，該等移位暫存器產生複數個閘極信號。閘極驅動電路需要多工器，用於從自該等個移位暫存器產生的複數個閘極信號中選擇任意一個閘極信號。閘極驅動電路順序地將由多工器選擇的閘極信號提供至閘極線。

然而，多工器的尺寸應該大於移位暫存器的緩衝器尺寸，以使多工器在不損失閘極信號的情況下傳送閘極信號至閘極線。隨著多工 器的尺寸變大，閘極驅動電路的佈置(layout)面積變大。此外，顯示裝置的邊框(bezel)區域變寬。該邊框區域為顯示裝置的一側邊。影像不顯示於與非顯示區域對應的該邊框區域。當使用GIP方法實施閘極驅動電路時，閘極驅動電路形成於該邊框區域。

此外，如果多工器被驅動很長時間，將會惡化多工器的開關元件。開關元件的惡化導致多工器的輸出損失。

本發明實施例的一個目的在於提供一種閘極驅動電路以及使用該電路的顯示裝置，其在不使用多工器的情況下從自複數個移位寄存器產生的複數個閘極信號中選擇任意一個，並且順序地將所選擇的閘極信號提供至閘極線，其中自該等移位寄存器產生的該等閘極信號的頻率彼此不同。

為了實現這些目的和其他優點並根據本發明的一方面的目的，一種閘極驅動電路，包括：複數個移位寄存器，其中每一個移位寄存器被配置以包括複數個級以順序地輸出閘極信號，其中當輸入作為一第一邏輯電位電壓而產生的一第k個SR選擇信號時，啟動一第k個移位寄存器的級，並且當輸入作為一第二邏輯電位電壓而產生的該第k個SR選擇信號時，不啟動該第k個移位寄存器的級，其中k為等於或小於該等移位寄存器數量的一自然數。

在另一方面，一種顯示裝置，包括：一顯示面板，被配置以包括複數個資料線和複數個閘極線；一資料驅動電路，被配置以施加複數個資料電壓至該等資料線；以及一閘極驅動電路，被配置以順序地提供一閘極信號至該等閘極線，其中該閘極驅動電路被配置以包括複數個移位寄存器，其中該等移位寄存器每一個被配置以包括複數個級以順序地輸出閘極信號，其中當輸入作為一第一邏輯電位電壓而產生的一第k個SR選擇信號時，啟動一第k個移位寄存器的級，並且當輸入作為一第二邏輯電位電壓而產生的該第k個SR選擇信號時，不啟動該第k個移位寄存器的級，其中k為等於或小於該等移位寄存器數量的一自然數。

在本發明內容部分以及下面詳細的說明中描述的特點和優 點並不意在限制本發明。熟悉本領域的技術人員的其中之一在所附圖式、說明書及申請專利範圍的基礎上，可以明確許多額外的特點和優點。

10‧‧‧顯示面板

100‧‧‧閘極驅動電路

110‧‧‧第一移位暫存器

120‧‧‧第二移位暫存器

200‧‧‧資料驅動電路

300‧‧‧時序控制器

400‧‧‧主機系統

1H‧‧‧水平週期

CF‧‧‧進位信號

CL1‧‧‧第一時脈信號

CL2‧‧‧第二時脈信號

CLK‧‧‧時脈終端

CLs‧‧‧時脈信號

DC‧‧‧放電控制電路

DCS‧‧‧資料時序控制信號

DL‧‧‧資料線

G1‧‧‧第一閘極線

G2‧‧‧第二閘極線

G3‧‧‧第三閘極線

GCS‧‧‧閘極時序控制信號

GL‧‧‧閘極線

NC‧‧‧節點控制電路

OUT‧‧‧輸出終端

P‧‧‧像素

Q‧‧‧Q節點

QB‧‧‧QB節點

RGB‧‧‧數位視頻資料

SEL‧‧‧選擇終端

SR1_OUT1~SR1_OUTr‧‧‧第一至第r輸出信號

SR2_OUT1~SR2_OUTs‧‧‧第一至第s輸出信號

SR_SEL1‧‧‧第一SR選擇信號

SR_SEL2‧‧‧第二SR選擇信號

START‧‧‧起始終端

T1‧‧‧第一薄膜電晶體

t1‧‧‧第一週期

T2‧‧‧第二薄膜電晶體

t2‧‧‧第二週期

TD‧‧‧下拉薄膜電晶體

TU‧‧‧上拉薄膜電晶體

VDD‧‧‧高供應電壓

VGH‧‧‧閘極高電壓

VGL‧‧‧閘極低電壓

VL1‧‧‧第一邏輯位準電壓.

VL2‧‧‧第二邏輯位準電壓

VSS‧‧‧低供應電壓

VST1‧‧‧第一起始電壓

VST2‧‧‧第二起始電壓

第1圖為說明根據本發明示例性實施例之閘極驅動電路；第2圖為說明第k個移位暫存器的每一級的電路圖；第3圖為說明顯示自第一移位暫存器輸出的信號的示例的波形圖；第4圖為說明顯示自第二移位暫存器輸出的信號的示例的波形圖；第5圖為說明顯示自閘極驅動電路的第一SR選擇信號、第二SR選擇信號、以及輸出信號的示例的波形圖；以及第6圖為示意性地說明顯示根據本發明示例性實施例之顯示裝置的方塊圖。

下面將參考所附圖式更加詳細地描述本發明，其中所附圖式顯示了本發明的示例性實施例。然而，本發明可以許多不同形式來實施，並且並不局限於這裏闡述的實施例。相似的元件符號在本說明書中用於表示相似元件。在下面的描述中，如果確定與本發明相關的已知功能或結構的詳細描述使本發明的主題不清楚，將省略該詳細描述。

第1圖為說明根據本發明示例性實施例的閘極驅動電路。參考第1圖，根據該示例性實施例的閘極驅動電路包括複數個移位暫存器。在第1圖中，為了便於描述，閘極驅動電路包括兩個移位暫存器：第一移位暫存器110以及第二移位暫存器120。

每一個移位暫存器包括複數個級(stage)，以通過級聯(cascade)結合順序地輸出閘極信號。例如，如第1圖所示，第一移位暫存器110具有複數個級，以通過級聯結合順序地輸出第一閘極信號。此外，如第1圖所示，第二移位暫存器120具有複數個級，以通過級聯結合順序地輸出第二閘極信號。為便於描述，在第1圖中顯示了第一移位暫存器110的第p級ST(p)以及第(p+1)級ST(p+1)，以及第二移位暫存器120的第q級ST(q)以及第(q+1)級ST(q+1)，其中“p”為小於第一移位暫存器110的級數量的自 然數，“q”為小於第二移位暫存器120的級數量的自然數。

第k個移位暫存器的每一級具有複數個控制終端和一輸出終端OUT，複數個控制信號提供至該等控制終端，其中“k”為等於或小於移位暫存器數量的自然數。該等控制終端包括起始終端START、時脈終端CLK、以及選擇終端SEL等。輸出終端OUT連接至顯示面板的閘極線。每一級的輸出皆通過輸出終端OUT提供至閘極線。

一起始信號輸入至起始終端START。該起始信號可以為第一起始電壓VST1、第二起始電壓VST2、或者自前面級的進位信號CF。該前面級是指位於基準級(base stage)前面的級。例如，當第p級為基準級時，該前面級表示第一級至第(p-1)級的其中之一。此外，當第q級為基準級時，該前面級表示第一級至第(q-1)級的其中之一。第k個移位暫存器的每一級輸出閘極高電壓，以響應通過起始終端START的起始信號。該閘極高電壓表示用於開啟顯示面板的掃描薄膜電晶體的電壓。例如，第一移位暫存器110的每一級輸出閘極高電壓和第一閘極信號，以響應通過起始終端START的第一起始電壓VST1或者自該前面級的進位信號CF。第二移位暫存器120的每一級輸出閘極高電壓以響應通過起始終端START的第二起始電壓VST2或者自該前面級的進位信號CF。自該前面級的進位信號CF可以為自該前面級的輸出終端的輸出信號。

複數個時脈信號CLs的其中之一輸入至時脈終端CLK。該等時脈信號CLs可以為i-相位時脈信號，其中“i”為等於或大於2的自然數。第k個移位暫存器的每一級包括一個時脈終端CLK。該等時脈信號CLs可以交替地輸入至第k個移位暫存器的級。例如，當第一時脈信號CL1輸入至第p級ST(p)或第q級ST(q)的時脈終端CLK並且第二時脈信號CL2輸入至第(p+1)級ST(p+1)或第(q+1)級ST(q+1)的時脈終端CLK時。與此同時，輸入至第一移位暫存器110的級的時脈信號可以相同或不同於輸入至第二移位暫存器120的級的時脈信號。

為便於描述，在第1圖中，第k個移位暫存器的每一級包括一個時脈終端CLK。然而，第k個移位暫存器的每一級可以包括複數個個時脈終端CLK。在此情況下，大量時脈信號CLs可以通過該等時脈終端CLK交替地輸入至第k個移位暫存器的級。例如，當第一時脈信號輸入至 第p級ST(p)或第q級ST(q)的第一時脈終端並且一第二時脈信號輸入至第p級ST(p)或第q級ST(q)的第二時脈終端時，第一時脈信號輸入至第(p+1)級ST(p+1)或第(q+1)級ST(q+1)的第二時脈終端並且第二時脈信號輸入至第(p+1)級ST(p+1)或第(q+1)級ST(q+1)的第一時脈終端。

該等SR選擇信號的任意一個輸入至選擇終端SEL。如第1圖所示，當閘極驅動電路包括第一移位暫存器110以及第二移位暫存器120時，兩個SR選擇信號SR_SEL1、SR_SEL2的任意一個輸入至選擇終端SEL。更具體而言，第k個SR選擇信號輸入至第k個移位暫存器的每一級的選擇終端SEL。例如，第一SR選擇信號SR_SEL1輸入至第一移位暫存器110的每一級的選擇終端SEL。此外，第二SR選擇信號SR_SEL2輸入至第二移位暫存器120的每一級的選擇終端SEL。

每一個SR選擇信號被產生為第一邏輯位準電壓VL1或第二邏輯位準電壓VL2。當輸入作為第一邏輯位準電壓VL1而產生的第k個SR選擇信號時，啟動第k個移位暫存器的級，並且當輸入作為第二邏輯位準電壓VL2而產生的第k個SR選擇信號時，不啟動第k個移位暫存器的級。例如，第一移位暫存器110的級可以被啟動並且順序地輸出第一閘極信號，以響應作為第一邏輯位準電壓VL1而產生的第一SR選擇信號SR_SEL1。此外，第一移位暫存器110的級可以不被啟動以響應作為第二邏輯位準電壓VL2而產生的第一SR選擇信號SE_SEL1。第二移位暫存器120的級可以被啟動並且順序地輸出第二閘極信號，以響應作為第一邏輯位準電壓VL1而產生的第二SR選擇信號SR_SEL2。此外，第二移位暫存器120的級可以不被啟動，以響應作為第二邏輯位準電壓VL2而產生的第二SR選擇信號SR_SEL2。第一邏輯位準電壓VL1可以為閘極低電壓，第二邏輯位準電壓VL2可以為高於閘極低電壓的閘極高電壓。下面將參考第5圖詳細描述該等SR選擇信號。

為便於描述，在第1圖中，該等控制終端包括：起始終端START、時脈終端CLK、以及選擇終端SEL，但是該等控制終端不限於此。該等控制終端可以進一步包括重置終端(圖未示)，一重置信號輸入至該重置終端。在此情況下，第k個移位暫存器的每一級可以被重置，以響應該重置信號。與此同時，根據該示例性實施例的每一個移位暫存器可以實施 為任意習知形式。

第2圖為說明第k個移位暫存器的每一級的電路圖。參考第2圖，第k個移位暫存器的每一級包括Q節點Q、QB節點QB、上拉薄膜電晶體TU、下拉薄膜電晶體TD、節點控制電路NC、以及放電控制電路DC等。

上拉薄膜電晶體TU根據Q節點電壓(Q節點Q的電壓)開啟和關閉，並且通過開啟而輸出閘極高電壓。該閘極高電壓可以為高供應電壓VDD。上拉薄膜電晶體TU開啟以響應Q節點Q處的高供應電壓VDD。上拉薄膜電晶體TU的閘電極連接至Q節點Q，其源電極連接至輸出終端OUT，其汲電極連接至用於供應閘極高電壓(或者高供應電壓VDD)的高電壓供應源。下拉薄膜電晶體TD根據QB節點電壓(該QB節點QB的電壓)開啟和關閉，並且通過開啟而輸出閘極低電壓。該閘極低電壓可以為低供應電壓VSS。下拉薄膜電晶體TD開啟以響應QB節點QB的高供應電壓VDD。下拉薄膜電晶體TD的閘電極連接至QB節點QB，其源電極連接至用於供應閘極低電壓(或者低供應電壓VSS)的低電壓供應源，其汲電極連接至輸出終端OUT。

節點控制電路NC控制Q節點電壓和QB節點電壓至高供應電壓VDD或低供應電壓VSS，以響應通過控制終端輸入的控制信號。節點控制電路NC可以將Q節點電壓充電至高供應電壓VDD，並且將QB節點電壓放電至低供應電壓VSS，以響應通過起始終端START輸入的起始信號。此外，節點控制電路NC使用通過時脈終端CLK輸入的時脈信號作為用於控制其本身的信號。例如，當上拉薄膜電晶體TU開啟時，節點控制電路NC通過時脈終端CLK輸入的時脈信號作為輸出信號。或者，節點控制電路NC可以將QB節點電壓充電至高供應電壓VDD並且將Q節點電壓放電至低供應電壓VSS以響應起始信號。

放電控制電路DC將Q節點電壓和QB節點電壓放電至低供應電壓VSS，以響應作為第二邏輯位準電壓VL2而產生的第k個SR選擇信號。放電控制電路DC不受節點控制電路NC影響而將Q節點電壓和QB節點電壓放電至低供應電壓VSS，因此可以不啟動第k個移位暫存器的級。

放電控制電路DC可以包括第一薄膜電晶體T1和第二薄膜電晶體T2。第一薄膜電晶體T1開啟以響應作為第二邏輯位準電壓VL2而產生的第k個SR選擇信號，並且不受節點控制電路NC的操作的影響而將Q節點電壓放電至低供應電壓VSS。第一薄膜電晶體T1關閉以響應作為第一邏輯位準電壓VL1而產生的第k個SR選擇信號，並且通過節點控制電路NC控制Q節點Q。第一薄膜電晶體T1的閘電極連接至選擇終端SEL，其源電極連接至低供應電壓源，其汲電極連接至Q節點Q。第二薄膜電晶體T2開啟以響應作為第二邏輯位準電壓VL2而產生的第k個SR選擇信號，並且不受節點控制電路NC的操作的影響而將QB節點電壓放電至低供應電壓VSS。第二薄膜電晶體T2關閉以響應作為第一邏輯位準電壓VL1而產生的第k個SR選擇信號，並且由節點控制電路NC控制QB節點QB。第二薄膜電晶體T2的閘電極連接至選擇終端SEL，其源電極連接至低供應電壓源，其汲電極連接至QB節點QB。

在第2圖中，上拉薄膜電晶體TU、下拉薄膜電晶體TD、第一薄膜電晶體T1、以及第二薄膜電晶體T2皆實施為N型電晶體，但本發明不限於此。上拉薄膜電晶體TU、下拉薄膜電晶體TD、第一薄膜電晶體T1、以及第二薄膜電晶體T2皆可以實施為P型電晶體，或者實施為習知的開關元件。

如這裏所述，由節點控制電路NC控制Q節點Q以及QB節點QB，因為當第k個SR選擇信號產生為第一邏輯位準時，第一薄膜電晶體T1和第二薄膜電晶體T2關閉。也就是說，第k個移位暫存器的每一級均正常操作，並且表示第k個移位暫存器被啟動。然而，不受節點控制電路NC的影響，Q節點Q和QB節點QB放電至低供應電壓VSS，因為當第k個SR選擇信號產生為第二邏輯位準時，第一薄膜電晶體T1和第二薄膜電晶體T2開啟。也就是說，第k個移位暫存器的每一級不是正常操作，並且這表示第k個移位暫存器不被啟動。

與此同時，未啟動的移位暫存器之每一級的輸出終端OUT的阻抗高於啟動的移位暫存器之每一級的該輸出終端OUT的阻抗。因此，啟動的移位暫存器將不受未啟動的移位暫存器的影響而可以穩定地輸出閘極信號。在不使用多工器的情況下，根據該示例性實施例中包括移位暫存 器的閘極驅動電路從自複數個移位暫存器產生的複數個閘極信號中選擇任意一個，並且順序地提供所選擇的閘極信號至閘極線，其中自移位暫存器產生的閘極信號的頻率彼此不同。因此，該示例性實施例可以通過降低閘極驅動電路的佈置面積來降低顯示裝置的邊框區域，其中該邊框區域為顯示裝置的一側邊，並且影像不顯示在與非顯示區域對應的該邊框區域。當使用GIP方法實施閘極驅動電路時，閘極驅動電路形成於該邊框區域。

第3圖為說明顯示自第一移位暫存器110的輸出信號的示例的波形圖。第4圖為說明顯示自第二移位暫存器120的輸出信號的示例的波形圖。該等閘極信號的頻率可以彼此不同。也就是說，如第3圖和第4圖所示，自第一移位暫存器110產生的第一閘極信號的頻率不同於自第二移位暫存器120產生的第二閘極信號的頻率。在第3圖中，自第一移位暫存器110產生的第一閘極信號的迴圈週期(cycle)為一框週期(frame period)。在第4圖中，自第二移位暫存器120產生的第二閘極信號的迴圈週期為H框週期，其中“H”為大於2的自然數。然而，第一移位暫存器110和第二移位暫存器120的頻率不限於第3圖和第4圖的描述。

參考第3圖，自第一移位暫存器110產生的第一閘極信號的迴圈週期為一框週期。當第一移位暫存器110具有r級時，第一閘極信號包括第一至第r輸出信號SR1_OUT1至SR1_OUTr，其中“r”為等於或小於第一移位暫存器110的級數量的自然數。在一框週期期間，第一移位暫存器110順序地輸出第一至第r輸出信號SR1_OUT1至SR1_OUTr。第一至第r輸出信號SR1_OUT1至SR1_OUTr可以在閘極低電壓VGL與閘極高電壓VGH之間擺動。第一至第r輸出信號SR1_OUT1至SR1_OUTr可以順序地位移每一個水平週期1H。例如，如第3圖所示，第一移位暫存器110的第二輸出信號SR1_OUT2可以相對於其第一輸出信號SR1_OUT1位移一個水平週期1H。一個水平週期1H是指自資料驅動電路的資料電壓施加至一水平線上的像素的一個線掃描週期。一個框週期是指自資料驅動電路的資料電壓施加至顯示面板的所有像素的一週期。

參考第4圖，自第二移位暫存器120產生的第二閘極信號的迴圈週期為H框週期。當第一移位暫存器110具有s級時，第二閘極信號包括第一至第s輸出信號SR2_OUT1至SR2_OUTs，其中“s”為等於或小 於第二移位暫存器120的級數量的自然數。在H框週期期間，第二移位暫存器120順序地輸出第一至第s輸出信號SR2_OUT1至SR2_OUTs。第一至第s輸出信號SR2_OUT1至SR2_OUTs可以在閘極低電壓VGL與閘極高電壓VGH之間擺動。第一至第s輸出信號SR2_OUT1至SR2_OUTs可以順序地位移每一個框週期。例如，如第4圖所示，第二移位暫存器120的第二輸出信號SR2_OUT2可以相對於其第一輸出信號SR2_OUT1位移一個框週期。

第5圖為說明顯示自閘極驅動電路的第一SR選擇信號SR_SEL1、第二SR選擇信號SR_SEL2、以及輸出信號的示例的波形圖。第一SR選擇信號SR_SEL1輸入至第一移位暫存器110，以控制第一移位暫存器110的放電控制電路DC。第二SR選擇信號SR_SEL2輸入至第二移位暫存器120，以控制第二移位暫存器120的放電控制電路DC。第5圖中的第一SR選擇信號SR_SEL1和第二SR選擇信號SR_SEL2為示例性實施例，但本發明不限於此。

參考第5圖，在一預定週期期間，僅有一個SR選擇信號可以產生為第一邏輯位準電壓VL1。在該預定週期期間，剩餘的SR選擇信號可以產生為第二邏輯位準電壓VL2。也就是說，在該預定週期期間，僅有一個移位暫存器可以被啟動，並且在該預定週期期間，剩餘的移位暫存器可以不被啟動。因此，不受未啟動的移位暫存器的影響，啟動的移位暫存器可以穩定地操作。

例如，如第5圖所示，第一SR選擇信號SR_SEL1在每一框的第一週期t1期間產生為第二邏輯位準電壓VL2，並且在每一框的第二週期t2期間產生為第一邏輯位準電壓VL1。第二SR選擇信號SR_SEL2在每一框的第一週期t1期間產生為第一邏輯位準電壓VL1，並且在每一框的第二週期t2期間產生為第二邏輯位準電壓VL2。因此，第二移位暫存器120在每一框的第一週期t1期間輸出第二閘極信號，在每一框的第二週期t2期間輸出第一閘極信號。

更具體而言，在N個框週期的第一週期t1期間，第一SR選擇信號SR_SEL1產生為第二邏輯位準電壓VL2，並且第二SR選擇信號SR_SEL2產生為第一邏輯位準電壓VL1，其中N為自然數。因此，在N個 框週期的第一週期t1期間僅啟動第二移位暫存器120。因此，第4圖中的第二移位暫存器120的第一輸出信號SR2_OUT1在第5圖中的N個框週期的第一週期t1期間被輸出至第一閘極線G1。此外，第4圖中的第二移位暫存器120的第二輸出信號SR2_OUT2在第5圖中的N個框週期的第一週期t1期間被輸出至第二閘極線G2。再者，第二移位暫存器120的第三輸出信號至第s輸出信號SR2_OUT3至SR2_OUTs在N個框週期的第一週期t1期間可以輸出至第三閘極線G3至第s閘極線。

在N個框週期的第二週期t2期間，第一SR選擇信號SR_SEL1產生為第一邏輯位準電壓VL1，並且第二SR選擇信號SR_SEL2產生為第二邏輯位準電壓VL2。因此，在N個框週期的第二週期t2期間僅啟動第一移位暫存器110。因此，第4圖中的第一移位暫存器110的第一輸出信號SR1_OUT1在第5圖中的N個框週期的第二週期t2期間輸出至第一閘極線G1。此外，第4圖中的第一移位暫存器110的第二輸出信號SR1_OUT2在第5圖中的N個框週期的第二週期t2期間輸出至第二閘極線G2。再者，第一移位暫存器120的第三輸出信號至第r輸出信號SR1_OUT3至SR1_OUTs在N個框週期的第二週期t2期間可以輸出至第三閘極線G3至第r閘極線。

在第(N+1)框週期和第(N+2)框週期期間閘極驅動電路的輸出與第N個框週期期間閘極驅動電路的輸出相同。因此，省略對在第(N+1)框週期和第(N+2)框週期期間閘極驅動電路的輸出的描述。

如這裏所述，根據該示例性實施例的閘極驅動電路在每一框的第一週期t1期間輸出自第二移位暫存器120產生的第二閘極信號，並且在每一框的第二週期t2期間輸出自第一移位暫存器110產生的第一閘極信號。也就是說，根據該示例性實施例的閘極驅動電路在不使用多工器的情況下選擇閘極信號的任意其中之一，並且順序地提供所選擇的閘極信號至閘極線，其中閘極信號的頻率彼此不同。

第6圖為示意性地說明顯示根據本發明示例性實施例之顯示裝置的方塊圖。參考第6圖，根據該示例性實施例的顯示裝置包括：顯示面板10、閘極驅動電路100、資料驅動電路200、時序控制器300、以及主機系統400。根據本發明的示例性實施例的顯示裝置可以實施為平板顯示 器如液晶顯示器、場發射顯示器、電漿顯示面板、以及有機發光二極體顯示器。在下面的描述中，本發明的示例性實施例將有機發光二極體顯示器描述為顯示裝置的示例。可以使用其他種類的平板顯示器。

顯示面板10具有相互交錯的資料線DL和閘極線GL。顯示面板10包括像素陣列，該像素陣列中的像素P以矩陣形式排列。顯示面板10的每一個像素P可以包括至少一個開關薄膜電晶體、一驅動薄膜電晶體、一有機發光二極體、以及至少一個電容器。該像素可以任何習知結構來實施。每一個像素P通過開關薄膜電晶體連接至資料線DL和閘極線GL。每一個像素P通過資料線DL接收自資料驅動電路200的資料電壓，並且通過閘極線GL接收自閘極驅動電路100的閘極信號。每一個像素P通過使用開關薄膜電晶體和驅動薄膜電晶體控制流至有機發光二極體的電流而發光。顯示面板10根據像素P結構實施為一底部發射結構或一頂部發射結構。

資料驅動電路200包括複數個源極驅動ICs。該等源極驅動ICs接收自時序控制器300的數位視頻資料RGB。該等源極驅動ICs將數位視頻資料RGB轉換為伽瑪校正電壓以產生資料電壓，從而響應自時序控制器300的資料時序控制信號DCS。然後，與自閘極驅動電路100的閘極信號同步，該等源極驅動ICs施加資料電壓至顯示面板10的資料線DL。

閘極驅動電路100順序地將閘極信號提供至閘極線GL以控制開關薄膜電晶體，以響應自時序控制器300的閘極時序控制信號GCS。閘極驅動電路100進一步包括位準位移器以及輸出緩衝器，該位準位移器將移位暫存器的輸出信號位準轉換為具有擺幅寬度的電壓以驅動開關薄膜電晶體。先前已參考第1圖至第5圖對移位暫存器進行了詳細描述。閘極驅動電路100可以通過GIP方法直接形成於顯示面板200的下層基板。或者，閘極驅動電路100可以安裝於載帶封裝(Tape Carrier Package，TCP)並且通過TAB方法連接至顯示面板10的閘極線GL。在GIP方法中，位準位移器可以安裝於印刷電路板(Printed Circuit Board，PCB)上。

時序控制器300經由如低壓差分信號(Low Voltage Differential Signaling，LVDS)介面、最小化傳輸差分信號(Transition Minimized Differential Signaling，TMDS)介面或其他類似等的介面接收自主機系統400的數位視頻資料RGB。時序控制器300傳送自主機系統400 輸入的數位視頻資料RGB至資料驅動電路20。

時序控制器300接收自主機系統400的時序信號如垂直同步信號、水平同步信號、資料致能信號、主時脈等。時序控制器300產生時序控制信號以基於自主機系統400的時序信號控制資料驅動電路200和閘極驅動電路100的操作時序。該時序控制信號包括閘極時序控制信號GCS以控制閘極驅動電路100的操作時序、以及資料時序控制信號DCS以控制資料驅動電路200的操作時序。閘極時序控制信號GCS可以包括起始信號、時脈信號、以及SR選擇信號。該起始信號可以具有第一起始電壓和第二起始電壓。SR選擇信號的數量與移位暫存器的數量相同。

主機系統400包括片上系統(system on chip)，該片上系統具有定標器(scaler)，並且將自外部視頻源設備輸入的數位視頻資料RGB轉換為適於在顯示面板10中顯示的資料形式的解析度。主機系統400傳送數位視頻資料RGB和時序信號至時序控制器300。

這裏描述的實施例在不使用多工器的情況下從自複數個移位暫存器產生的複數個閘極信號中選擇任意一個，並且順序地提供所選擇的閘極信號至閘極線，其中自移位暫存器產生的閘極信號的頻率彼此不同。因此，這裏描述的實施例可以通過降低閘極驅動電路的佈置區域來降低顯示裝置的邊框區域，其中該邊框區域表示顯示裝置的一側邊，並且影像不顯示於與非顯示區域對應的該邊框區域。

雖然已參考大量說明性實施例描述了本發明的實施例，應該理解地是，熟悉本領域的技術人員在不脫離本發明的原則的範圍內可以設計本發明的許多其他修改和實施例。尤其是，在本發明、所附圖式以及所附申請專利範圍的範圍內，可以在本發明結合方式的組成部件及/或排列上做出各種變換及修改。除在組成部件及/或排列上的變換及修改之外，交替使用對本領域的技術人員而言也是顯而易見的。

根據35 U.S.C.§ 119(a)的規定，本申請案主張於2012年07月31日提交的韓國專利申請第10-2012-0083846號的優先權權益，該專利申請在此全部引用作為參考。

110‧‧‧第一移位暫存器

120‧‧‧第二移位暫存器

CF‧‧‧進位信號

CL1‧‧‧第一時脈信號

CL2‧‧‧第二時脈信號

CLK‧‧‧時脈終端

CLs‧‧‧時脈信號

OUT‧‧‧輸出終端

SEL‧‧‧選擇終端

SR_SEL1‧‧‧第一SR選擇信號

SR_SEL2‧‧‧第二SR選擇信號

START‧‧‧起始終端

VST1‧‧‧第一起始電壓

VST2‧‧‧第二起始電壓

Claims (14)

1. 一種閘極驅動電路，包括：複數個移位暫存器，其中該等移位暫存器的每一個被配置以包括複數個級，該複數個級順序地輸出閘極信號，其中當輸入作為一第一邏輯位準電壓而產生的一第k個SR選擇信號時，一第k個移位暫存器的該複數個級被啟動，並且當輸入作為一第二邏輯位準電壓而產生的該第k個SR選擇信號時，該第k個移位暫存器的該複數個級不被啟動，其中k為等於或小於該等移位暫存器的數量的一自然數。
2. 依據申請專利範圍第1項所述的閘極驅動電路，其中該第k個移位暫存器的每一級包括：一上拉薄膜電晶體，配置以根據一Q節點電壓而開啟和關閉，並且藉由開啟而輸出一閘極高電壓；一下拉薄膜電晶體，配置以根據一QB節點電壓而開啟和關閉，並且藉由開啟而輸出一閘極低電壓；一節點控制電路，配置以將該Q節點電壓和該QB節點電壓控制至一高供應電壓或一低供應電壓；以及一放電控制電路，配置以將該Q節點電壓和該QB節點電壓放電，以響應該第k個SR選擇信號的該第二邏輯位準電壓。
3. 依據申請專利範圍第2項所述的閘極驅動電路，其中該上拉薄膜電晶體和該下拉薄膜電晶體開啟以響應一Q節點和一QB節點的該高供應電壓，並且該上拉薄膜電晶體和該下拉薄膜電晶體關閉以響應該Q節點和該QB節點的該低供應電壓。
4. 依據申請專利範圍第3項所述的閘極驅動電路，其中該放電控制電路包括： 一第一薄膜電晶體，配置以將該Q節點電壓放電至該低供應電壓，以響應該第k個SR選擇信號的該第二邏輯位準電壓；以及一第二薄膜電晶體，配置以將該QB節點電壓放電至該低供應電壓，以響應該第k個SR選擇信號的該第二邏輯位準電壓。
5. 依據申請專利範圍第4項所述的閘極驅動電路，其中該第一薄膜電晶體的一閘電極連接至一SR選擇信號輸入終端，其中該第k個SR選擇信號輸入至該SR選擇信號輸入終端，該第一薄膜電晶體的一源電極連接至一低供應電壓終端，其中該低供應電壓供應至該低供應電壓終端，該第一薄膜電晶體的一汲電極連接至一Q節點，以及其中該第二薄膜電晶體的一閘電極連接至該SR選擇信號輸入終端，該第二薄膜電晶體的一源電極連接至該低供應電壓終端，該第二薄膜電晶體的一汲電極連接至一QB節點。
6. 依據申請專利範圍第1項所述的閘極驅動電路，其中自該等移位暫存器產生的複數個閘極信號的頻率彼此不同。
7. 依據申請專利範圍第1項所述的閘極驅動電路，其中在一預定週期期間，該等SR選擇信號中僅有一個被產生為該第一邏輯位準電壓。
8. 一種顯示裝置，包括：一顯示面板，配置以包括複數個資料線和複數個閘極線；一資料驅動電路，配置以施加複數個資料電壓至該等資料線；以及一閘極驅動電路，被配置以順序地提供一閘極信號至該等閘極線，其中該閘極驅動電路被配置以包括複數個移位暫存器，其中該等移位暫存器的每一個被配置以包括複數個級，該複數個級順序地輸出閘極信號，其中當輸入作為一第一邏輯位準電壓而產生的一第k個SR選擇信號時，一第k個移位暫存器的該複數個級被啟動，並且當輸入作為一第二邏輯位準電壓而產生的該第k個SR選擇信號時，該第k個移位暫存器的該 複數個級不被啟動，其中k為等於或小於該複數個移位暫存器的數量的一自然數。
9. 依據申請專利範圍第8項所述的顯示裝置，其中該第k個移位暫存器的每一級包括：一上拉薄膜電晶體，配置以根據一Q節點電壓而開啟和關閉，並且藉由開啟而輸出一閘極高電壓；一下拉薄膜電晶體，配置以根據一QB節點電壓而開啟和關閉，並且藉由開啟而輸出一閘極低電壓；一節點控制電路，配置以將該Q節點電壓和該QB節點電壓控制至一高供應電壓或一低供應電壓；以及一放電控制電路，配置以將該Q節點電壓和該QB節點電壓放電，以響應該第k個SR選擇信號的該第二邏輯位準電壓。
10. 依據申請專利範圍第9項所述的顯示裝置，其中該上拉薄膜電晶體和該下拉薄膜電晶體開啟以響應一Q節點和一QB節點的該高供應電壓，並且該上拉薄膜電晶體和該下拉薄膜電晶體關閉以響應該Q節點和該QB節點的該低供應電壓。
11. 依據申請專利範圍第10項所述的顯示裝置，其中該放電控制電路包括：一第一薄膜電晶體，配置以將該Q節點電壓放電至該低供應電壓，以響應該第k個SR選擇信號的該第二邏輯位準電壓；以及一第二薄膜電晶體，配置以將該QB節點電壓放電至該低供應電壓，以響應該第k個SR選擇信號的該第二邏輯位準電壓。
12. 依據申請專利範圍第11項所述的顯示裝置，其中該第一薄膜電晶體的一閘電極連接至一SR選擇信號輸入終端，其中該第k個SR選擇信號輸入至該SR選擇信號輸入終端，該第一薄膜電晶體的一源電極連接至一低 供應電壓終端，其中該低供應電壓供應至該低供應電壓終端，該第一薄膜電晶體的一汲電極連接至一Q節點，以及其中該第二薄膜電晶體的一閘電極連接至該SR選擇信號輸入終端，該第二薄膜電晶體的一源電極連接至該低供應電壓終端，該第二薄膜電晶體的一汲電極連接至一QB節點。
13. 依據申請專利範圍第8項所述的顯示裝置，其中自該等移位暫存器產生的複數個閘極信號的頻率彼此不同。
14. 依據申請專利範圍第8項所述的顯示裝置，其中在一預定週期期間，該等SR選擇信號中僅有一個被產生為該第一邏輯位準電壓。