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TW201349290A - 晶圓的製備方法 - Google Patents

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TW201349290A
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Taiwan Semiconductor Mfg
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Abstract

圖案化晶圓之基板上的膜層，以形成多個第一膜層區與多個第二膜層區。移除第一膜層區。保留第二膜層區於基板上。保留膜層的第一部份於基板上。膜層的第一部份之第一邊緣實質上靠近晶圓的邊緣。膜層的第一部份定義用於晶圓的邊界。

Description

晶圓的製備方法
本發明係關於晶圓的製備方法，更特別關於部份膜層位於晶圓邊緣的形成方法。
在某些現有晶圓的製備方法中，正光阻層不會應用於晶圓邊緣曝光(WEE)製程。然而光阻層易於由晶圓剝離。在採用正光阻層的WEE製程中，晶圓邊緣會發生多種問題。舉例來說，在電阻保護氧化物(RPO)層中，RPO層包含的氧化物及/或金屬間介電(IMD)層會由晶圓邊緣移除，因此其膜厚降低。如此一來，WEE區具有高金屬量(如矽化物或銅)。在金屬層中，銅沉積步驟所產生的銅將會出現在晶圓邊緣，造成階梯高度或晶圓不平整。在晶圓修整或背照式(BSI)製程中，WEE製程通常會讓晶圓邊緣不平整。為避免晶圓碎裂，可採用晶圓修整製程以移除不平整的區域。然而晶圓修整產生的金屬粉末亦造成高金屬含量，而金屬易遷移至晶圓的其他區域並污染功能性晶粒。晶圓邊緣的金屬亦會產生影像感測器的暗電流，並劣化影像感測器效能。
本發明一實施例提供一種晶圓的製備方法，包括：圖案化晶圓之基板上的膜層，以形成多個第一膜層區與多 個第二膜層區；保留第二膜層區於基板上；保留膜層的第一部份於基板上；以及移除第一膜層區，其中膜層的第一部份之第一邊緣實質上靠近晶圓的邊緣；以及其中膜層的第一部份定義用於晶圓的邊界。
本發明一實施例提供一種晶圓的製備方法，包括：塗佈負光阻層於晶圓之基板上的膜層上；在部份的負光阻層上進行晶圓邊緣曝光製程，其中部份的負光阻層對應部份的膜層，且部份的膜層末端實質上靠近晶圓的邊緣；圖案化負光阻層；移除負光阻層中多個負光阻的第一部份，以形成多個開口於負光阻層中；移除對應負光阻層中的開口之部份膜層，而不移除晶圓邊緣曝光製程進行的部份的負光阻層對應的部份膜層；以及移除負光阻層中多個負光阻的第二部份，其中負光阻之第一部份與第二部份不同。
本發明一實施例提供一種晶圓的製備方法，包括：形成膜層於基板之頂部上，並形成負光阻的第一部份與第二部份於膜層的頂部上；移除負光阻的第二部份，以露出部份的膜層；塗佈正光阻層於露出的部份的膜層與負光阻的第一部份上；進行第一晶圓邊緣曝光製程於對應負光阻的第一部份之部份的正光阻層；圖案化正光阻層；移除正光阻層的第一部份，以形成多個開口於正光阻層中；移除對應開口的部份膜層；以及移除正光阻層的第二部份，其中正光阻層的第一部份與第二部份不同。
本發明一實施例提供一種晶圓的製備方法，包括：塗佈正光阻層於晶圓之基板上的膜層上；在正光阻層的第 一部份上進行晶圓邊緣曝光製程，其中正光阻層的第一部份對應部份的膜層，且部份的膜層之末端實質上靠近晶圓的邊緣；圖案化正光阻層；移除正光阻層的第二部份，以形成多個開口於正光阻層中；移除對應開口的部份膜層，而不移除晶圓邊緣曝光製程進行的正光阻層的第一部份對應的部份膜層；以及移除正光阻層的第三部份，其中晶圓邊緣曝光製程包括使正光阻層的第一部份進行交聯反應；以及正光阻層的第二部份與第三部份不同。
AA、BB、DD‧‧‧線段
CC‧‧‧剖線
W‧‧‧寬度
100‧‧‧晶圓
110‧‧‧基板
120‧‧‧膜層
120-1‧‧‧部份膜層
114-1‧‧‧環狀物
114-2‧‧‧部份晶圓
115、120‧‧‧膜層
115-0、115-1、115-2、115-3、120-1‧‧‧部份膜層
130‧‧‧負光阻層
130-1、130-2、130-3、130-4‧‧‧部份負光阻層
130-5、133-5、138-5‧‧‧開口
133、138‧‧‧正光阻層
133-1、133-2、133-3、133-4、138-1、138-2、138-3、138-4‧‧‧部份正光阻層
140、148‧‧‧光束
150、153、158‧‧‧光罩
160、163、168‧‧‧光源
第1A圖係某些實施例中，晶圓的上視圖；第1B圖係某些實施例中，第1A圖中的晶圓之剖視圖；第2A至2E圖係某些實施例中，保留部份薄膜於第1A圖中的晶圓邊緣之製程剖視圖；第3A至3H圖係某些實施例中，保留部份薄膜於第1A圖中的晶圓邊緣之製程剖視圖；以及第4A至4E圖係某些實施例中，保留部份薄膜於第1A圖中的晶圓邊緣之製程剖視圖。
以下使用特定語言揭露圖示中的實施例或實例。可以理解的，實施例與實例並非用以侷限本發明。本技術領域中具有通常知識者，可依實施例進行合理的改變與修改，以及依本發明原理實施進一步應用。
某些實施例具有下述結構及/或優點中至少一者。 以微影製程搭配負光阻可降低金屬污染。微影製程亦可降低因階梯高度造成的晶圓碎裂。本發明之晶圓邊緣具有較佳形貌。與現有方法相較，本發明之晶圓邊緣的修整寬度較窄。如此一來，可改良背照式(BSI)影像感測器的效能。本發明不但可降低修整製程造成的缺陷，還可改良晶粒良率。
晶圓之實施例
本發明某些實施例中的晶圓100，其上視圖如第1A圖所示，而其剖視圖如第1B圖所示。第1B圖係沿著第1A圖中線段AA與線段BB之間的剖線CC，晶圓100的剖視圖。實際上，第1B圖中的剖視圖為晶圓100其四分之一的圖式。
基板110依據半導體元件的種類，可包含不同掺質區。掺質區可為具有N-、N、N+、P-、P、P+等掺質型態的擴散區、N井、P井、或類似物。半導體元件可為不同掺質型態的電晶體，比如n型金氧半(NMOS)電晶體、p型金氧半(PMOS)電晶體、MOS電容、變容二極體、或類似物。
膜層120包含與掺雜區一起位於基板110中的不同材料及/或層，以形成半導體元件。舉例來說，膜層120可為多晶矽或多晶矽區、金屬層、電阻保護氧化物(RPO)層中的氧化物、氮化矽、氮氧化矽、碳化矽、介電材料、或類似物。在另一實施例中，電晶體之汲極端為第一擴散區，其源極端為第二擴散區，且其閘極端為一多晶矽區。金屬層係用以使不同的電性構件電性連接在一起。金屬層可包含金屬間介電(IMD)層。金屬層可包含第一金屬層、第二金屬層、第三金屬層、或更多金屬層，端視應用而定。
膜層120之環狀物114-1實質上位於接近晶圓100的邊緣。晶圓100之邊緣如線度BB所示。環狀物114-1定義晶圓100的邊界。舉例來說，部份晶圓114-2位於環狀物114-1中，並包含多個晶粒(製作IC處)。在環狀物114-1外並無任何晶粒或功能性IC。
第1A圖中的環狀物114-1，對應第1B圖中的部份膜層120-1。依據第2A至2E圖、第3A至3H圖、第4A至4E圖之不同製程，部份膜層120-1或環狀物114-1係保留於或實質上靠近晶圓100的邊緣。
在考慮多種因素如晶圓100之碎裂區的可能寬度、晶圓100的厚度、膜層120使用的材料、或類似因素後，可預先決定部份膜層120-1的寬度W。在某些實施例中，寬度W至少為3mm。在多種實施例中，寬度W可具有不同數值。寬度W係由環狀物114-1的第一邊緣與第二邊緣定義。環狀物114-1的第一邊緣對應部份膜層120-1的第一邊緣，如線段BB所示。環狀物114-1的第二邊緣對應部份膜層120-1的第二邊緣，如線段DD所示。環狀物114-1的第一邊緣對準線段BB如圖示。在多種實施例中，環狀物114-1的第一邊緣可對準其他位置。在第1A圖中，晶圓100與環狀物114-1為圓形。在多種實施例中，晶圓100及/或對應的環狀物114-1可為其他形狀。
本發明的多種實施例具有優點如下。舉例來說，晶圓100的邊緣不平整，某些區域比其他區域薄。另一方面，在接合兩個晶圓(比如晶圓100)後，將修整兩個接合的晶圓100之邊緣，以移除靠近兩個接合的晶圓100之邊緣之不平整的區 域與碎裂區域。部份膜層120-1可讓用以接合之晶圓100其不平整的區域與碎裂區域較小，因此兩個接合的晶圓100所需移除的區域亦較小。與此相較，某些現有方法不具有對應本發明靠近晶圓100之邊緣的部份膜層120-1，因此其不平整的區域與碎裂區域較大，導致所需移除的區域亦較大。
保留部份膜層於晶圓邊緣
第2A至2E圖係某些實施例中的晶圓100之剖視圖。在第2A至2E圖中，對晶圓100進行製程以形成第1B圖中的剖視圖。
在第2A圖中，形成膜層115於基板110的頂部上。對膜層115進行多種製程，使其轉變為第1B圖中的膜層120。塗佈負光阻層130於膜層115的頂部上。將膜層115沉積於基板110上與沉積負光阻層130於膜層115上的多種方法，均屬多種實施例的範疇。
在第2B圖中，對部份負光阻層130-1進行晶圓邊緣曝光(WEE)製程。部份負光阻層130-1對應第1A圖中的部份膜層120-1。在WEE製程中，將提供光束140至部份負光阻層130-1。如此一來，WEE製程又稱作曝光製程。在某些實施例中，光束140來自水銀燈。其他光源與不同波長的光均屬多種實施例的範疇。光源可為波長為365nm的I線光、波長為248nm的KrF光、與波長為193nm的ArF光。光穿過水的浸潤技術與電子束亦屬多種實施例的範疇。當部份負光阻層130-1與光束140反應時，其性質將發生變化。部份負光阻層130-2不會照光，因此維持其原有性質。在後續圖案化部份負光阻層130-2時， WEE製程可避免圖案化部份負光阻層130-1。
在第2C圖中，以光源160及光罩150圖案化負光阻層130。光罩150與光源160之光罩圖案化係用以定義電子電路、元件、或類似物於晶圓100中。光束140與其他WEE製程中的機制可取代光源160。如圖所示，光罩圖案化採用光罩150及/或光源160。搭配光阻而不採用光罩150的其他機制如奈米壓印製程、電子束直寫、或類似方法係屬於多種實施例的範疇。
在光罩圖案化製程中，光罩150可阻擋某些光並讓某些光通過，以圖案化負光阻層130。實際上，光源160發出的光通過光罩150後，照射負光阻層130的某些部份，但不照射負光阻層130的其他部份。以第2C-1圖為例，光源160發出的光通過光罩150後，照射部份負光阻層130-2其多個部份負光阻層130-4後與其反應。與此相較，光源160發出的光通過光罩150後，不會照射部份負光阻層130-2之多個部份負光阻層130-3，因此部份負光阻層130-3維持與負光阻層130相同的性質。由於第2圖中的部份負光阻層130-1已與光束140反應，因此部份負光阻層130-1不受光源160發出的光影響。換言之，光罩150與光源160不會圖案化部份負光阻層130-1。
在第2D圖中，移除第2C圖中部份負光阻層130-3(其包含與負光阻層130相同的原有光阻材料)，以形成對應的開口130-5。經上述圖案化步驟後，部份負光阻層130-1與130-4將保留於膜層115的頂部上。
在第2E圖中，移除對應第2D圖之開口130-5的部份膜層115-1。在某些實施例中，移除部份膜層115-1的方法為蝕 刻。上述步驟不會移除膜層115的部份膜層115-2。膜層115經蝕刻後形成膜層120，其部份膜層120-1對應第2D圖中的部份負光阻層130-1。接著移除第2D圖中的部份負光阻層130-4。第2E圖中的晶圓100剖視圖，即第1B圖中的晶圓100剖視圖。
保留部份膜層於晶圓邊緣的其他實施例
第3A至3H圖係某些其他實施例中的晶圓100之剖視圖。在第3A至3H圖中，對晶圓100進行雙微影製程。
在第3A至3C圖中，以負光阻對晶圓100進行第一微影製程。第3A圖與第2A圖相同，而第3B圖與第2B圖相同。如第3A圖所示，在基板110上的膜層115上塗佈負光阻層130。在第3B圖中，以光束140對部份負光阻層130-1進行WEE製程，以形成第1B圖中的部份膜層120-1。光束140不照射部份負光阻層130-2。在第3C圖中移除部份負光阻層130-2的後續步驟時，第3B圖中的WEE製程可避免部份負光阻層130-1被移除。在第3C圖中，在移除部份負光阻層130-2後，仍保留部份負光阻層130-1於膜層115的頂部上。如此一來，將露出部份膜層115-0。
在第3D至3H圖中，以正光阻對晶圓100進行第二微影製程(或圖案化製程)。在第3D圖中，塗佈正光阻層133於膜層115與部份負光阻層130-1上。在第3E圖中，以光束143對部份負光阻層130-1與部份正光阻層133-1進行WEE製程。部份正光阻層133-2並不進行WEE製程。
在第3F圖中，光罩153與光源163係用以圖案化正光阻層133。光罩153會阻擋某些光，並讓某些光通過以圖案化正光阻層133。以第3F-1圖為例，光源163發出的光通過光罩153 後，照射部份正光阻層133其多個部份正光阻層133-4後與其反應。與此相較，光源160發出的光不會照射部份正光阻層133-3，因此部份正光阻層133-3維持與正光阻層133相同的性質。由於第3E圖中的部份正光阻層133-1已與光束143反應，因此部份正光阻層133-1不受光源163發出的光影響。換言之，光罩153與光源163不會圖案化部份正光阻層133-1。在多種實施例中，第3E圖中的WEE製程的操作方式不同於第3B圖中的WEE製程。
在第3G圖中，具有與正光阻層133相同的光阻材料之部份正光阻層133-1與多個部份正光阻層133-3，係保留於膜層115的頂部上。第3F圖中的部份正光阻層133-4已圖案化並被移除，以形成開口133-5。
在第3H圖中，移除對應第3G圖之開口133-5的部份膜層115-2，且某些實施例中的移除方法為蝕刻。膜層115經蝕刻後形成膜層120，其部份膜層120-1對應第3G圖中的部份負光阻層130-1。接著亦移除第3G圖中的部份正光阻層133-3。第3H圖中的晶圓100剖視圖，即第1B圖中的晶圓100剖視圖。
保留部份膜層於晶圓邊緣的其他實施例
第4A至4E圖係某些其他實施例中的晶圓100之剖視圖。在第4A至4E圖中，以高能階的WEE製程處理晶圓100上的正光阻層138。
在第4A圖中，塗佈正光阻層138於基板110其頂部上的膜層115之頂部上。在第4B圖中，以高能階對正光阻層138的部份正光阻層138-1進行WEE製程。在某些實施例中，一般 或平均能階為約10 mJ/cm2至20 mJ/cm2之間，而高能階大於或等於約60mJ/cm2。其他高能階值如介於30 mJ/cm2至60 mJ/cm2之間，亦屬於多種實施例的範疇。光束148係用於高能階的WEE製程。在某些實施例中，光束148為深紫外光(DUV)，其波長為248nm。實際上，係以具有高能階之DUV光束148照射部份正光阻層138-1。如此一來，部份正光阻層138-1將產生交聯反應，並於後續製程中保留於層膜115的頂部上，而第1B圖中對應的部份層膜120-1亦將保留於基板110的頂部上與晶圓110其邊緣中。正光阻層138之部份正光阻層138-2並未進行WEE製程。本發明多種實施例的優點在於交聯反應可保留部份正光阻層138-1於膜層115的頂部上。在採用一般能階或低能階(比如低於20mJ/cm2)的其他方法中，並不會產生交聯反應。
在第4C圖中，光罩158與光源168係用以圖案化正光阻層138。在光罩圖案化製程中，光罩158會阻擋某些光，並讓某些光通過以圖案化正光阻層138。以第4C-1圖為例，光源168發出的光通過光罩158後，照射部份正光阻層138-2其多個部份正光阻層138-3後與其反應。與此相較，光源168發出的光不會照射部份正光阻層138-2的多個部份正光阻層138-4，因此部份正光阻層133-4維持與正光阻層138相同的性質。由於第4B圖中的部份正光阻層138-1已與第4B圖中的光束148反應，因此部份正光阻層138-1不受光源168發出的光影響。換言之，上述步驟不會圖案化部份正光阻層138-1。
在第4D圖中，具有與正光阻層138相同的光阻材料之部份正光阻層138-1與部份正光阻層138-4，係保留於膜層115 的頂部上。第4C圖中的部份正光阻層138-3已照光並被移除，以形成開口138-5。
在第4E圖中，移除對應開口138-5的部份膜層115-3，且某些實施例中的移除方法為蝕刻。膜層115經蝕刻後形成膜層120，其部份膜層120-1對應部份正光阻層138-1。接著亦移除第4D圖中的部份正光阻層138-4。第4E圖中的晶圓100剖視圖，即第1B圖中的晶圓100剖視圖。
上述內容已揭露多個實施例。可以理解的是，在不偏離本發明精神與範疇的情況下，可進行多種改良。舉例來說，本發明的多種實施例並不限於以光搭配光罩150、153、與158的作法。其他能量源如電子束亦屬多種實施例的範疇。
在某些實施例中，圖案化晶圓之基板上的膜層，以形成多個第一膜層區與多個第二膜層區。移除第一膜層區。保留第二膜層區於基板上。保留膜層的第一部份於基板上。膜層的第一部份之第一邊緣實質上靠近晶圓的邊緣。膜層的第一部份定義用於晶圓的邊界。
在某些實施例中，塗佈負光阻層於晶圓之基板上的膜層上。在一部份的負光阻層上進行晶圓邊緣曝光製程。部份的負光阻層對應部份的膜層。部份的膜層末端實質上靠近晶圓邊緣。圖案化負光阻層。移除負光阻層中多個負光阻的第一部份，以形成多個開口於負光阻層中。移除對應負光阻層中的開口之部份膜層。不移除晶圓邊緣曝光製程進行的部份的負光阻層對應的部份膜層。移除負光阻層中多個負光阻的第二部份。負光阻之第一部份與第二部份不同。
某些實施例之方法適用的結構包括膜層位於基板之頂部上，且負光阻的第一部份與第二部份位於膜層的頂部上。移除負光阻的第二部份，以露出部份的膜層。塗佈正光阻層於露出的部份的膜層與負光阻的第一部份上。進行第一晶圓邊緣曝光製程於對應負光阻的第一部份之部份的正光阻層。圖案化正光阻層，移除正光阻層的第一部份，以形成多個開口於正光阻層中。移除對應開口的部份膜層；以及移除正光阻層的第二部份。
在某些實施例中，塗佈正光阻層於晶圓之基板上的膜層上。在正光阻層的第一部份上進行晶圓邊緣曝光製程。正光阻層的第一部份對應部份的膜層，且部份的膜層末端實質上靠近晶圓邊緣。圖案化正光阻層，移除正光阻層的第二部份，以形成多個開口於正光阻層中。移除對應正光阻層中的開口之部份膜層。不移除晶圓邊緣曝光製程進行的正光阻層之第一部份對應的部份膜層。移除正光阻層的第三部份。
上述實施例中包含的步驟不必需以上述順序進行。在符合上述實施例的精神與範疇的適當情況下，可增加、置換、改變順序、及/或省略上述步驟。
AA、BB、DD‧‧‧線段
W‧‧‧寬度
100‧‧‧晶圓
110‧‧‧基板
120‧‧‧膜層
120-1‧‧‧部份膜層

Claims (13)

  1. 一種晶圓的製備方法，包括：圖案化一晶圓之一基板上的一膜層，以形成多個第一膜層區與多個第二膜層區；保留該些第二膜層區於該基板上；保留該膜層的第一部份於該基板上；以及移除該些第一膜層區；其中該膜層的第一部份之第一邊緣實質上靠近該晶圓的邊緣；以及其中該膜層的第一部份定義用於該晶圓的一邊界。
  2. 如申請專利範圍第1項所述之晶圓的製備方法，其中圖案化該膜層之步驟包括：塗佈一負光阻層於該膜層上；在該負光阻層的第一部份上進行一晶圓邊緣曝光製程，且該負光阻層的第一部份對應該膜層的第一部份；圖案化該負光阻層以形成多個第一負光阻層區與多個第二負光阻層區，其中該些第一負光阻層區對應該些第一膜層區，且其中該些第二負光阻層區對應該些第二膜層區。
  3. 如申請專利範圍第2項所述之晶圓的製備方法，更包括：在移除該些第一膜層區前先移除該些第一負光阻層區；以及在移除該些第一膜層區後，移除該些第二負光阻層區。
  4. 如申請專利範圍第1項所述之晶圓的製備方法，其中圖案化該膜層之步驟包括： 形成一負光阻的第一部份與第二部份於該膜層的底部上；移除該負光阻的第二部份，以露出部份該膜層；塗佈一正光阻層於露出的部份該膜層與該負光阻的第一部份上；以及圖案化該正光阻層以形成多個第一正光阻層區與多個第二正光阻層區，其中該些第一正光阻層區對應該些第一膜層區，且該些第二正光阻層區對應該些第二膜層區。
  5. 如申請專利範圍第4項所述之晶圓的製備方法，更包括：在對應該負光阻的第一部份的部份正光阻層上，進行一晶圓邊緣曝光製程。
  6. 如申請專利範圍第4項所述之晶圓的製備方法，更包括：在移除該些第一膜層區前，先移除該些第一正光阻層區；以及在移除該些第一膜層區後，移除該些第二正光阻層區。
  7. 如申請專利範圍第4項所述之晶圓的製備方法，其中：該負光阻的第一部份與第二部份係塗佈於該膜層上的一負光阻層的一部份；以及在移除該負光阻的第二部份前，先對該負光阻的第一部份進行一晶圓邊緣曝光製程。
  8. 如申請專利範圍第1項所述之晶圓的製備方法，其中圖案化該膜層之步驟包括：將一正光阻層塗佈於該膜層上；在正光阻層的第一部份上進行一晶圓邊緣曝光製程，其中該正光阻層的第一部份對應該膜層的第一部份；以及 圖案化該正光阻層，以形成多個第一正光阻層區與多個第二正光阻層區，其中該些第一正光阻層區對應該些第一膜層區，而該些第二正光阻層區對應該些第二膜層區；其中該晶圓邊緣曝光製程採用一能量或一光，其中該能量係擇自介於30mJ/cm2至60 mJ/cm2之間，與大於或等於60 mJ/cm2，且其中該光之波長為約248nm。
  9. 如申請專利範圍第8項所述之晶圓的製備方法，更包括：在移除該些第一膜層區前，先移除該些第一正光阻層區；以及在移除該些第一膜層區後，移除該些第二正光阻層區。
  10. 一種晶圓的製備方法，包括：塗佈一負光阻層於一晶圓之一基板上的一膜層上；在一部份的負光阻層上進行一晶圓邊緣曝光製程，其中該部份的負光阻層對應一部份的膜層，且該部份的膜層末端實質上靠近該晶圓的邊緣；圖案化該負光阻層；移除該負光阻層中多個負光阻的第一部份，以形成多個開口於該負光阻層中；移除對應該負光阻層中的該些開口之部份該膜層，而不移除晶圓邊緣曝光製程進行的該部份的負光阻層對應的部份該膜層；以及移除該負光阻層中多個負光阻的第二部份，其中該負光阻之第一部份與第二部份不同。
  11. 一種晶圓的製備方法，包括： 形成一膜層於一基板之頂部上，並形成一負光阻的第一部份與第二部份於該膜層的頂部上；移除該負光阻的第二部份，以露出一部份的該膜層；塗佈一正光阻層於露出的該部份的該膜層與該負光阻的第一部份上；進行一第一晶圓邊緣曝光製程於對應該負光阻的第一部份之部份的該正光阻層；圖案化該正光阻層；移除該正光阻層的第一部份，以形成多個開口於該正光阻層中；移除對應該些開口的部份該膜層；以及移除該正光阻層的第二部份，其中該正光阻層的第一部份與第二部份不同。
  12. 如申請專利範圍第11項所述之晶圓的製備方法，其中：該負光阻的第一部份與第二部份係塗佈於該膜層上之一負光阻層的一部份；以及在移除該負光阻的第二部份前，先對該負光阻的第一部份進行一第二晶圓邊緣曝光製程。
  13. 一種晶圓的製備方法，包括：塗佈一正光阻層於一晶圓之基板上的一膜層上；在該正光阻層的第一部份上進行一晶圓邊緣曝光製程，其中該正光阻層的第一部份對應一部份的該膜層，且該部份的膜層之末端實質上靠近該晶圓的邊緣；圖案化該正光阻層； 移除該正光阻層的第二部份，以形成多個開口於該正光阻層中；移除對應該些開口的部份該膜層，而不移除晶圓邊緣曝光製程進行的該正光阻層的第一部份對應的部份該膜層；以及移除該正光阻層的第三部份；其中該晶圓邊緣曝光製程包括使該正光阻層的第一部份進行交聯反應；以及該正光阻層的第二部份與第三部份不同。
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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9165887B2 (en) * 2012-09-10 2015-10-20 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with discrete blocks
US9391041B2 (en) 2012-10-19 2016-07-12 Taiwan Semiconductor Manufacturing Company, Ltd. Fan-out wafer level package structure
US9368340B2 (en) 2014-06-02 2016-06-14 Lam Research Corporation Metallization of the wafer edge for optimized electroplating performance on resistive substrates
JP6456238B2 (ja) * 2015-05-14 2019-01-23 ルネサスエレクトロニクス株式会社 半導体装置の製造方法
JP2017010962A (ja) * 2015-06-16 2017-01-12 株式会社東芝 デバイス基板およびデバイス基板の製造方法並びに半導体装置の製造方法
US10095115B2 (en) * 2016-09-02 2018-10-09 Globalfoundries Inc. Forming edge etch protection using dual layer of positive-negative tone resists
KR102409885B1 (ko) * 2018-10-11 2022-06-16 삼성전자주식회사 웨이퍼 정렬 방법, 이러한 정렬 방법을 이용한 웨이퍼 본딩 방법, 및 이러한 정렬 방법을 수행하기 위한 장치
CN109599330A (zh) * 2018-11-30 2019-04-09 中国振华集团永光电子有限公司（国营第八七三厂） 一种半导体薄片背面加工工艺
US11626285B2 (en) * 2019-09-10 2023-04-11 Taiwan Semiconductor Manufacturing Co., Ltd. Method of manufacturing a semiconductor device
CN114068421B (zh) 2020-08-05 2022-09-23 长鑫存储技术有限公司 电容器的制作方法及电容器阵列结构、半导体存储器
US11923205B2 (en) 2021-12-17 2024-03-05 United Microelectronics Corporation Method for manufacturing semiconductor device

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6423609B1 (en) * 2001-05-18 2002-07-23 Micron Technology, Inc. Methods of forming capacitors on a wafer, photolithographic methods of forming capacitors on a wafer, and semiconductor wafer
US6790570B1 (en) * 2001-11-08 2004-09-14 Advanced Micro Devices, Inc. Method of using scatterometry measurements to control stepper process parameters
KR101057192B1 (ko) * 2009-04-30 2011-08-16 주식회사 하이닉스반도체 노광 과정으로 웨이퍼 상에 패턴을 형성하는 방법
US8804096B2 (en) * 2011-04-21 2014-08-12 Macronix International Co., Ltd. Apparatus for and method of wafer edge exposure

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