TW201331925A - 傳輸介面與傳輸方法及其驅動電路與顯示裝置及電子裝置 - Google Patents

Abstract

本發明係有關於一種傳輸介面與傳輸方法及其驅動電路與顯示裝置及電子裝置。顯示裝置包含一驅動電路與一傳輸介面，傳輸介面包含一第一輸入端、一第二輸入端與處理單元。傳輸介面的傳輸方法係處理單元接收第一輸入端之一第一資料串與第二輸入端之一第二資料串，第一資料串具有一第一辨識位元與複數第一資訊位元，第二資料串具有複數第二資訊位元，處理單元依據第一辨識位元與該些第一資訊位元辨識寫入複數參數或複數資料至一儲存電路或從儲存電路讀取所儲存的內容，處理電路更依據該些第二資訊位元進行儲存或讀取該儲存電路。

Description

傳輸介面與傳輸方法及其驅動電路與顯示裝置及電子裝置

    本發明係有關於一種傳輸介面與傳輸方法及其驅動電路與顯示裝置及電子裝置，其係尤指一種可辨識資料型態與快速大量傳輸資料的傳輸介面與傳輸方法及其驅動電路與顯示裝置及電子裝置。

    按，液晶顯示器(liquid crystal display)為一種外型輕薄的平面顯示裝置(flat panel display)，其具有低輻射、體積小及低耗能等優點，已逐漸取代傳統的陰極射線管顯示器(cathode ray tube display)，因而被廣泛地應用在筆記型電腦(notebook computer)、個人數位助理(personal digital assistant，PDA)、平面電視，或行動電話等資訊產品上。常見的平面顯示器包含薄膜電晶體(thin film transistor，TFT)液晶顯示器、低溫多晶矽(low temperature poly silicon，LTPS)液晶顯示器和有機發光二極體(organic light emitting diode，OLED)顯示器等。顯示器之驅動系統係由一時序控制器(timing controller)、複數個源極驅動器(source driver)以及複數個閘極驅動器(gate driver)所構成。

    再者，顯示器之驅動系統與外界溝通係透過一控制電路，控制電路會依據外界的訊息傳送一控制參數與複數顯示資料至驅動系統，以控制驅動系統之該些源極驅動器與該些閘極驅動器對應產生驅動訊號，而驅動一顯示面板產生影像。然而，在一般顯示器中，控制電路與驅動系統之間以串聯介面傳輸時僅有一條資料傳輸線用以傳輸控制參數與顯示資料，所以，控制電路與驅動系統之間的資料傳輸所花費的時間長，並且現今顯示器的尺寸也越來越大，使得控制電路與驅動系統之間的資料傳輸所花費的時間就越長，影響了顯示器的顯示效率，除非使用並聯傳輸介面(Parallel Interface)，但是如此又會增加傳輸介面接腳數目，使得顯示器的模組機構無法精簡。

    因此，如何針對上述問題而提出一種新穎傳輸介面與傳輸方法及其驅動電路與顯示裝置及電子裝置，其可節省資料傳輸的時間，進而增加資料傳輸效率，又可以僅使用少量的傳輸線便使機構精簡，增加模組設計的便利及彈性，解決上述之問題。

　 本發明之目的之一，在於提供一種傳輸介面與傳輸方法及其驅動電路與顯示裝置及電子裝置，其藉由一第一輸入端與一第二輸入端以在相同時間內傳輸大量的資料，而達到快速傳輸大量資料的目的，進而增加傳輸效率。

    本發明之目的之一，在於提供一種傳輸介面電路與傳輸方法及其驅動電路與顯示裝置及電子裝置，其藉由一位址解碼單元辨識資料型態，並以兩條串聯資料線傳輸，以達到快速傳輸大量資料的目的。

    本發明之傳輸介面包含一第一輸入端、一第二輸入端與一處理單元。傳輸介面的傳輸方法係第一輸入端用以接收一第一資料串，第二輸入端用以接收一第二資料串，處理單元接收第一資料串與第二資料串，第一資料串具有一第一辨識位元與複數第一資訊位元，第二資料串具有複數第二資訊位元，處理單元依據第一辨識位元與該些第一資訊位元辨識寫入複數參數或複數資料至一儲存電路或從儲存電路讀取所儲存的內容，處理電路更依據該些第二資訊位元進行儲寫入或讀取儲存電路。如此，本發明藉由一第一輸入端與一第二輸入端以在相同時間內傳輸大量的資料，而達到快速傳輸資料的目的，進而增加傳輸效率。

    另外，本發明之驅動電路包含一傳輸介面。傳輸介面具有一第一輸入端與一第二輸入端，第一輸入端接收一第一資料串，第二輸入端接收一第二資料串，第一資料串具有一第一辨識位元與複數第一資訊位元，第二資料串具有複數第二資訊位元，傳輸介面依據第一辨識位元與該些第一資訊位元辨識寫入複數參數或複數資料至一儲存電路或從儲存電路讀取所儲存的內容，傳輸介面更依據該些第二資訊位元進行儲存或讀取儲存電路。

    另外，本發明之傳輸方法，其步驟包含：傳送一第一資料串之一第一辨識位元與複數第一資訊位元至一傳輸介面；傳送一第二資料串之複數第二資訊位元至該傳輸介面；依據該第一辨識位元與該些第一資訊位元辨識寫入複數參數或複數資料至一儲存電路或從該儲存電路讀取所儲存的內容；以及依據該些第二資訊位元進行寫入或讀取該儲存電路。

    又，本發明之顯示裝置包含一驅動電路與一傳輸介面。驅動電路驅動顯示裝置，傳輸介面具有一第一輸入端與一第二輸入端，第一輸入端接收一第一資料串，第二輸入端接收一第二資料串，第一資料串具有一第一辨識位元與複數第一資訊位元，第二資料串具有複數第二資訊位元，傳輸介面依據第一辨識位元與該些第一資訊位元辨識寫入複數參數或複數資料至一儲存電路或從儲存電路讀取所儲存的內容，傳輸介面更依據該些第二資訊位元進行儲存或讀取儲存電路。

    再者，本發明之電子裝置包含一主處理器、一驅動電路與一傳輸介面。主處理器產生一第一資料串與一第二資料串，驅動電路依據第一資料串與第二資料串，驅動一顯示面板，傳輸介面具有一第一輸入端與一第二輸入端，第一輸入端接收第一資料串，第二輸入端接收第二資料串，第一資料串具有一第一辨識位元與複數第一資訊位元，第二資料串具有複數第二資訊位元，傳輸介面依據第一辨識位元與該些第一資訊位元辨識寫入複數參數或複數資料至一儲存電路或從儲存電路讀取所儲存的內容，傳輸介面更依據該些第二資訊位元進行儲存或讀取儲存電路。

第一圖為本發明之一實施例之顯示裝置之驅動架構的是示意圖；
第二圖為本發明之一實施例之顯示電路之方塊圖；
第三圖為本發明之一實施例之顯示電路之傳輸介面的方塊圖；
第四圖為本發明之一實施例之處理單元的方塊圖；
第五圖為本發明之控制暫存單元與顯示記憶單元之內部詳細電路的電路圖；
第六圖為本發明之一第一實施例之第一傳輸線與第二傳輸線的波形圖；
第七圖為本發明之一第二實施例之第一傳輸線與第二傳輸線的波形圖；
第八圖為本發明之一第三實施例之第一傳輸線與第二傳輸線的波形圖；
第九圖為本發明之一第四實施例之第一傳輸線與第二傳輸線的波形圖；
第十圖為本發明之一第五實施例之第一傳輸線與第二傳輸線的波形圖；
第十一圖為第九圖之選擇資料格式的示意圖；
第十二圖為本發明之第一實施例之資料格式傳輸的示意圖；
第十三圖為本發明之第二實施例之資料格式傳輸的示意圖；
第十四圖為本發明之第三實施例之資料格式傳輸的示意圖；
第十五圖為本發明之第四實施例之資料格式傳輸的示意圖；以及
第十六圖為本發明之一第五實施例之第一傳輸線與第二傳輸線的波形圖。

    在說明書及後續的申請專利範圍當中使用了某些詞彙來指稱特定的元件。所屬領域中具有通常知識者應可理解，硬體製造商可能會用不同的名詞來稱呼同一個元件。本說明書及後續的申請專利範圍並不以名稱的差異來作為區分元件的方式，而是以元件在功能上的差異來作為區分的準則。在通篇說明書及後續的請求項當中所提及的「包含」係為一開放式的用語，故應解釋成「包含但不限定於」。以外，「耦接」一詞在此係包含任何直接及間接的電氣連接手段。因此，若文中描述一第一裝置耦接於一第二裝置，則代表該第一裝置可直接電氣連接於該第二裝置，或透過其他裝置或連接手段間接地電氣連接至該第二裝置。

    茲為使　貴審查委員對本發明之結構特徵及所達成之功效有更進一步之瞭解與認識，謹佐以較佳之實施例及配合詳細之說明，說明如後：

    請參閱第一圖，係為本發明之一實施例之顯示裝置之驅動架構的示意圖。如圖所示，本實施例之顯示裝置之驅動架構包含一主處理器1、一顯示驅動電路2與一顯示面板3。主處理器1為一電子裝置（例如電腦、手持式裝置、行動通訊裝置)內的電路，而依據顯示裝置所要顯示的影像，控制顯示驅動電路2據以驅動顯示面板3顯示影像。舉例來說，顯示裝置連接例如為電腦系統的電子裝置，電腦系統欲播放一動畫影像時，則會透過主處理器1傳送顯示影像至顯示驅動電路2，以驅動顯示面板3顯示影像。

    主處理器1耦接顯示驅動電路2。於本實施例中，主處理器1與顯示驅動電路2之間的連接有4條傳輸線，其分別為一致能線XCS、一時脈線SCL、一第一傳輸線SD0與一第二傳輸線SD1。主處理器1產生一致能訊號，並透過致能線XCS傳送致能訊號至顯示驅動電路2，以致能顯示驅動電路2。主處理器1產生一時脈訊號，並透過時脈線SCL傳送時脈訊號至顯示驅動電路2。主處理器1產生至少一控制參數與一控制參數位址或複數顯示資料與一顯示資料位址，並透過第一傳輸線SD0與第二傳輸線SD1而依據時脈訊號、控制參數位址或顯示資料位址，據以傳送控制參數或該些顯示資料至顯示驅動電路2，進而控制顯示驅動電路2驅動顯示面板3。

    顯示驅動電路2依據控制參數與該些顯示資料而產生一掃描驅動訊號（scan signal）與複數資料驅動訊號（data signals）至顯示面板3，以驅動顯示面板2顯示影像。

    請一併參閱第二圖，係為本發明之一實施例之顯示電路之方塊圖。如圖所示，本實施例之顯示驅動電路2包含一傳輸介面20、一控制暫存單元22、一時序控制單元23、一電源單元24、一掃描驅動單元26、一顯示記憶單元27與一資料驅動模組28。傳輸介面20耦接主處理器1，且傳輸介面20與主處理器1之間有4條傳輸線，也就是致能線XCS、時脈線SCL、第一傳輸線SD0與第二傳輸線SD1。本發明之傳輸介面為一序列周邊介面(Serial Perpheral Interface，SPI)，即傳輸介面20包含一第一輸入端與一第二輸入端，其分別耦接第一傳輸線SD0與第二傳輸線SD1並據以接收序列的資料。第一輸入端用以接收第一傳輸線SD0傳送之一第一資料串，而第二輸入端用以接收第二傳輸線SD1傳送之一第二資料串。第一資料串具有一第一辨識位元與複數第一資訊位元，第二資料串具有複數第二資訊位元，傳輸介面20依據第一辨識位元與該些第一資訊位元，據以辨識寫入複數參數或複數資料至一儲存電路或從儲存電路讀取所儲存的內容。傳輸介面20更依據該些第二資訊位元進行寫入或讀取儲存電路，其中，儲存電路包含控制暫存單元22與顯示記憶單元27。由於本實施例之傳輸介面可以應用於顯示面板領域，所以上述該些參數與該些資料相當於該些控制參數與該些顯示資料，而該些第一資訊位元包含控制參數位址或顯示資料位址，並該些第一資訊位元與該些第二資訊位元於其他週期包含控制參數或顯示資料。但本發明之傳輸介面並不侷限應用顯示面板領域，亦可應用於其他需要傳輸介面任何電子裝置。

    另外，第二資料串更包含一第二辨識位元，傳輸介面20依據第二辨識位元辨識該些第二資訊位元為該些參數或是該些參數的長度，也就是該些控制參數或是該些控制參數的長度。

    基於上述，傳輸介面20依據第一傳輸線SD0與第二傳輸線SD1傳輸的控制參數、控制參數位址或該些顯示資料與顯示資料位址，而分別傳送至控制暫存單元22與顯示記憶單元27。

    控制暫存單元22耦接傳輸介面20，而依據傳輸介面20傳輸的控制參數位址儲存控制參數，並產生一第一控制訊號與一第二控制訊號，時序控制單元23耦接控制暫存單元22，並依據第一控制訊號而產生一時序訊號，且傳送時序訊號至掃描驅動單元26、顯示記憶單元27與資料驅動模組28，以控制掃描驅動單元26、顯示記憶單元27與資料驅動模組28的時序。電源單元24耦接控制暫存單元22，並依據第二控制訊號產生一第一電源訊號與一第二電源訊號，且分別傳送第一電源訊號與第二電源訊號至掃描驅動單元26與資料驅動模組28。掃描驅動單元26耦接電源單元24與時序控制單元23，並依據時序訊號與第一電源訊號產生一掃描驅動訊號，以驅動顯示面板的複數掃描線之至少一。

    顯示記憶單元27依據傳輸介面20傳送的顯示資料位址儲存該些顯示資料，接著，顯示記憶單元27依據時序訊號而被資料驅動模組28讀取該些顯示資料。資料驅動模組28耦接電源單元24、時序控制單元23與顯示記憶單元27。資料驅動模組28依據第二電源訊號、時序訊號與該些顯示資料而產生複數資料驅動訊號，並傳送該些資料驅動訊號至顯示面板，以驅動顯示面板的複數資料線。

    此外，資料驅動模組28包含一線緩衝單元280、一資料拴鎖單元282與一資料驅動單元284。線緩衝單元280耦接顯示記憶單元27與時序控制單元23，並依據時序訊號讀取顯示記憶單元27所儲存的該些顯示資料，而暫存該些顯示資料。資料拴鎖單元282耦接時序控制單元23與線緩衝單元280，並依據時序訊號拴鎖線緩衝單元280輸出的該些顯示資料，且輸出該些顯示資料至資料驅動單元284。資料驅動單元284耦接電源單元24與資料拴鎖單元282，並依據第二電源訊號與資料拴鎖單元282輸出的該些顯示資料，而產生該些資料驅動訊號並傳送該些資料驅動訊號至顯示面板，以驅動顯示面板的該些資料線。

    請一併參閱第三圖，係為本發明之一實施例之顯示電路之傳輸電路的方塊圖。如圖所示，本發明之傳輸介面20包含一邏輯電路200、一除頻單元202、一輸入輸出單元204、一第一移位暫存單元206、一第一拴鎖單元208、一第二移位暫存單元210、一第二拴鎖單元212與一處理單元214。

    邏輯電路200耦接致能線XCS與時脈線SCL，並依據致能線XCS的致能訊號與時脈線SCL的第一時脈訊號，而產生一第二時脈訊號，且傳送第二時脈訊號至除頻單元202、第一移位暫存單元206與第二移位暫存單元210。於本實施例中，邏輯電路200具有一第一輸入端、一第二輸入端與一輸出端，邏輯電路200之第一輸入端與第二輸入端分別接收致能訊號與第一時脈訊號。在致能訊號為低準位訊號(例如邏輯”0”)時，邏輯電路200則輸出第二時脈訊號，並傳送第二時脈訊號至除頻單元202、第一移位暫存單元206與第二移位暫存單元210，以控制除頻單元202、第一移位暫存單元206與第二移位暫存單元210的時序。此外，本實施例之邏輯電路200僅為一個實施例，並不侷限於二個反相器與及閘，亦可由其他邏輯元件改變。

    除頻單元202耦接邏輯電路200，並接收第二時脈訊號而除頻第二時脈訊號後產生一除頻訊號CLK，且傳送除頻訊號CLK至第一拴鎖單元208、第二拴鎖單元212與處理單元214。於本實施例中，除頻單元202為1/9的除頻電路，也就是將除9倍的第二時脈訊號而產生除頻訊號CLK。輸入輸出單元204耦接第一資料傳輸線SD0與第二資料傳輸線SD1，以接收控制參數與控制參數位址或該些顯示資料與該些顯示資料位址。

    第一移位暫存單元206耦接邏輯電路200與輸入輸出單元204，第一移位暫存單元206依據邏輯電路200輸出的第二時脈訊號而儲存第一傳輸線SD0之第一資料串的第一辨識位元與該些第一資訊位元，並輸出第一辨識位元與該些第一資訊位元。同理，第二移位暫存單元210耦接邏輯電路200與輸入輸出單元204，第二移位暫存單元210依據邏輯電路200輸出的第二時脈訊號而儲存第二傳輸線SD1之第二資料串的第二辨識位元與該些第二資訊位元，並輸出該第二辨識位元與該些第二資訊位元。

    第一拴鎖單元208耦接第一移位暫存單元206，並依據除頻訊號CLK拴鎖第一移位暫存單元206輸出的第一辨識位元與該些第一資訊位元，之後，更依據除頻訊號CLK輸出第一辨識位元與該些第一資訊位元至處理單元214。同理，第二拴鎖單元212耦接第二移位暫存單元210，並依據除頻訊號CLK拴鎖第二移位暫存單元210輸出的第二辨識位元與該些第二資訊位元，之後，更依據除頻訊號CLK輸出第二辨識位元與該些第二資訊位元至處理單元214。

    處理單元214耦接第一拴鎖單元208與第二拴鎖單元212，並依據除頻訊號CLK接收第一拴鎖單元208輸出的第一資料串之第一辨識位元與該些第一資訊位元，以及接收第二拴鎖單元212輸出的第二資料串之第二辨識位元與該些第二資訊位元。處理單元214依據第一辨識位元、第二辨識位元、該些第一資訊位元與該些第二資訊位元而得知之後是接收控制參數或是顯示資料，並依據該些第一資訊位元而傳送控制參數至控制暫存單元22，或是傳送顯示資料至顯示記憶單元27。也就是，處理單元214依據第一辨識位元與該些第一資訊位元，據以辨識寫入該些控制參數或該些顯示資料至控制暫存單元22或顯示記憶單元27，還是從控制暫存單元22或顯示記憶單元27讀取所儲存的內容。處理單元214更依據該些第二資訊位元進行寫入或讀取控制暫存單元22或顯示記憶單元27。如此，本發明藉由傳輸介面20之第一輸入端與第二輸入端同時傳輸資料至處理單元214，而達到快速傳輸大量資料的目的，進而增加傳輸效率。

    其中，關於處理單元214如何依據該些第一資訊位元而傳送控制參數至控制暫存單元22，或是傳送顯示資料至顯示記憶單元27下面會詳細說明。

    請一併參閱第四圖，係為本發明之一實施例之處理單元的方塊圖。如圖所示，本實施例之處理單元214包含一時脈控制單元2140、一位址解碼單元2142、一位址拴鎖單元2144、一選擇單元2146、一第一資料拴鎖單元2148、一資料切換單元2150與一第二資料拴鎖單元2152。時脈控制單元2140 接收第一傳輸線SDO之第一資料串的第一辨識位元、第二傳輸線SD1之第二資料串的第二辨識位元與除頻訊號CLK，位址解碼單元2142接收該些第一資訊位元，而此該些第一資訊位元包含複數位址位元，所以，位址解碼單元2142解碼該些第一資訊位元，產生一第一解碼訊號，以得知該些第一資訊位元為一參數位址或一資料位元，其中第一解碼訊號可透過至少一條訊號線進行傳輸。之後，位址解碼單元2142傳送第一解碼訊號至時脈控制單元2140，時脈控制單元2140依據第一解碼訊號而得知該些第一資訊位元為參數位址或資料位址後，再依據第一辨識位元而決定是寫入或讀取的動作，並對應產生一參數讀取訊號CMDRD、一參數寫入訊號CMDWR、一資料讀取訊號IMGRD或一資料寫入訊號IMGWR，而傳送參數讀取訊號CMDRD或參數寫入訊號CMDWR至控制暫存單元22，據以寫入控制參數至控制暫存器24，或從控制暫存單元22讀取所儲存的控制參數，或者傳送資料讀取訊號IMGRD或資料寫入訊號IMGWR至顯示記憶單元27，以控制寫入顯示資料至顯示記憶單元27或從顯示記憶單元27讀取所儲存的顯示資料。如此，本發明藉由位址解碼單元2142辨識資料型態，以達到正確傳輸資料的目的。

    位址拴鎖單元2144耦接時脈控制單元2140，並接收該些第一資訊位元，而依據時脈控制單元2140傳送之一位址命令訊號而傳送該些第一資訊位元至控制暫存單元22或顯示記憶單元27。時脈控制單元2140接收第一解碼訊號而得知第一傳輸線SD0與第二傳輸線SD1後續傳送的該些第一資訊位元與該些第二資訊位元為控制參數或是顯示資料，若為控制參數時，時脈控制單元2140則產生一選擇訊號，並傳送選擇訊號至選擇單元2146，以控制選擇單元2146輸出控制參數至控制暫存單元22；若為顯示資料時，時脈控制單元2140則產生一拴鎖訊號，並傳送拴鎖訊號至第一資料拴鎖單元2148。第一資料拴鎖單元2148接收拴鎖訊號、第一傳輸線SD0傳送的該些顯示資料，以及第二傳輸線SD1傳送的該些顯示資料，當顯示記憶單元27接收到資料寫入訊號IMGWR時，顯示記憶單元27寫入來自於第一拴鎖單元2148的顯示資料。

    另外，時脈控制單元2140依據第一辨識位元SD0[8]而辨識讀取控制暫存單元22所儲存的該些控制參數或是讀取顯示記憶單元27所儲存的該些顯示資料時，時脈控制單元2140則產生一切換訊號與一讀取訊號，並分別傳送切換訊號與讀取訊號至資料切換單元2150與第二資料拴鎖單元2152，以讀取控制暫存單元22所儲存的該些控制參數或是顯示記憶單元27所儲存的該些顯示資料。例如時脈控制單元2140產生參數讀取訊號CMDRD至控制暫存單元22，而驅使控制暫存單元22輸出所儲存的該些控制參數至資料切換單元2150，此時，時脈控制單元2140傳送切換訊號至資料切換單元2150，以控制資料切換單元2150切換輸出所接收的該些控制參數至第二資料拴鎖單元2152，此時，時脈控制單元2140也會傳送讀取訊號至第二資料拴鎖單元2152，而控制第二資料拴鎖單元2152輸出所拴鎖的該些控制參數至主處理器1，以完成讀取控制暫存單元22所儲存的該些控制參數的動作。同理，讀取顯示記憶單元27所儲存的該些顯示資料的方式也和讀取控制暫存單元22的該些控制參數相同，於此將不再贅述。

    請一併參閱第五圖，係本發明之控制暫存單元與顯示記憶單元之內部詳細電路的電路圖。如圖所示，本實施例之控制暫存單元22與顯示記憶單元27共同包含複數解碼單元220000~220255、複數寫入邏輯單元222000~222255、複數儲存單元224000~224255、複數讀取邏輯單元226000~226255與複數輸出單元228000~228255。於本實施例中，本實施例之控制暫存單元22與顯示記憶單元27的儲存位址為8位元，所以總共有256個儲存位置，然而其他的實施例中，儲存位址的長度不以8位元為限，亦可以為4、7，或是16位元。

    此處需注意的地方，由於控制暫存單元22與顯示記憶單元27的儲存位址為8位元，所以總共有256個儲存位置，也因為控制暫存單元22與顯示記憶單元27共用256個儲存位置，所以256個儲存位置中部分的儲存位置提供給控制暫存單元22使用，而其他部分儲存位置則提供給顯示記憶單元27使用，於本實施例中，該些第一資訊位元為00100010的第034個儲存位置提供給顯示記憶單元27使用，此時，儲存單元224034則為一記憶單元而非暫存器，其餘儲存位置皆提供給控制暫存單元22使用。

    該些解碼單元220000~220255皆會接收該些第一資訊位元，也就是該些位址位元。而當該些解碼單元220000~220255之一解碼到該些第一資訊位元時，則輸出一第二解碼訊號至對應的寫入邏輯單元或讀取邏輯單元。例如該些第一資訊位元為00000001時，解碼單元220001的輸出端則會產生第二解碼訊號（即解碼訊號為邏輯”1”)，並傳送第二解碼訊號至對應的寫入邏輯單元222001或讀取邏輯單元226001。

    此時，當寫入邏輯單元222001接收到參數寫入訊號CMDWR或讀取邏輯單元226001接收到參數讀取訊號CMDRD時，則會寫入該些控制參數至對應的儲存單元224001，或從對應的儲存單元224001讀取所儲存的該些控制參數。於本實施例中，由於解碼單元220001解碼該些第一資訊位元為該些參數位址，所以，儲存單元224001為暫存器，並且此儲存單元224001為多暫存器(Multi register)，以儲存大於一個位元組的該些控制參數。此外，當該些控制參數僅為一個位元組以內的參數，則僅需要一單暫存器(Single register)的儲存單元，也就是第五圖所示之儲存單元224000。

    控制暫存單元22使用的該些儲存單元220000~220033，220035~220255分別耦接該些寫入邏輯單元222000~222033，222035~222255與選擇單元2146，即該些儲存單元220000~220033，220035~220255之時脈端分別耦接該些寫入邏輯單元222000~222033，222035~222255，而該些儲存單元220000~220033，220035~220255之輸入端耦接選擇單元2146。當該些寫入邏輯單元222000~222033，222035~222255之一接收到第二解碼訊號與參數寫入訊號CMDWR時，例如寫入邏輯單元222001收到第二解碼訊號與參數寫入訊號CMDWR時，寫入邏輯單元222001則產生一寫入時脈訊號至對應的儲存單元224001，此時，選擇單元2146則對應傳送該些控制參數而寫入至對應的儲存單元224001。

    同理，顯示記憶單元27使用的儲存單元224034耦接該些寫入邏輯單元222034與第一資料拴鎖單元2148，當寫入邏輯單元222034收到第二解碼訊號與資料寫入訊號IMGWR時，寫入邏輯單元222034則產生一寫入時脈訊號至對應的儲存單元224034，此時，第一資料拴鎖單元2148則對應傳送該些顯示資料而寫入至對應的儲存單元224034。

    該些輸出單元228000~228255分別耦接該些儲存單元224000~224255之輸出端，並該些輸出單元228000~228255之致能端分別耦接該些讀取邏輯單元226000~226255，當該些讀取邏輯單元226000~226255之一接收到第二解碼訊號之外，又接收到參數讀取訊號CMDRD或資料讀取訊號IMGRD時，例如讀取邏輯單元226001收到第二解碼訊號與參數讀取訊號CMDRD時，則讀取邏輯單元226001產生一讀取致能訊號，並傳送讀取致能訊號至對應的輸出單元228001，而讀取對應的暫存單元224001所儲存的該些控制參數至主處理器1。基於上述，顯示記憶單元27內部儲存與讀取的方式也和控制暫存單元22相似，於此就不再加以贅述。

    另外，至於處理單元214分別傳送控制參數與顯示資料至控制暫存單元22與顯示記憶單元27，其詳細說明如下所述。

    請一併第六圖，係為本發明之一第一實施例之第一傳輸線與第二傳輸線的波形圖。如圖所示，本實施例係說明傳輸介面用以讀取顯示驅動電路2之控制參數至主處理器1，在第一週期中，第一傳輸線SD0傳送一第一資料串，第二傳輸線SD1傳送一第二資料串，在第二週期中，第一傳輸線SD0傳送一第三資料串，第二傳輸線SD1傳送一第四資料串，以此類推。於本實施例中，第一傳輸線SD0與第二傳輸線SD1每一週期所傳輸之資料串所包含的複數位元數為9個位元，其中在第一個週期中，第9位元為第一辨識位元，其用以辨識讀取或是寫入。本實施例之第一辨識位元為邏輯”1”則代表為讀取，反之，若第一辨識位元為邏輯”0”則代表為寫入。在第一個讀取週期(即第一週期)中，第1～8位元為該些第一資訊位元，位址解碼單元2142可辨識該些第一資訊位元而得知為參數型態或是資料型態，本實施例為參數型態，並在第二傳輸線SD1接收的第二資料串中第二辨識位元決定傳輸的參數或資料是否為一個或多個位元組(Byte)。於本實施例中，第二辨識位元為邏輯”1”，所以，傳輸的參數或資料為一個位元組(Byte)，並在第二讀取週期(即第二週期)中，第一傳輸線SD0所傳輸的第1～8位元則為控制參數，則傳輸介面20將此控制參數讀取至主處理器1，以完成讀取的動作。

    另外，當第二辨識位元為邏輯”1”時，亦可將該些控制參數放置於第二傳輸線SD1之第二資料串之第1~8位元的該些第二資訊位元。

    請一併參閱第七圖，係為本發明之一第二實施例之第一傳輸線與第二傳輸線的波形圖。如圖所示，本實施例與第六圖之實施例不同之處，在於本實施例亦為參數型態，第二辨識位元為邏輯”0”，所以，傳輸的參數或資料為多個位元組(Byte)，因此，在第一週期中的第二資訊位元決定後續控制參數的長度(Byte_length)，於本實施例中，第二資訊位元為2時，則表示第二週期中的第一傳輸線SDO中第一資料串的8位元與第二傳輸線SD1中第二資料串的8個位元皆為控制參數。

    此外，由於本實施例為讀取參數控制，所以，在第一週期時，為主處理器1經由第一傳輸線SDO與第二傳輸線SD1傳送該些第一資訊位元與該些第二資訊位元至傳輸介面20，而在第二週期時，則為從控制暫存單元22讀取該些控制參數至主處理器1。

    請參閱第八圖，係為本發明之一第三實施例之第一傳輸線與第二傳輸線的波形圖。如圖所示，本實施例與上一個實施例不同之處，在於本實施例為主處理器1寫入控制參數至控制暫存單元22，即第一傳輸線SD0傳輸至傳輸介面20的第一個寫入週期(即第一週期)中的第9位元，也就是第一辨識位元為邏輯”0”時，並且第1~8位元的第一資訊位元被辨識為控制參數位址，所以，傳輸介面20將會使用控制參數位址寫入控制參數至控制暫存單元22。換言之，傳輸介面20由第二傳輸線SD1的第9位元的第二辨識位元可得知後續控制參數的狀態，即在第一個寫入週期之第二傳輸線SD1之第9位元的第二辨識位元為邏輯”1”時，則表示第二傳輸線SD1的第1~8位元的第二資訊位元為控制參數，並將此控制參數寫入至控制暫存單元22。

    請參閱第九圖，係為本發明之一第四實施例之第一傳輸線與第二傳輸線的波形圖。如圖所示，本實施例與上述之實施例不同之處在於，當第一個寫入週期(即第一週期)之第9位元的第二辨識位元為邏輯”0”時，則表示第二傳輸線SD1的第1~8位元的第二資訊位元為後續控制參數的資料長度(Byte_length)，也就是主處理器1告知傳輸介面20要傳送多少控制參數的資料長度至控制暫存單元22。如第八圖所示，由第一個寫入週期(即第一週期)中第二傳輸線SD1的第1~8位元得知後續寫入週期中第一傳輸線SD0與第二傳輸線SD1所傳送之控制參數的資料長度，例如由第一個寫入週期(即第一週期)中第二傳輸線SD1的第1~8位元為“00000001”，得知後續寫入控制參數的資料長度為8個位元，若是“00000010”則表示資料長度為16個位元，以此類推。假設第二傳輸線SD1的第1~8位元為“00000010”，則第一傳輸線SD0與第二傳輸線SD1會在第二寫入週期分別傳送8位元的控制參數至傳輸介面20，以供傳輸介面20寫入16位元的控制參數至控制暫存單元22。

    請參閱第十圖，係為本發明之一第五實施例之第一傳輸線與第二傳輸線的波形圖。如圖所示，本實施例與上述之實施例不同之處，在於本實施例為說明顯示資料寫入顯示記憶單元27，本實施例之傳輸介面20由第一傳輸線SD0傳輸的第一個週期的第9位元得知進行寫入的動作，並由第1~8位元的第二資訊位元得知為顯示資料，所以，傳輸介面20就會知道要進行寫入顯示資料至顯示記憶單元27。

    接著，請一併參閱第十一圖，在第二傳輸線SD1傳輸的第一週期中的第1~8位元的資訊位元決定後續顯示資料的資料長度，而在第一傳輸線SD0與第二傳輸線SD1的第二週期中的第9位元，也就是T20與T21，決定後續顯示資料傳輸的資料格式。舉例來說，當T20與T21皆為邏輯”0”時，則表示資料格式為16位元(65K色彩模式)；當T20與T21分別為邏輯”0”與”1”時，則資料格式為18位元(262K色彩模式)；T20與T21分別為邏輯”1”與”0”時，則資料格式為第一24位元模式(16M色彩模式一)；T20與T21皆為邏輯”1”時，則資料格式為第二24位元模式(16M色彩模式二)。

    請一併參閱第十二圖，係為本發明之第一實施例之資料格式傳輸的示意圖。如圖所示，本實施例之第一傳輸線SD0與第二傳輸線SD1在第二週期中第9位元皆為邏輯”0”，也就是說後續傳輸顯示資料的資料格式為16位元(65K色彩模式)，即後續顯示資料中一畫素資料之紅資料、綠資料與藍資料的位元數分別為5個位元、6個位元與5個位元。如第十二圖所示，在第一傳輸線SD0與第二一傳輸線SD1的第三週期中，第一畫素之紅資料R1為第一傳輸線SD0中D7~D3位元總共為5個位元，綠資料G1為第一傳輸線SD0中D2~D0與第二傳輸線SD1中D7~D5總共為6個位元，藍資料為第二傳輸線SD1中D4~D0總共5個位元，所以，第一傳輸線SD0與第二傳輸線SD1傳輸完一個畫素資料。

    再者，至於第一傳輸線SD0與第二傳輸線SD1需要傳輸多少個畫素資料，則可以由第二傳輸線SD1於第一週期的D7~D0位元與在第二週期中第一傳輸線SD0的D7~D0位元以及第二傳輸線SD1的D7~D0位元決定後續顯示資料總共需要傳輸顯示資料的長度或數目，其中，第二傳輸線SD1於第一週期的D7~D0位元為MSB位元組，於第二週期中第一傳輸線SD0的D7~D0位元為MID位元組，於第二週期中第二傳輸線SD1的D7~D0位元為LSB位元組。例如，若MSB位元組、MID位元組以及LSB位元組聯合起來的24位元資訊表示為十進位的20時，則代表第一傳輸線SD0與第二傳輸線SD1於第三至第十二週期共十個週期內傳送顯示資料。在其他可能實施例中，十進位的20代表第一傳輸線SD0與第二傳輸線SD1於第三至第二十二週期共二十個週期內傳送顯示資料。在其他可能實施例中，十進位的20代表第一傳輸線SD0與第二傳輸線SD1於第二週期後要傳送20筆藍資料、20筆紅資料、20筆綠資料。在其他可能實施例中，十進位的20代表第一傳輸線SD0與第二傳輸線SD1於第二週期後要傳送20筆畫素資料。

    請一併參閱第十三圖，係為本發明之第二實施例之資料格式傳輸的示意圖。如圖所示，本實施例與第十一圖之實施例不同之處，在於本實施例之第一傳輸線SD0與第二傳輸線SD1於第二週期的第9位元分別為邏輯”0”與邏輯”1”，則表示後續傳輸顯示資料的資料格式為18位元(262K色彩模式)，也就是畫素資料之紅資料為6個位元，綠資料為6個位元以及藍資料為6個位元。其餘部分皆於第十一圖的實施例相似，所以於此不再贅述。

    請一併參閱第十四圖，係為本發明之第三實施例之資料格式傳輸的示意圖。如圖所示，本實施例與上述實施例不同之處，在於本實施例之第一傳輸線SD0與第二傳輸線SD1於第二週期的第9位元分別為邏輯”1”與邏輯”0”，則表示後續傳輸顯示資料的資料格式為24位元(16M色彩模式一)，也就是畫素資料之紅資料為8個位元，綠資料為8個位元以及藍資料為8個位元。其餘部分皆於上述的實施例相似，所以於此不再贅述。

    請一併參閱第十五圖，係為本發明之第四實施例之資料格式傳輸的示意圖。如圖所示，本實施例與上述實施例不同之處，在於本實施例之第一傳輸線SD0與第二傳輸線SD1於第二週期的第9位元分別為邏輯”1”與邏輯”1”，則表示後續傳輸顯示資料的資料格式為24位元(16M色彩模式二)，也就是畫素資料之紅資料為8個位元，綠資料為8個位元以及藍資料為8個位元，在本實施例中，是利用第一傳輸線SD0與第二傳輸線SD1中的9個位元皆作為傳輸顯示資料之用，如第十五圖所示，第一個畫素資料的紅資料R1為第三週期之第一傳輸線SD0中D8~D1的8個位元，第一個畫素資料的綠資料G1為第三週期之第一傳輸線SD0中D0與第二傳輸線SD1中D8~D2共8個位元，第一個畫素資料的藍資料B1為第三週期之第二傳輸線SD1中D1~D0與第四週期之第一傳輸線SD0中D8~D3共8個位元。

    再者，當第二個畫素資料要傳輸時，則接續第一個畫素資料傳輸，即第二個畫素資料之紅資料R2為第四週期之第一傳輸線SD0中D2~D0與第二傳輸線SD1中D8~D4共8個位元，第二個畫素資料之綠資料G2為第四週期的第二傳輸線SD1中D3~D0與第五週期的第一傳輸線SD0中D8~D5共8個位元，以此類推。本實施例之第一傳輸線SD0與第二傳輸線SD1傳輸顯示資料的方式為完全利用傳輸線的9個位元傳輸資料，以增加傳輸的速度。

    請一併參閱第十六圖，係為本發明之一第五實施例之第一傳輸線與第二傳輸線的波形圖。如圖所示，本實施例與第八圖之實施例不同之處，在於本實施例為說明顯示資料讀取的至主處理器1，即在第一週期之第一傳輸線SD0中第9位元為邏輯”1”，其餘皆與第八圖之實施例相同，所以於此就不再贅述。

    綜上所述，本發明之傳輸介面包含一第一輸入端、一第二輸入端與處理單元。傳輸介面的傳輸方法係處理單元接收第一輸入端之一第一資料串與第二輸入端之一第二資料串，第一資料串具有一第一辨識位元與複數第一資訊位元，第二資料串具有複數第二資訊位元，處理單元依據第一辨識位元與該些第一資訊位元辨識寫入複數參數或複數資料至一儲存電路或從儲存電路讀取所儲存的內容，處理電路更依據該些第二資訊位元進行儲存或讀取該儲存電路。如此，本發明藉由第一輸入端與第二輸入端以在相同時間內接收第一傳輸線與第二傳輸線傳輸大量的資料，而達到快速傳輸資料的目的，進而增加傳輸效率。

    本發明係實為一具有新穎性、進步性及可供產業利用者，應符合我國專利法所規定之專利申請要件無疑，爰依法提出發明專利申請，祈　鈞局早日賜准專利，至感為禱。

    惟以上所述者，僅為本發明之一較佳實施例而已，並非用來限定本發明實施之範圍，舉凡依本發明申請專利範圍所述之形狀、構造、特徵及精神所為之均等變化與修飾，均應包括於本發明之申請專利範圍內。

1．．．主處理器

2．．．顯示驅動電路

20．．．傳輸介面

200．．．邏輯電路

202．．．除頻單元

204．．．輸入輸出單元

206．．．第一移位暫存單元

208．．．第一拴鎖單元

210．．．第二移位暫存單元

212．．．第二拴鎖單元

214．．．處理單元

2140．．．時脈控制單元

2142．．．位址解碼單元

2144．．．位址拴鎖單元

2146．．．選擇單元

2148．．．第一資料拴鎖單元

2150．．．資料切換單元

2152．．．第二資料拴鎖單元

22．．．控制暫存單元

220000~220255．．．解碼單元

222000~222255．．．寫入邏輯單元

224000~224255．．．儲存單元

226000~226255．．．讀取邏輯單元

228000~228255．．．輸出單元

23．．．時序控制單元

24．．．電源單元

26．．．掃描驅動單元

27．．．顯示記憶單元

28．．．資料驅動模組

280．．．線緩衝單元

282．．．資料拴鎖單元

284．．．資料驅動單元

3．．．顯示面板

214．．．處理單元

2140．．．時脈控制單元

2142．．．位址解碼單元

2144．．．位址拴鎖單元

2146．．．選擇單元

2148．．．第一資料拴鎖單元

2150．．．資料切換單元

2152．．．第二資料拴鎖單元

22．．．控制暫存單元

27．．．顯示記憶單元

Claims (26)

1. 一種傳輸介面，其包含:
   一第一輸入端，用以接收一第一資料串；
   一第二輸入端，用以接收一第二資料串；以及
   一處理單元，接收該第一資料串與該第二資料串，該第一資料串具有一第一辨識位元與複數第一資訊位元，該第二資料串具有複數第二資訊位元，該處理單元依據該第一辨識位元與該些第一資訊位元辨識寫入複數參數或複數資料至一儲存電路或從該儲存電路讀取所儲存的內容，該處理單元更依據該些第二資訊位元進行寫入或讀取該儲存電路。
2. 如申請專利範圍第1項所述之傳輸介面，其中該第二資料串更包含一第二辨識位元，該處理單元依據該第二辨識位元辨識該些第二資訊位元為該些參數的長度或是該些資料的長度。
3. 如申請專利範圍第2項所述之傳輸介面，其中該處理單元包含：
   一位址解碼單元，用以接收該些第一資訊位元，並辨識該些第一資訊位元為該儲存電路之該些參數的儲存位址或該儲存電路之該些資料的儲存位址而產生一解碼訊號；以及
   一時脈控制單元，耦接該位址解碼單元，並依據該第一辨識位元、該第二辨識位元與該解碼訊號產生一選擇訊號與一拴鎖訊號。
4. 如申請專利範圍第3項所述之傳輸介面，其中該處理單元更包含：
   一選擇單元，耦接該時脈控制單元，並依據該些第一資訊位元、該些第二資訊位元與該選擇訊號，傳輸該些參數至該儲存電路；以及
   一資料拴鎖單元，耦接該時脈控制單元，並依據該些第一資訊位元、該些第二資訊位元與該拴鎖訊號，傳輸該些資料至該儲存電路。
5. 如申請專利範圍第3項所述之傳輸介面，其中該處理單元更包含：
   一位址拴鎖單元，接收該第一資訊位元，並依據該時脈控制單元傳送之一位址命令訊號而傳送該些第一資訊位元至該儲存電路。
6. 如申請專利範圍第3項所述之傳輸介面，其更包含：
   一第一移位暫存單元，用以暫存該第一資料串之該第一辨識位元與該些第一資訊位元，之後分別輸出該第一辨識位元與該些第一資訊位元至該位址解碼單元與該時脈控制單元；以及
   一第二移位暫存單元，用以暫存該第二資料串之一第二辨識位元與該些第二資訊位元。
7. 如申請專利範圍第1項所述之傳輸介面，其更包含：
   一第一移位暫存單元，用以暫存該第一資料串之該第一辨識位元與該些第一資訊位元；以及
   一第二移位暫存單元，用以暫存該第二資料串之一第二辨識位元與該些第二資訊位元。
8. 如申請專利範圍第7項所述之傳輸介面，其更包含：
   一輸入輸出單元，耦接該第一輸入端與該第二輸入端，並傳送該第一資料串之該第一辨識位元與該些第一資訊位元至該第一移位暫存單元，以及傳送該第二資料串之該第二辨識位元與該些第二資訊至該第二移位暫存單元。
9. 如申請專利範圍第7項所述之傳輸介面，其更包含：
   一第一拴鎖單元，用以拴鎖該第一移位暫存單元輸出之該第一辨識位元與該些第一資訊位元，並輸出該第一辨識位元與該些第一資訊位元至該處理單元；以及
   一第二拴鎖單元，用以拴鎖該第二移位暫存單元輸出之該第二辨識位元與該些第二資訊位元，並輸出該第二辨識位元與該些第二資訊位元至該處理單元。
10. 如申請專利範圍第9項所述之傳輸介面，其更包含：
    一邏輯電路，耦接一致能線與一時脈線，並依據該致能線之一致能訊號與該時脈線之一時脈訊號產生一第二時脈訊號，並傳送該第二時脈訊號至該第一移位暫存單元與該第二移位暫存單元，以作為該第一移位暫存單元與該第二移位暫存單元的時脈；以及
    一除頻單元，耦接該邏輯電路，並除頻該第二時脈訊號產生一除頻訊號，並傳送該除頻訊號至該第一拴鎖單元與該第二拴鎖單元，以作為該第一拴鎖單元與該第二拴鎖單元的時脈。
11. 一種傳輸方法，其步驟包含：
    傳送一第一資料串之一第一辨識位元與複數第一資訊位元至一傳輸介面；
    傳送一第二資料串之複數第二資訊位元至該傳輸介面；
    依據該第一辨識位元與該些第一資訊位元辨識寫入複數參數或複數資料至一儲存電路或從該儲存電路讀取所儲存的內容；以及
    依據該些第二資訊位元進行寫入或讀取該儲存電路。
12. 如申請專利範圍第11項所述之傳輸方法，其中於依據該第一辨識位元與該些第一資訊位元辨識寫入複數參數或複數資料至一儲存電路或從該儲存電路讀取所儲存的內容之步驟中，係依據該些第一資訊位元辨識為該儲存電路儲存複數參數的位址或是該儲存電路儲存複數資料的位址，並依據該第一辨識位元決定讀取或是寫入該儲存電路的動作。
13. 如申請專利範圍第11項所述之傳輸方法，其中更包含一步驟，係依據該第二辨識位元辨識該些第二資訊位元為該些參數的長度或是該些資料的長度。
14. 如申請專利範圍第13項所述之傳輸方法，其中於一第一週期中係依據該第一辨識位元與該些第一資訊位元辨識寫入複數參數或複數資料至一儲存電路或從該儲存電路讀取所儲存的內容，而於一第二週期中係依據該第一辨識位元與該第二辨識位元決定該些資料的資料格式。
15. 一種驅動電路，其包含：
    一傳輸介面，具有一第一輸入端與一第二輸入端，該第一輸入端接收一第一資料串，該第二輸入端接收一第二資料串，該第一資料串具有一第一辨識位元與複數第一資訊位元，該第二資料串具有複數第二資訊位元，該傳輸介面依據該第一辨識位元與該些第一資訊位元辨識寫入複數參數或複數資料至一儲存電路或從該儲存電路讀取所儲存的內容，該傳輸介面更依據該些第二資訊位元進行儲存或讀取該儲存電路。
16. 如申請專利範圍第15項所述之驅動電路，其中該第二資料串更包含一第二辨識位元，該傳輸介面依據該第二辨識位元辨識第二資訊位元為該些參數的長度或是該些資料的長度。
17. 如申請專利範圍第15項所述之驅動電路，其更包含：
    一時序控制單元，用以產生一時序訊號；
    一掃描驅動單元，耦接該時序控制單元，並依據該時序訊號與該儲存電路所儲存之該些參數產生一掃描驅動訊號，並傳送該掃描驅動訊號至一顯示面板，以驅動該顯示面板之複數掃描線之至少一；以及
    一資料驅動模組，耦接該時控制單元，並依據該時序訊號與該儲存電路所儲存之該些資料產生複數資料驅動訊號，並傳送該資料驅動訊號至該顯示面板，以驅動該顯示面板之複數資料線。
18. 如申請專利範圍第17項所述之驅動電路，其該傳輸介面包含：
    一位址解碼單元，用以接收該些第一資訊位元，並辨識該些第一資訊位元為該儲存電路之該些參數的儲存位址或該儲存電路之該些資料的儲存位址而產生一解碼訊號；以及
    一時脈控制單元，耦接該位址解碼單元，並依據該第一辨識位元、該第二辨識位元與該解碼訊號產生一選擇訊號與一拴鎖訊號，以控制該掃描驅動單元產生該掃描驅動訊號或控制該資料驅動模組產生該些資料驅動訊號。
19. 一種顯示裝置，其包含：
    一驅動電路，驅動該顯示裝置；以及
    一傳輸介面，具有一第一輸入端與一第二輸入端，該第一輸入端接收一第一資料串，該第二輸入端接收一第二資料串，該第一資料串具有一第一辨識位元與複數第一資訊位元，該第二資料串具有複數第二資訊位元，該傳輸介面依據該第一辨識位元與該些第一資訊位元辨識寫入複數參數或複數資料至一儲存電路或從該儲存電路讀取所儲存的內容，該傳輸介面更依據該些第二資訊位元進行儲存或讀取該儲存電路。
20. 如申請專利範圍第19項所述之顯示裝置，其中該第二資料串更包含一第二辨識位元，該傳輸介面依據該第二辨識位元辨識第二資訊位元為該些參數的長度或是該些資料的長度。
21. 如申請專利範圍第19項所述之顯示裝置，其更包含：一時序控制單元，用以產生一時序訊號；
    一掃描驅動單元，耦接該時序控制單元，並依據該時序訊號與該儲存電路所儲存之該些參數產生一掃描驅動訊號，並傳送該掃描驅動訊號至一顯示面板，以驅動該顯示面板之複數掃描線之至少一；以及
    一資料驅動模組，耦接該時控制單元，並依據該時序訊號與該儲存電路所儲存之該些資料產生複數資料驅動訊號，並傳送該資料驅動訊號至該顯示面板，以驅動該顯示面板之複數資料線。
22. 如申請專利範圍第21項所述之顯示裝置，其該傳輸介面包含：
    一位址解碼單元，用以接收該些第一資訊位元，並辨識該些第一資訊位元為該儲存電路之該些參數的儲存位址或該儲存電路之該些資料的儲存位址而產生一解碼訊號；以及
    一時脈控制單元，耦接該位址解碼單元，並依據該第一辨識位元、該第二辨識位元與該解碼訊號產生一選擇訊號與一拴鎖訊號，以控制該掃描驅動單元產生該掃描驅動訊號或控制該資料驅動模組產生該些資料驅動訊號。
23. 一種電子裝置，其包含：
    一主處理器，產生一第一資料串與一第二資料串；
    一驅動電路，依據該第一資料串與該第二資料串，驅動一顯示面板；以及
    一傳輸介面，具有一第一輸入端與一第二輸入端，該第一輸入端接收該第一資料串，該第二輸入端接收該第二資料串，該第一資料串具有一第一辨識位元與複數第一資訊位元，該第二資料串具有複數第二資訊位元，該傳輸介面依據該第一辨識位元與該些第一資訊位元辨識寫入複數參數或複數資料至一儲存電路或從該儲存電路讀取所儲存的內容，該傳輸介面更依據該些第二資訊位元進行儲存或讀取該儲存電路。
24. 如申請專利範圍第23項所述之電子裝置，其中該第二資料串更包含一第二辨識位元，該傳輸介面依據該第二辨識位元辨識第二資訊位元為該些參數的長度或是該些資料的長度。
25. 如申請專利範圍第23項所述之電子裝置，其中該顯示面板包含：
    一時序控制單元，用以產生一時序訊號；
    一掃描驅動單元，耦接該時序控制單元，並依據該時序訊號與該儲存電路所儲存之該些參數產生一掃描驅動訊號，並傳送該掃描驅動訊號至一顯示面板，以驅動該顯示面板之複數掃描線之至少一；以及
    一資料驅動模組，耦接該時控制單元，並依據該時序訊號與該儲存電路所儲存之該些資料產生複數資料驅動訊號，並傳送該資料驅動訊號至該顯示面板，以驅動該顯示面板之複數資料線。
26. 如申請專利範圍第25項所述之電子裝置，其中該傳輸介面包含：
    一位址解碼單元，用以接收該些第一資訊位元，並辨識該些第一資訊位元為該儲存電路之該些參數的儲存位址或該儲存電路之該些資料的儲存位址而產生一解碼訊號；以及
    一時脈控制單元，耦接該位址解碼單元，並依據該第一辨識位元、該第二辨識位元與該解碼訊號產生一選擇訊號與一拴鎖訊號，以控制該掃描驅動單元產生該掃描驅動訊號或控制該資料驅動模組產生該些資料驅動訊號。