201246212 _ 六、發明說明： 【發明所屬之技術領域】 本案是關於一種記憶體陣列裝置’特別是關於不受溫度影 響的記憶體陣列裝置° 【先前技術】 傳統的相變化§己憶體彳呆作在早極模式(ujjjpolgj m〇de)，其 意謂著重設電流及設定電流的方向相同。記憶體狀態是藉由相 變化物質的相來定義，相包含用來作為高電阻狀態的非晶相 (amorphous)，以及用來作為低電阻狀態的結晶（ciystalHne) 相、。操作於單極模式下的記憶祕有小尺寸的記憶胞陣列、在 低溫的範圍(低於攝氏85)較佳的資料保存能力、以及可操作於 高速的優點。 _ :參閱第-圖⑷’其為習知記憶胞與單極定址電路⑴的 不忍圖。"己憶胞101包含第一電極10U、第二電極1012、以 第一電極職與第二電極1012之間的記憶材料 1013。 以及为；^路102包含電晶體103、位元線104、字元線105、 以及源極線1〇7。 圖。二ΓΓ *圖⑼’其為在單極操作下_極電壓的波形 二Γ"奈秒為單位哪代表電壓，以伏特為 極的電壓v的中的波形撕代表施加於電晶體103的閘 Vwu。在第1圖電壓Vgl等於施加於字元線105㈣壓 一健操作，該第a—的記憶胞101受到定址電路102的一第 偏壓操作可使記憶胞101程式化為高電阻 201246212 狀態。該第-偏壓操作包含：施加電屋I— ⑽、施加輕Vwl辦元線他、施 ·伏^ 電晶==編、以及施加電w特於 不才y 以及2奈秒，當電廢* :9,的上升期間-伏概地上升以伏特後= 持7G奈秒·，此時通過記憶胞⑽的電流為 :對車:爾流㈣〇微安培(如第一圖⑻所示)，然後電壓 如在2奈秒的下降_從2.4伏特快速地下降至Q伏特 ^F1形成的高紐及快速下降難，使記紐料咖形成 非晶相’該非晶相會形成記憶材料1013的高電阻狀態。 請參閱第一圖(c)，其為習知記憶胞與單極定址電路的示意 ^在第-圖⑹中的單極定址電路112與第一圖⑻中的單極 :址電路102的差異在於所施加於字元線105的電壓VwL2。 :參閱第其為在單極操作下的閘極電壓的波形圖。 橫軸代表_ .，以奈秒為單位’縱軸代表龍，錄特為單位。 在第一圖⑷中的波形搬代表施加於電晶體103的閘極電壓 Vg2的波形，_賴Vg2雜施加於字元線⑽㈣壓％。 在第一圖(d)中的記憶胞1〇1受到單極定址電路ι〇2的一第二 偏壓操作’娜二偏壓操作可使記憶胞1G1抹除為低電阻狀 態。該第二偏壓操作包含：施加電壓VBL1=4伏特於位元線 104、施加電壓Vwu於字元線105、施加電壓Vsub=〇伏特於 電晶體103的基底B、以及施加電歷Vsu=〇伏特於源極線1〇7。 在第一圖(d)中，波形的上升期間、波寬、以及下降 201246212 期間分別為100奈秒、400奈秒、以及細奈秒當電壓 在刚奈秒的上升期間從0伏特上升至12伏特後，電壓2 在I·2伏特維持400奈秒，此時通過記憶胞1〇1的電流為相 較低的電流12=350微安培(如第一圖(c)所示），然後電壓〜 在厕奈秒的下降期間從1.2伏特相對緩慢地下降至〇伏特。2 波形WF2形成的低電流及緩慢下降過程，使記㈣料ι〇ΐ3形 成結晶相，該結晶相會造成記憶材料1〇13的低電阻狀態。 雖然操作於單極模式下的由記憶胞1()1卿成的記憶胞 _具有較小尺寸、在低溫的(低簡氏8s)雛的資料保 存此力、以及可操作於高速的伽，但是當記，馳⑻在非晶 狀L下部很谷易叉到⑥溫的轉而產钱退火(麵峡），使 得材料由非晶相轉變為低電阻狀態的結晶相，也就是說，儲存 於德胞1G1的資料别⑧溫的影響而被抹除，此為操作於單 極模式下的記憶胞1〇1的缺點。 然而，另-種操作模式稱為雙極操作模式可使記憶胞不易 受溫度的影響。請參閱第工圖⑻，其為習知記憶胞與雙極定址 電路20的示意圖。記憶胞2〇1包含第三_2〇11、第四電極 觀、以及位於第三電極亂與第叫極加2之間的記憶材 枓測3。雙極定址電路2〇2包含電晶體2〇3、位元線綱、字 元線205、以及源極線207。 -月參閱第―圖⑼’其為在雙極操作下的閘極電壓的波形 ，。橫轴代表触’時秒為單位，_代表電壓，以伏特為 單位在第一圖(b)中的波形侧代表施加於電晶體的間 極電壓vgs的波形，閘極電壓％等於施加於字元線2〇5的電 201246212 壓Vwu。在第二圖⑻中的記憶胞2〇1受到定址電路2〇2的— 第三偏壓操作，該第三偏壓操作可使記憶胞2〇ι 阻狀態n餅猶衫：齡㈣雜 線204施加電壓於字元線205、施加電壓vsub=〇伏特 於電晶體203 _底b、以及施加電壓VsL2=4伏特於源極線 在第 圖(b)中，波形WF3的上升期間、波寬、以及下降 期間分別為100奈秒、4〇〇奈秒、以及2〇〇〇奈秒當電壓V祀 在100奈秒的上升期離0伏特上升至3 8伏特後電壓 在—伏特維持400奈秒，此時通過記憶胞2〇1的電流Ι3=· 微女如第二圖⑻所示），然後電壓Vwl2在2000奈秒的下降 ^從3.8伏特下降至G伏特。在該第三偏觀作巾會使記憶 13巾的電絕緣物質(未顯示)與其分離，而造成記憶材 料2013的高電阻狀態。 _ ‘圖(C)’其為習知記憶胞與雙極定址電路的示意 二。第二圖(c)中的雙極定址電路212與第二圖⑻中的雙極 疋址路202的差異在於：所施加於字元線 205的電壓Vwu、 堍207 ;位凡線2〇4的電壓VBL3=4伏特、以及所施加於源極 線207的電壓Vsu=〇伏特。 5月參閱第 圖第—圖⑷’其為在雙極操作下的閘極電壓的波形 圖。杈軸代表時間，1 單位。在筮- 秒為單位’縱轴代表電壓’以伏特為 極雷厭ν 一圖(d)中的波形綱代表施加於電晶體203的閘 壓Vwl Μ的波形，閣極電壓Vg4等於施加於字元線205的電 机4在第一_中的記憶胞2〇1受到雙極定址電路212 201246212 =偏:Γ ’該第四偏壓操作可使記憶胞2。1抹除為低 元绩"第四倾操作包含：脉電壓VBL3=4伏特於位 = 施加電壓、於字元線205、施加電壓Vsub=〇伏 ==晶體203的基底B、以及施加電壓1=〇伏特於源極 跟 2U7 〇 在第二_中，波形職的上升期間、波寬、以及下降 期間刀別為100奈秒、4〇〇奈秒、以及2_奈秒，當電壓^ f觸奈秒的上升期間從〇伏特上升至12伏特後，電壓V聰 丄·2伏特維持_奈秒，此時通過記憶胞201 的電流14=350 政女培(如第二_)所示）’然後糕Vwu在2000奈秒的下降 期間伏特下降至G伏特。由於該第四偏縣作與該第三 禹塑操作互為輕極性相反的操作，因此會使記憶材料2〇13 中的電絕緣物質至少—部分(未顯示)合併至其中，而造成記憶 材料2013的低電阻狀態。 雖然在雙極操作下的記憶胞2〇1不易受溫度的影響而使 資料被抹除’然而操作於雙極模式下的由記憶胞观所形成的 :己隐胞陣列部具有較大尺寸，而且在此模式下的偏壓電路也較 為複雜、以及操作速度較差。因此使記憶胞陣列兼具單極操作 與雙極操作下的優點為—重要的課題。 【發明内容】 有鑑於上述單極操作下記憶體陣列的缺點以及雙極操作 下記憶體_的缺點，—種記髓_裝置被提出，該記憶體 陣列裝置使用具有相同結構的記憶胞，唯—的差別在於不同的 偏壓電路的設計，其肋偏壓於記碰陣列，從製程的觀點而 201246212 5不需要增加額外的成本’而且兼具小尺寸、高記憶容量、可 操作於高速、不枝溫影響、高t寫次數、減高度可信賴的 資料保存能力。 依照上述構想，一種記憶體陣列裝置被提出，該記憶體陣 列裝置包含-記憶體陣列、—第—電路、以及_第二電路。該 誠體陣列包含-第—分部以及—第二分部，該第—分部包括 複數第-5己億胞，該第二分部包括複數第二記憶胞。該第一電 路電連接於該記憶體陣列，用以使該第一分部操作於一第一模 式。該第二電路電連接於該記憶體陣列，用以使該第二分部操 作於-第—模式，該第—模式為—雙極操作模式，該第二模式 為一單極操作模式。 、 照上述構想，另—種賴_膽置被提出，該記憶體 ^裝置包含-記憶體陣列，該記憶體陣列具複數記憶胞，該 複數記憶胞分獅作於—第—模式和—第二模式。 陣列構想’另—種記憶斷列裝置被翻，該記憶體 車歹m置記健_，該記紐 -第二分部。該第-分部操作在-第-操作模;中該二 部操作在-第二操作模式+。 ^这第-刀 依照上述構想，—種記憶體陣列裝置 該記憶體陣列裝置包含—第一分部及 乍方去被楗出 下歹J步驟加-雙極操作模式於該第 。 作模式於該第二分部。 七靶加-早極細 的操作方法被提 使用者可選擇將 依照上述構想，另一種記憶體陣列裝置 出’該方法包含下列步驟：以-可信賴方式， 201246212 資料儲存於該第—分部或該第二分部，方法包含下列步驟.施 加-雙極操倾式於該第-分部。施加—單極操作模式於 二分部。 、°义 依照上述構想.，另-種記憶體陣列裝置的操作方法被提 出，該方法包含下列步驟：區分—記憶體陣列為—第—種記憶 第二種她包。以一可信賴方式，於該第-種記憶胞儲 存-貝料’俾當該第二種記憶胞需要該資料時，自該第一種記 憶胞提供該資料給該第二種記憶胞。 依照上述構想，另一種記憶體陣列裝置的操作方法被提 法包含下列步驟：區分—記憶體_為—第—種記憶 二::一?ΐ憶胞、以一可信賴方式，於該第-種記憶胞儲 予貝;斗’俾當該第二種記憶胞流失該資料時 憶胞取得該資料。 ^ 【實施方式】 中提楚地且扼要地說明本發明’在下列的實施方式 1 了 &佳貫施例，細並极此為限。 _^第圖(a)，其為本案較佳實施例記憶體陣列裝置 =示意圖。該記憶斷職置3G包含—記憶斷列36、一 部路。該記憶體陣列36包含-第-分 二電路分別為;。在第三圖⑷中’該第-電路與該第 刀似偷偏壓電路32以及單極電路34。該第一 於-tr該記憶斷列36，____36操作 使該記憶二列電第：_車列36,用以 201246212 請參閱第三圖(b)，其為本案第一分部361操作於該第一 模式下的電路圖。在第三圖⑷中，第一分部361操作於該第一 模式下的電路37包含控制邏輯31、雙極偏壓電路32、以及第 一分部361。在第三圖(b)中，雙極偏壓電路32包含位元線解 碼器311、字元線解碼器與驅動器312、以及源極線控制單元 313。第一分部361包含複數記憶胞：記憶胞36ιι、記憶胞 3612、記憶胞3613、記憶胞3614，電晶體320、電晶體322、 電晶體324、電晶體326、位元線32卜位元線323、字元線 325、字元線327、以及源極線328、29。其中第一分部撕 的每一記憶胞是一次可程式化的或多次可程式化的。 在第三圖¢)中的雙極偏壓電路32可針對第一分部361中 不同的記憶胞分別做程式化或抹除的控制，舉例來說，在一第 -時段内對記憶胞3611利用該第三偏祕作進行程式化，則 源極線控制單元313解碼至源極線328並提供4伏特於 328、位元線解 311解碼至位元線321並提供〇伏特於位 兀線321、以及字元線解碼器與驅動器312解碼至字元線325 並提供閘極電壓vg3。在-第二時段内對記憶胞3613利用該第 四偏壓操作進行抹除，則源極線控制單元313解碼至源極線 328並提供〇伏特於源極線328、位元線解碼ϋ 311解碼至位 元，321並提供4伏特於位元線32卜以及字元線解碼器與驅 動f 解碼至字元線327錄供閘極電塵Vg4，依此類推。 值得注意的是，雙極偏壓電路32的設計㈣應雙極操作模式 (Γ第一f式)的設計’其源極線328、329必須分開接至源i 、、控制單το 313，®此在設計上較為娜，所佔的面積也比較 201246212 大，但是禮她齡對於轉 響而造成資料的遺失。 』寡度阿，不受溫度影 請翏閲第三圖(C)，其為本: •第 式下的電路圖。在第三圖(c);=:==該第二模 式下的電路38包含控制邏輯3 '、®第-模 分部淑。在第三陶中，单極倾電 =字:線解碼器與_ 312、以及源極線:= 第一刀。p 362包含複數記憶胞：記憶胞⑽ 電曰曰體344、電晶體346、位元線34卜位元線祕、字元線 345、字兀線347、以及源極線348。其中第二分部尬的每— 記憶胞是多次可程式化的。 在第三_)中的單極偏壓電路34可針對第二分部362中 不同的記憶胞分別做程式化或抹除的控制，舉例來說，在一第 三時段内對記龍3621 該第—偏難作進行程式化，則 源極線348接地、位元線解碼器311解碼至位元線341並提供 4伏特於位元線341、以及字元線解碼器與驅動器312解碼至 子元線345並提供閘極電壓vgl。在一第四時段内利用該第二 偏壓操作對記憶胞3623進行抹除，則源極線348接地、位元 線解碼器311解碼至位元線341並提供4伏特於位元線341、 以及字元線解碼器與驅動器312解碼至字元線347並提供閑極 電壓Vg2，依此類推。值得注意的是，單極偏壓電路34的設計 疋因應单極操作模式(即第二模式)的設計’其源極線348可共 同接在一起，、因此在設計上較為簡單，所佔的面積也比較小，
1J 201246212 且在操作上則更為快速，製造成本亦較低。 在本案所提第一分部361以及第二分部362中的記憶胞都 具有相同的記憶胞結構’且具有相同的材料，主要的差別則在 於雙極偏壓電路32與單極偏壓電路34的差異及第—分部划 與第二分部362中的陣列電路(源極線)設計不同，因此就製程 上峨點來看並不會有額外的成本與工程。在設計上可設計成 第-分部361佔所有記憶胞的小部分.，例如2%，而第二分部 362佔所有記憶胞的大部分，例如98%，這樣的設計可以^小 的面積(或體積)得到較大的記憶體容量，但也可以是任意的比 例關係，依使用者的需求而定。 〜 f社’例如在量產的雜中，重要㈣料(例如開機 碼)可先燒錄於本案所提的記憶體陣列裝置3〇的第一分部如 中，然後將記憶體陣列裝置30焊接或打件於電路板^然後 在該記憶體陣列裝置3〇接通錢後的初始_中，重要的資 料從第一分部361被解壓或載入到第二分部362，以用於後續 的直接執行。當重要的資料被解壓縮到該第二分部362時，所 要資料被驗證’錄用者需求而定。當然使用者亦 可將資料寫入第二分部362，亦依照使用者 由於焊接時所產生的高溫不會影響到第—分部361中的 記憶胞而造成龍遺失，故記髓陣顺置Μ且有可 資料保存能力。由於開機後資料儲存於第二分部尬可祕直 因此記憶體陣繼具有高速操作及低製造成本 上述重要㈣料包純編_馬，這匈_是特定資 12 201246212 料、複數J[接可執行程式媽、具有複數自我解壓縮碼的複數壓 縮程式碼、或其任意組合。 凊參閱第四@ ’其為本案記憶辦膽置3G的操作方法 的流程圖。記憶體陣列裝置30包含第一分部361及第二分部 362該方法包含下列步驟··施加一雙極操作於該第一分部 361(步驟S401);及施加一單極操作於該第二分部娜步驟 S402)。在焊接記憶體陣列裝置3〇至電路板上之前，經由施加 一雙極操作於該第-分部361，使資料以一種可信賴的方式先 儲存到第一分部36卜然後待焊接完畢後，於第一次通電時， 、”里由施力σ單極操作於該第二分部脱，使該資料從該第一分 部361載入至該第二分部362。 »月參閱第五圖’其為本案另一實施例記憶體陣列裝置30 的操作方法的流程圖，該方法包含下列步驟：區分一記憶體陣 列為一第一種記憶胞及一第二種記憶胞(步驟S501);及以一可 信賴方式，於該第-種記憶胞儲存一資料，俾當該第二種記憶 胞需要該資料時’自該第一觀憶胞提供該資料給該第二種記 憶胞(步驟S502)。 ° 。4參閱第六圖’其為本案另_實施例記紐陣列裝置％ 的操作方法的流程圖，該方法包含下列步驟：區分一記憶體陣 列為一第一種記憶胞及一第二種記憶胞(步驟S601);及以-可 信=方式’於該第一種記憶胞儲存一資料，俾當該第二種記憶 月已机失該資料時，自該第一種記憶胞取得該資料(步驟s⑼2)。 紅上所述，本發明的說明與實施例已揭露於上，然其非用 來限制本發明，凡習知此技藝者，在不脫離本發明的精神與範 201246212 蓋範^之^领麵更轴修飾，其仍制在本制專利的涵 【圖式簡單說明】 irr(a): f知記憶胞解較址電路的示意圖； (b).早極操作τ_極電壓的波形圖； ΚΊ知記憶胞解極纽電路的示意圖，· 圖(d) ·單極操作下的難麵的波形圓； =圖⑻：習知記憶胞與雙極定址電路的示意圖；
Kb) ··雙極操作下的_電壓的波形圖； 第二圖(〇:習知記憶胞與雙極定址電路的示意圖； 第二圖(d) :雙極操作下的間極電壓的波形圖； 第三圖⑻：本案較佳實施例記鐘_裝置的示意圖. =圖阶本案第—分部操作於該第—模式下的電路圖； -圖(c).本案第二分部操作於該第二模式下的電路圖； 第四圖本案記憶辦列裝置輯作方法的流程圖；
第五圖：本案另一實施例記憶體陣列裝置的操作方法的 圖；以及 "IL 第六圖：本案另一實施例記憶體陣列裝置的操作方法的流轾 圖。 刀 【主要元件符號說明】 10, 11 :習知記憶胞與單極偏壓101，201:記憶胞 電路 1011 :第一電極 1012:第二電極 1013, 2013 :記憶材料 102,112 :單極定址電路 201246212 103,203:電晶體 105,205:字元線 20 :習知記憶胞與雙極偏壓電 路 2012 :第四電極 30 :記憶體陣列裝置 32 :雙極偏壓電路 36 :記憶體陣列 362:第二分部 38 ::第二分部操作於該第二模 式下的電路 321，323, 341，343 :位元線 104, 204 :位元線 107,207:源極線 2011••第三電極 202,212:雙極定址電.路 31 :控制邏輯 34 :單極偏壓電路 361·.第一分部 37 :第一分部操作於該第一模 式下的電路 3611， 3612， 3613， 3614， 3621， 3622, 3623,3624:記憶胞 325, 327, 345, 347 :字元線 320, 322, 324, 326, 340, 342, 311:位元線解碼器 344,346:電晶體 312 :字元線解碼器與驅動器 313 :源極線控制單元 15