TW200915862A - Solid state image capture device, analog/digital conversion method for solid state image capture device, and image capture device - Google Patents

Description

200915862 九、發明說明 【發明所屬之技術領域】 本發明係相關於固態影像擷取裝置，固態影像擷取裝 置的類比/數位轉換方法，及影像擷取裝置。 【先前技術】 作爲固_影像擷取裝置的規劃，知道有被稱作行 轉換規劃之技術。根據行AD轉換規劃之技術，在如、 MOS (包括CMOS )型固態影像擷取裝置之—種χ_γ位址 型固態影像擷取裝置之放大型固態影像擷取裝置中，例如 關於具有各個包括以矩陣形狀二維式配置光電轉換元件之 像素的像素陣列單元，每一像素行配置—類比/數位（aD )轉換器’即、行平行’以及將從像素陣列單元的各個像 素讀取之類比像素信號轉換成數位資料並且輸出。 在行平行配置的AD轉換器中，比較器比較透過行信 號線以列單元爲基礎從像素陣列單元的各個像素所讀取之 各個類比像素信號與斜坡波形的參考信號，以產生對應於 參考成分和信號成分的各個強度並且具有時間軸方向的強 度（脈衝寬度）之脈衝信號。一計數器單元在該脈衝信號 寬度的期間，計數一預定的時脈，且該計數單元的計數値 被轉換成對應該像素信號強度的數位資料，藉此執行AD 轉換操作。 爲了實現行AD轉換規劃的固態影像擷取裝置中之高 速AD轉換，設置有產生比主時脈快的時脈之時脈轉換單 -4- 200915862 元，及時脈轉換單元所產生的高速時脈被使用當作計數器 單元的計數時脈，藉以AD轉換處理的處理速度並不受主 時脈的速度（頻率）所限制（如、參考曰本未審查專利申 請案出版號碼2005-303648，專利文件1)。 尤其是，計數器單元在高速時脈中計數脈衝信號的脈 衝寬度直到比較器之比較結束爲止，及在比較完成時間中 保持計數値。然而，於在第一計數處理中，爲從像素讀取 之參考成分（重設成分）執行向下計數，在第二計數處理 中，爲從像素讀取的信號成分執行向上計數。 藉由執行計數處理兩次，第二計數處理之後所保持的 計數値變成第一計數處理的計數値之間的差。換言之，當 依據高速時脈來執行計數處理時，執行計數模式改變於其 中之兩計數處理，藉以可獲得對應於參考成分和信號成分 之間的差的數位値當作第二計數處理的計數値。 , 【發明內容】 如上述，根據藉由執行計數處理兩次而將參考成分和 信號成分之間的差信號成分轉換成數位資料的習知技術， 需要較高速時脈才能夠高速操作總A D轉換處理並且縮短 AD轉換時間（AD轉換所需的時間）。因此，AD轉換時 間受到計數器單元的操作速度所限。 因此’希望設置一能夠在不受到計數器單元的操作速 度限制之下而能夠實現較快的A D轉換之固態影像擷取裝 置、固態影像擷取裝置的A D轉換方法，及影像擷取裝置 -5- 200915862 根據本發明的實施例，設置有一固態影像擷取裝置， 具有：一像素陣列單元，具有包括各個以矩陣形狀配置的 光電轉換元件之單元像素。當將從單元像素所讀取的類比 像素信號轉換成數位資料時，藉由比較用於轉換成數位資 料的參考信號與類比像素信號，而將像素信號的強度轉換 成時間軸方向中的資訊’與比較處理平行地，依據預定時 脈’在比較處理的開始時間到結束時間之時間週期期間， 在計數器單元中執行計數處理。另一方面，根據預定時脈 產生具有固定相位差之多相時脈，及當完成比較處理時鎖 存多相時脈的邏輯狀態。將鎖存資料解碼和配置成低於計 數處理的計數値之値。 在將從單元像素所讀取的類比相位信號轉換成數位資 料之A D轉換處理中，因爲係爲參考信號和像素信號之間 的比較輸出之時間軸方向中的資訊對應於像素信號的強度 ’所以藉由在比較處理的開始時間到結束時間之時間週期 期間’使計數器單元執行計數處理（時間軸方向的資訊） ’則可獲得像素信號的強度當作計數値（數位値）。藉由 當比較處理結束時鎖存多相時脈的邏輯狀態，可獲得具有 小於計數器單元中的計數値之最低位元的時間資訊之位元 字串。此位兀字串經過解碼處理，及解碼資料被添加到計 數處理的計數値，當作低於計數値的値。 根據本發明的實施例，當參考信號和像素信號之間的 比較處理結束時’鎖存並且解碼多相時脈的邏輯狀態，以 -6 - 200915862 添加當作低於計數器單元的計數値之値。因此，當爲同一 位元寬度執行AD轉換時’可使計數器單元的位元寬度變 窄，如此藉由使計數器單元的位元寬度變窄而獲得快於對 應物之AD轉換變成可能’卻不必受到計數器單元的操作 速度限制。若在相同AD轉換時間中執行AD轉換，則可 增加AD轉換的位元寬度。 【實施方式】 下面將參考圖式詳細說明本發明的實施例。 [C Μ ◦ S影像感測器的結構] 圖1爲固態影像擷取設備的外形結構之系統組態圖， 如、根據本發明的實施例之行（行平行）AD轉換型 CMOS影像感測器。 如圖1所示，根據本實施例之CMOS影像感測器10 具有有著像素陣列單元1 2的系統組態’在像素陣列單元 12中，單元像素11具有以矩陣形狀二維式配置的光電轉 換元件；及其周邊電路。周邊電路包括列掃描電路1 3、行 處理單元1 4、參考信號產生單元1 5、行掃描電路1 6、水 平輸出線1 7、時脈轉換單元1 8、時序控制單元1 9、多相 時脈產生單元20、信號處理單元21等。 在此系統組態中，藉由使用類似於半導體積體電路製 造技術的技術，在諸如單晶矽等半導體區中’將諸如列掃 描電路13、行處理單元14、參考信號產生單元15、行掃 200915862 描電路1 6、水平輸出線1 7、時脈轉換單元1 8、時序控制 單元19、多相時脈產生單元20、信號處理單元21等用以 驅動和控制像素陣列單元1 2的各個單元像素1 ]之周邊驅 動系統和信號處理系統（即、周邊電路）呈一整體地與像 素陣列單元1 2形成在一起。 在行處理單元1 4的前一或後一階段中，視需要，可 將具有信號放大功能等之自動增益控制（AGC )電路設置 在與行處理單元14的半導體區完全相同之同一半導體區 中。若在行處理單元1 4的前一階段中執行a g C，則執行 類比放大’反之，若在行處理單元1 4的後一階段中執行 AGC ’則執行數位放大。然而，若以簡易方式放大n位元 數位資料，則可能使音調退化。因此，在類比放大資料之 後執行數位轉換被認爲較佳。 雖然未圖示，但是單元像素11典型上係由光電轉換 元件（如、光電二極體）和具有放大半導體元件（如、電 晶體）之內像素放大器所構成。例如，浮動擴散放大器結 構被使用當作內像素放大器。 當作一例子’有關光電轉換元件可使用以下四電晶體 所構成的結構：當作電荷讀取單元（移轉閘極單元）的例 子之移轉電晶體；當作重設閘極單元的例子之重設電晶體 ;選擇電晶體；及如、源極輸出結構的放大器電晶體。 在內像素放大器中，讀取電晶體讀取在光電轉換元件 中以光電轉換成浮動擴散之電荷。重設電晶體重設浮動擴 散的電位到預定電位。選擇電晶體與列掃描電路1 3的掃 -8- 200915862 描同步化地選擇單元像素Π。放大器電晶體偵測浮動擴散 的電位變化。 單元像素1 1並不侷限於上述4電晶體結構，而是也 可使用其他像素結構，諸如藉由使放大電晶體具有選擇電 晶體的像素選擇功能而減少一電晶體之3電晶體結構等。 在像素陣列單元12中，以m列和η行二維式配置單 元像素I 1。關於m列和η行的像素陣列，爲各別列佈線 列控制線1 2 1 ( 1 2 1 -1至1 2 1 -m )，及爲各自行佈線行信號 線 122 ( 122-1 至122-11)。 列控制線1 2 1 -1至1 2 1 -m的一端連接到對應於列掃描 電路13的各自列之各自輸出端子。 列掃描電路1 3係由移位暫存器、解碼器等所構成， 及當驅動像素陣列單元1 2的各個單元像素1 1時，透過列 控制線1 2 2 -1至1 2 1 -m來控制像素陣列單元1 2的列位址 和列掃描。 行處理單元14具有設置給像素陣列單元12的各自像 素行之類比/數位轉換單元（下面稱作行ADC單元）22-1 至22·η，即、設置給各自行信號線122-1至〗22-n，及將 透過每一各自像素行的行信號線122-1至122-n，從像素 陣列單元1 2的各自單元像素1 1所讀取之類比像素信號轉 換成欲輸出的數位資料。 在此例中，採用以與像素陣列單元1 2的像素行之一 對一對應關係配置行ADC單元22 (22-1至22_n)之結構 。然而，此結構只是一例子，並不侷限於此規劃。例如， -9- 200915862 可以採用將一行ADC單元22配置給複數像素行，而在複 數像素行間劃時地使用另一行ADC單元22之結構。 行處理單元14連同參考信號產生單元15、多相時脈 產生單元20、及信號處理單元21的解碼單元210(稍後 說明）一起構成用以將從像素陣列單元1 1的選定像素列 之各自單元像素1 2所讀取的類比像素信號轉換成數位像 素資料之類比/數位轉換機構。稍後將說明行處理單元1 4 的細節，尤其是行ADC單元22 ( 22-1至22-n)。 參考信號產生單元15係由例如、積分器151所構成 ，及在時序控制單元1 9的控制下，產生位準隨著時間消 逝而以斜坡形狀變化（在此例中，是下降斜坡）之所謂的 斜坡波形之參考電壓RAMP，用以透過參考信號線23供 應參考電壓RAMP到行處理單元14的行ADC單元22-1 至 2 2 - η。 用以產生斜坡波形的參考電壓RAMP之機構並不偏限 於使用積分器151的結構，而是可藉由使用數位/類比轉 換器（DAC)取代積分器151來產生斜坡波形的參考電壓 RAMP。 然而’若採用藉由使用積分器151以類比方式產生斜 坡波形的參考電壓RAMP之結構，則可獲得平滑的參考電 壓RAMP。另一方面’若採用藉由使用daC以數位方式產 生斜坡波形的參考電壓RAMP之結構，則參考電壓raMP 具有階梯式斜坡波形。若獲得參考電壓RAMP，尤其是具 有高解析度者’則需要使階梯式斜坡波形的各個階梯都精 *10- 200915862 細’因此，產生電路規模變大的不利點。 行掃描電路1 6係由移位暫存器、解碼器等所構成， 及控制行處理單元14的行ADC單元22_1至22_n的行位 址和行掃描。在行掃描電路16的控制之下，各自在行 ADC單兀22-1至22-n中被A/D轉換之數位資料被連續讀 取到水平輸出線1 7。 時脈轉換單元1 8係由如、乘法器電路1 8〗所構成， 接收外部輸入的主時脈MCK，將主時脈轉換成具有高於主 時脈MCK的頻率兩倍或更多之頻率的高速時脈CLK ,及 供應高速時脈C L K到時序控制單元1 9。 根據從時脈轉換單元1 8所供應的高速時脈c L K，時 序控制單元1 9產生被使用當作列掃描電路1 3、行處理單 兀14、參考信號產生單元15、行掃描電路16、多相時脈 產生單元2 0等的操作標準之內部時脈 '控制信號等，及 供應內部時脈、控制信號等到列掃描電路1 3、行處理單元 14、參考信號產生單元15、行掃描電路16、多相時脈產 生單元20、信號處理單元2〗等。 以此方式，依據時脈轉換單元1 8所產生的高速時脈 CLK來產生內部時脈、控制信號等，及藉由使用內部時脈 來執行電路操作，能夠以比依據主時脈MCK時還快的速 度執行諸如將類比像素信號轉換成數位資料之AD轉換處 理與向外輸出視頻資料之輸出處理等各種信號處理。 多相時脈產生單元2 0係由例如延遲鎖定廻路（DLL )201所構成，及藉由給予固定相位差（延遲）給時脈轉 -11 - 將參考圖 細節。所有行 200915862 換單元（乘法器電路）18所產生之高速時脈而輸出多 脈，如、四相時脈《=：1<：0、（：1<：1、（：尺2、及匚&3’並且 時序控制電路19來供應。稍後將說明延遲鎖定廻路 的特定結構。 在行掃描電路1 6的控制之下，信號處理單元21 水平輸出線17接收從行處理單元14的行ADC單元 至22-n所讀取之數位資料，並且對數位資料執行諸 碼（稍後說明）等信號處理和輸出作爲視頻資料。 (行ADC單元） 接著’將說明行ADC單元（類比/數位轉換單元 1至22-n的結構。 各個行ADC單元22-1至22-n比較透過行信 122-1至l22-n從像素陣列單元12的各個單元像素 讀取之類比像素信號與從參考信號產生單元丨5所供 參考信號以轉換成數位資料，以及產生具有對應於參 为和號成分的各個強度之時間軸方向中的強度（脈 度）之脈衝信號。在脈衝信號的脈衝寬度（時間軸方 的資訊）之時間週期期間計數預定時脈，及藉由假設 値作爲對應於像素信號的強度之數位資料來執行a/d 1特別說明行ADC單元22_1至22_n的 ADC單元22-1至U-n的具有相同結構 由引用行ADC 22-n當作例子來進行以下說明 相時 透過 201 透過 22-1 如解 丨22- 號線 1所 應的 考成 衝強 向上 計數 轉換 結構 ，藉 -12- 200915862 行ADC 22-n被組配成包括電壓比較單元（比較器） 22 1 ;第一鎖存器單元222 ;當作計數機構的例子之計數器 ，例如向上/向下計數器（在圖1中以U/D計數器來表示 )223 ;及第二鎖存器單元224。 當作比較單元的例子之電壓比較單元221比較對應於 透過行信號線1 22-n從像素陣列單元1 2的第η行中之單 元像素1 1所輸出的類比像素信號之信號電壓Vx與從參考 信號產生單元1 5供應的斜坡波形之參考電壓RAMP，以 將像素信號的強度轉換成時間軸方向中的資訊（脈衝信號 的脈衝寬度）。例如，當參考電壓RAMP大於信號電壓 Vx時，電壓比較單元221的比較輸出Vco變成高位準， 及當參考電壓RAMP不大於信號電壓Vx時，變成低位準 〇 第一鎖存器單元222接收電壓比較單元221的比較輸 出Vco，及在比較輸出Vco反相時，鎖存（保持/儲存） 多相時脈產生器單元20所產生之四相時脈（CKO、CK1、 CK2、及CK3 )的邏輯狀態，即、無論邏輯是” 1 "(高位準 )或"〇"(低位準）。 作爲計數器單元之一例的向上/向下計數器223，藉由 採用透過第一鎖存器單元222所供應之例如，時脈CK0 ( 高速時脈CLK))，其得自四相時脈CK0、CK1、CK2、 及CK3，而執行向上/向下計數操作，藉以量測電壓比較 單元22 1中之比較處理的開始時間到比較處理的結束時間 之比較時間週期（=計數値X計數時脈時間週期）。 -13- 200915862 尤其是，在從一單兀像素〗1讀取信號的操作中，在 從時序控制單元1 9所供應之控制信號的控制之下，向上/ 向下計數器223藉由在第一讀取操作中執行向下計數來量 測第一讀取操作的比較時間’及藉由在第二讀取操作中執 行向上計數來量測第二讀取操作的比較時間。 雖然向上/向下計數器223在第一讀取操作期間執行 向下計數和在第二讀取操作期間執行向上計數，但是亦可 採用在第一讀取操作中執行向上計數而在第二讀取操作中 執行向下計數之結構。該第一及第二讀取操作將稍後詳述 〇 在時序控制單元19的控制之下，第二鎖存器單元224 鎖存向上/向下計數器223的最後計數値。具有鎖存功能 的計數器可被使用當作向上/向下計數器2U。在此例中， 不需要第二鎖存單元224。 在行掃描電路16之行掃描的控制之下，第一和第二 鎖存器單元222及224的各個鎖存資料被連續讀取到水平 輸出線1 7，當作對應於單元像素1 1的類比像素信號之數 位像素資料，及由水平輸出線1 7移轉到信號處理單元21 〇 第一鎖存器單元222的鎖存資料是對應於四相時脈 CK0至CK3的4位元資料。第二鎖存器單元224的鎖存資 料是例如1 〇位元資料。1 0位元資料只是例子，及亦允許 具有小於1 〇位元的位元之資料（如、8位元）或具有大於 1 〇位元的位元之資料（如、1 4位元）° -14- 200915862 (多相時脈產生單元） 接著，參考圖2，將說明構成多相時脈產生單元20的 延遲鎖定廻路201之特定結構。圖2爲延遲鎖定廻路201 的結構之例子的方塊圖。 此例的延遲鎖定廻路（DLL) 201係由分頻器電路3 1 、反相器32、（主要）延遲電路33、相位比較器34、電 荷泵35、迴路濾波器36、（從屬）延遲電路37、及時脈 賦能電路38-0至38-3所構成。 (主要）延遲電路33係由η階段串級連接延遲電路 331-1至33卜η和（η-1)連接至延遲電路331-1至33卜η-1的各個輸出端子之緩衝器332-1至332-η-1所構成。 延遲電路331-1至33卜η的級數，η，係由分頻電路 3 1的分頻比所決定的。尤其是，被決定如下：當分頻電路 31的分頻比是2時，級數是4;當分頻比是4時，級數是 8 ;當分頻比是6時，級數是16 ;當分頻比是16時，級數 是32等。 然而，延遲電路331-1至33 1 - η的級數，η，係由多相 時脈的相位數量所決定。尤其是，延遲電路331-1至33卜 η的級數係由下面公式所決定的。 η =(多相時脈的相位數量）X (分頻比）/2 (從屬）延遲電路3 7係由五個串級連接的延遲電路 -15- 200915862 371-1至371-5和連接至延遲電路371-1至371-4的各個 輸出端子之四個緩衝器372-1至372-4所構成。 在如上述所構成的延遲鎖定廻路201中，分頻電路31 將輸入的時脈分頻，在相位比較器3 4中比較（主要）延 遲電路33中所延遲之延遲時脈與藉由在反相器32中將分 頻電路3 1的輸出反相所獲得之反相時脈，及透過電荷泵 3 5及迴路濾波器3 6執行驅動能力控制，使得相位一致。 以此方式控制（主要）延遲電路3 3的延遲量。 利用驅動能力控制，亦可控制（從屬）延遲電路37 的延遲量。因爲（從屬）延遲電路37的延遲電路371 ( 371-1至371-5)之一階段是（主要）延遲電路33的延遲 電路3 3 1 ( 3 3 1 - 1至3 3 1 - 5 )之一個級的拷貝，所以（從屬 )延遲電路37的一個級之延遲與（主要）延遲電路33的 一個級之延遲一致。 根據從時序控制單元1 9 (參考圖1 )輸入到延遲鎖定 廻路201的時脈控制信號，在時脈賦能電路38-0至38-3 中輸出/停止由（從屬）延遲電路3 7給予固定相位差（延 遲）之時脈，並R輸出當作四相時脈CKO、CK1、CK2及 CK3。 (信號處理單元） 接著，將說明在信號處理單元2 1的功能之一下（即 、在行掃描電路1 6的控制之下）的用以解碼連續從行 ADC單元22- 1至22-n所讀取的數位資料之解碼單元。 -16- 200915862 圖3爲信號處理單元21的解碼單元S 方塊圖。如圖3所示，此例的解碼單兀2 211及212、差分電路213、及借位計算電狼 依據高速時脈CLK，解碼單元210將戶 脈CKO、CK1、CK2及CK3的邏輯狀態之I 222的鎖存資料，和用以鎖存向上/向下計g 値之第二鎖存器單元224的鎖存資料解碼 下計數器223的計數値之最低位元的二元+ 稍後將說明用以鎖存四相時脈CK0、 CK3的邏輯狀態之第一鎖存器單元222的II ’但是鎖存資料係由向上/向下計數器223 期期間所鎖存之鎖存輸出（D 0 WN )和向上 所鎖存之鎖存輸出（UP )所構成的。 解碼器211及212根據圖4所示之解碼 碼鎖存輸出（DOWN)和鎖存輸出（UP)。 元的輸入是MSB中的Latch 3，然後Latch 及LSB中的Latch 0 (稍後將說明Latch 0 Ϊ 容）。將000 1的輸入解碼成2位元的〇〇之 01’ 0111 成 10， 1111 成 11， 1110 成 〇〇’ 1 〇〇〇 成 1 0，及 0000 成 1 1。 差分電路213計算解碼器211及212的 之間的差，即、來自鎖存輸出（UP )的解碼 輸出（DOWN )的解碼値之間的差。 :組態的例子之 1 0係由解碼器 f 2 1 4所構成。 3以鎖存四相時 $ —鎖存器單元 :器223的計數 成低於向上/向 :輸出延伸位元 CK1、CK2 及 Ϊ存資料之細節 的向下計數週 計數週期期間 丨表的內容來解 尤其是，四位 1 及 Latch 2， 丨f| L a t c h 3的內 輸出，00H成 1 I 00 成 0 1， 各個解碼輸出 値和來自鎖存 -17- 200915862 借位計算電路2 1 4爲向上向下計數器223的計數値之 鎖存輸出之計數輸出（1 0位元）執行借位計算處理，藉以 當來自鎖存輸出（DOWN )的解碼値大於來自鎖存輸出（ UP )的解碼値時，執行以借位添加之來自鎖存輸出（UP )的解碼値和來自鎖存輸出（DOWN )的解碼値之間的差 計算。 從信號處理單元2 1輸出如此獲得的差計算結果當作 視頻資料：1 〇位元+2位元（此2位元係從向上/向下計數 器2 2 3的輸出（1 0位元）之後2位元所延伸的）。 (CMOS影像感測器的操作） 接著，關於圖5的時序圖，將說明具有上述之結構的 CMOS影像感測器之整個操作，尤其是行ADC單元22-1 至22-n的操作。 雖然省略單元像素1 1的特定操作之說明但是，如同 眾所皆知一般，重設電晶體的重設操作和移轉電晶體的移 轉操作是在單元像素1 1中執行的。 在重設操作中’當重設成預定電位時的浮動擴散之電 位係從單位像素1 1讀取至行信號線1 22- 1至1 22-n，當作 參考成分（重設成分）。在移轉操作中，當從光電轉換元 件移轉光電轉換的電荷時的浮動擴散之電位係從單位像素 1 1讀取至行信號線122-1至1 22-n，當作信號成分。 行ADC單元22-1至22-n中的AD轉換之規劃，即、 將從像素陣列1 2的各個單位像素1 1輸出之類比像素信號 -18- 200915862 轉換成數位信號的規劃，採用下面方案。 也就是說，例如，搜尋在預定斜率以下的斜坡波形之 參考電壓RAMP與從單位像素供應的像素信號之參考成分 和信號成分的各個電壓一致之點。從當產生比較處理所用 的參考電壓RAMP時到當參考電壓RAMP與對應於像素信 號的參考成分和信號成分之信號一致時的時間週期係藉由 使用高速時脈CLK的計數和具有固定相位差之多相時脈 的邏輯狀態（在此例中爲四相時脈CK0至CK3 )來量測。 以此方式，獲得對應於參考成分和信號成分的各個強度之 數位資料。 在第一讀取操作期間，從像素陣列單元1 2的選定列 之各個單位像素11讀取包含像素信號的雜訊之重設成分 (參考成分）AV當作類比像素信號。之後，在第二讀取 操作期間，讀取信號成分Vsig。以時間序列’透過行信號 線1 2 2 - 1至1 2 2 - η，將重設成分Δ V和信號成分V s i g輸入 到行ADC單元22-1至22-n。 第一次所讀取之重設成分AV包含每一單位像素11而 改變之固定圖型雜訊當作偏移量。在第二讀取操作期間’ 除了重設成分AV之外，還讀取對應於每一單位像素1 1的 入射光量之信號成分Vsig。然後’爲重設成分執行第 一 AD轉換處理，爲添加信號成分Vsig到重設成分ΔΥ的 信號執行第二AD轉換處理。 <第一讀取操作> -19- 200915862 就第一讀取操作而言’時序控制單元1 向下計數器223的計數値重設成最初値"〇" 下計數器223設定成向下計數模式。 在穩定化從任一像素列的單位像素1 122-1至122-n之第一讀取操作之後，時序右 應用以產生參考信號RAMP之控制資料到參 元15的積分器ι51。 當從時序控制單元19供應用以產生參 之控制資料時，參考信號產生單元15輸入 坡形狀在時間範圍中變化之參考電壓RAMP 到電壓比較單元221的一輸入端子之比較電 單元22 1比較斜坡波形的參考電壓RAMP與 元1 2的選定列之各個單位像素〗1供應的 Vx。 此時，在參考電壓RAMP被輸入到電壓 (時間11 )的同時，與參考信號產生單元1 考電壓RAMP同步化地，透過第一鎖存器單 數時脈CK0從延遲控制電路（DLL) 201輸二 計數器223的時脈端子，以使每一行所配3 計數器223量測電壓比較單元221的比較時f 向上/向下計數器2 2 3從最初値” 〇 "開始 第一計數操作。也就是說，向上/向下計數器 向開始計數處理。 依據來自時脈轉換單元18的高速時脈 9首先將向上/ ，及將向上/向 I到行信號線 ¥制單元1 9供 考信號產生單 考信號R A Μ P 整體而言以斜 ，當作欲供應 壓。電壓比較 從像素陣列單 類比信號電壓 比較單元221 5所產生的參 元222，將計 、到向上/向下 [的向上/向下 爵。 向下計數當作 [223在負方 CLK，延遲鎖 -20- 200915862 定廻路201產生計數時脈CKO，因此，計數時脈的速度快 於從外部輸入之主時脈MCK的速度。另外，由於延遲鎖 定廻路201的影響，相對於其他時脈（CK1至CK3 )，計 數時脈CK0維持固定相位差。 電壓比較單元221比較從參考信號產生單元15供應 的斜坡形狀之參考電壓RAMP與透過行信號線122-1至 122-η從選定列的單位像素1 1輸入之信號電壓Vx，及當 兩電壓一致時，比較輸出Vco從高位準倒轉成低位準。 也就是說，在第一讀取操作期間，電壓比較單元221 比較對應於單位像素11的重設成分（參考成分）AV之信 號電壓與參考電壓RAMP，在對應於重設成分Δν的強度 之時間消逝之後輸出活動的低脈衝信號（比較輸出Vco ) ，及供應輸出信號到第一鎖存器單元222。 圖6爲倒轉比較輸出Vco之前和之後的時序關係之放 大圖。約在活動低比較輸出Vco倒轉的相同時間，第一鎖 存器單元222鎖存從延遲鎖定廻路20 1供應之四相時脈 CK0到CK3的邏輯狀態（Latch 0到Latch 3 )。此鎖存資 料被保持在第一鎖存器單元222中，直到由行掃描電路1 6 的行掃描讀取鎖存資料爲止。 當接收第一鎖存器單元222的鎖存器結果時，向上/ 向下計數器22 3停止向下計數操作。尤其是，在第一鎖存 器單元222中，Latch 0變成固定到邏輯” 1 ”的狀態（高位 準），及因爲停止從第一鎖存器單元222到向上/向下計 數器22S之計數時脈CK0的供應，所以向上/向下計數器 -21 - 200915862 223約在倒轉比較輸出Vco時（時間t2 )停止計數操作。 換言之，在當接收活動低比較輸出Vco的倒轉時之第 —鎖存器單元222鎖存四相時脈CK0到CK3的邏輯狀態 同時，向上/向下計數器223停止計數操作。第一鎖存器 單元2 2 2獲得比向上/向下計數器2 2 3的計數値之最低位 元更詳細的時間資訊當作鎖存器行資訊。 在上述例子中，L at ch 0變成固定到邏輯” 1 的狀態（ 高位準），及停止計數時脈C K 0的操作，但是在實際操作 中，即使當Latch 0變成固定到邏輯”0"的狀態（低），亦 停止計數時脈CK0的供應。也就是說，不僅當Latch 0採 用邏輯”1”時而且當Latch 0採用邏輯"0"時亦停止計數時 脈CK0的供應。 在此例中，透過第一鎖存器單元222供應當作計數時 脈的時脈CK0到向上/向下計數器223以量測時間，及在 第一鎖存器單元222的鎖存時序中停止到向上/向下計數 器223之時脈CK0的供應。然而，亦可採用例如直接從多 相時脈產生單元20供應時脈CK0到向上/向下計數器223 ，並且在倒轉電壓比較單元22 1的比較輸出Vco時序中停 止到向上/向下計數器223之時脈CK0的供應之組態。 在上述結構中，透過保持具有固定相位差之四相時脈 CK0至CK3的邏輯狀態之第一鎖存器單元222執行到向上 /向下計數器22 3之高速時脈CLK (在此例中是時脈CK0 )的供應。從上述操作可明白，因爲在第一鎖存器單元 222鎖存四相時脈CK0至CK3的邏輯狀態時自動停止時脈 -22- 200915862 C Κ 0的供應，所以不需要設置用以停止到計數器2 2 3的計 數時脈之供應的特定機構，及有利於簡化電路組態。 以此方式，在當參考信號產生單元15於時間tl產生 斜坡波形之參考電壓RAMP的同時，向上/向下計數器223 開始向下計數。直到由電壓比較單元2 2 1的比較處理獲得 活動的低脈衝信號爲止，即、直到倒轉電壓比較單元2 2 1 的比較輸出Vco爲止，在時脈CK0中執行計數，以及在 倒轉比較輸出Vco的時序中鎖存由延遲鎖定廻路201所獲 得並且具有固定相位差之四相時脈C K 0至C K 3的邏輯狀 態。因此，能夠獲得具有對應於重設成分AV的強度之計 數値的位元列，和比計數値的最低位元更詳細之時間資訊 〇 在預定向下計數時間週期消逝之後（時間t3 )，時序 控制單元1 9停止供應控制資料到參考信號產生單元1 5和 從多相時脈產生單元2 0供應四相時脈C K 0至C K 3到第一 鎖存器單元222。因此，參考信號產生單元15停止產生斜 坡形狀的參考電壓RAMP。 <第二讀取操作> 在下一第二讀取操作中，除了重設成分AV之外’讀 取出對應於各個單位像素11的入射光量之信號成分Vsig ，及執行類似於第一讀取操作中的那些操作之操作。也就 是說，首先時序控制單元19將向上/向下計數器2U設定 成向上計數模式。 -23- 200915862 在穩定化從任一像素列的單位像素1 1到行信號線 122-1至122-n之第二讀取操作之後，時序控制單元19供 應用以產生參考信號RAMP之控制資料到參考信號產生單 元1 5的積分器1 5 1。 當從時序控制單元1 9供應用以產生參考信號ramp 之控制資料時’參考信號產生單元1 5輸入整體而言以斜 坡形狀在時間範圍中變化之參考電壓R A Μ P，當作欲供應 到電壓比較單元221的一輸入端子之比較電壓。電壓比較 單元2 2 1比較斜坡波形的參考電壓r a Μ Ρ與從像素陣列單 元1 2的選定列之各個單位像素η供應的類比信號電壓 Vx。 在參考電壓RAMP被輸入到電壓比較單元221 (時間 t4)的同時’與參考信號產生單元15所產生的參考電壓 RAMP同步化地，透過第一鎖存器單元222，將計數時脈 CK0從延遲鎖定廻路201輸入到向上/向下計數器223的 時脈端子’以使每一行所配置的向上/向下計數器223量 測電壓比較單元2 2 1的比較時間。 向上/向下計數器2 2 3從對應於第一讀取操作期間所 獲得的單元像素1 1之重設成分Δν的計數値開始向上計數 ’當作與第一讀取操作相反之第二計數操作。也就是說， 向上/向下計數器223在正方向開始計數處理。 電壓比較單元221比較從參考信號產生單元15供應 的斜坡形狀之參考電壓RAMP與透過行信號線122-1至 122-n從選定列的單位像素11輸入之信號電壓Vx，及當 -24- 200915862 兩電壓一致時，比較輸出Vco從高位準倒轉成低位準。 也就是說，將對應於信號成分Vsig的信號電壓與參 考電壓RAMP比較，以及在對應於信號成分Vsig的強度 之時間消逝之後，將活動的低脈衝信號（比較輸出Vco ) 輸出和供應到第一鎖存器單元222。 當接收活動的低比較輸出Vco時，第一鎖存器單元 222鎖存（Latch 0至Latch 3)從延遲鎖定廻路201供應 的四相時脈CK0至CK3之邏輯狀態。與第一讀取操作期 間的鎖存資料分開，此鎖存資料被保持在第一鎖存器單元 222，直到經由行掃描電路1 6的行掃描讀取爲止。 當接收第一鎖存器單元222的鎖存器結果時，向上/ 向下計數器223停止向上計數操作。尤其是，在第一鎖存 器單元222中，Latch 0變成固定到邏輯”1”的狀態（高位 準），及停止從第一鎖存器單元222到向上/向下計數器 223之計數時脈CK0的供應。因此，向上/向下計數器223 約在倒轉比較輸出Vco的同時（時間t5 )停止計數操作。 換言之，當接收活動的低比較輸出Vco之倒轉時，第 —鎖存器單元222鎖存四相時脈CK0至CK3的邏輯狀態 ，同時，向上/向下計數器22 3停止計數操作。 類似於上述的向下計數操作，同樣地在向上計數操作 中，不僅當Latch 0採用邏輯"1"時而且當Latch 0採用邏 輯” 0 ”時亦停止計數時脈CK0的供應。 如上述，在時間t4於參考信號產生單元1 5中產生斜 坡波形的參考電壓RAMP之同時，向上/向下計數器223 -25- 200915862 從對應於重設成分Δν的計數値開始向上計數。直到由電 壓比較單元221之比較處理獲得活動的低脈衝信號爲止， 即、直到倒轉電壓比較單元221的比較輸出Vco爲止，在 時脈CK0中執行計數，以及在倒轉比較輸出Vco的時序 中鎖存由延遲鎖定廻路201所獲得並且具有固定相位差之 四相時脈CK0至CK3的邏輯狀態。因此，能夠獲得具有 對應於信號成分Vsig的強度之計數値的位元列，和比計 數値的最低位元更詳細之時間資訊。 在預定向上計數時間週期消逝之後（時間t6 )，時序 控制單元1 9停止供應控制資料到參考信號產生單元1 5和 從多相時脈產生單元2 0供應四相時脈C K 0至C K 3到第一 鎖存器單元222。因此，參考信號產生單元15停止產生斜 坡形狀的參考電壓RAMP。 如上述，在C Μ Ο S影像感測器1 〇中，以時間序列， 透過行信號線122-1至122-η，從像素陣列單元12的選定 列之各個單元像素1 1輸入重設成分AV和信號成分Vsig 到行ADC單元22-1至22-n。在CMOS影像感應器中，向 上/向下計數器223執行向下計數操作當作第一計數操作 和向上計數操作當作第二計數操作，藉以在向上/向下計 數器223中自動執行（第二比較週期）-(第一比較週期 )的減法處理，及在向上/向下計數器223中保持對應於 減法結果的計數値。 (第二比較週期）_(第一比較週期）=(信號成分 Vsig +重設成分AV +行ADC單元22的偏移成分）-(重設 -26- 200915862 成分AV +行ADC單元22的偏移成分）=信號成分Vsig。 因此，除了包含每一單元像素11的變化之重設成分 外’向上/向下計數器223中的兩讀取操作和減法處理去 除各個行ADC單元22 ( 22-1至22-η)的偏移成分。因此 ，能夠只析取對應於每一單元像素1 1的入射光量之信號 成分Vsig。 去除包含每一單元像素11之變化的重設成分AV之處 理是所謂的相關雙取樣（c D s )處理。雖然在此實施例中 於行ADC單元22 (22-1至22-η)中執行此CDS處理，但 是可組配成在下一階段中於信號處理單元21中執行CDS 處理。在此例中，因爲行ADC單元22 (22_1至22-n)不 需要執行減法處理’所以使用一般計數器取代向上/向下 計數器223。 在時序控制單元1 9的控制之下’以第二鎖存器單元 224鎖存根據第二讀取操作之保持在向上/向下計數器223 中當作減法結果的計數値。以行掃描電路1 6的行掃描將 第二鎖存器單元224鎖存之一列的計數値連續讀取到水平 輸出線1 7，且供應至該信號處理單元2 1作爲對應該等信 號成分V s i g強度之位元列的像素資料。 在對應於信號成分Vsig的強度之像素資料的讀取操 作期間，由行掃描電路1 6的行掃描鎖存在第一鎖存器單 元2 22之第一讀取操作期間的鎖存資料（D Ο WN )和第二 讀取操作期間的鎖存資料（UP )被連續讀取到水平輸出線 1 7和供應到信號處理單元2 1 ° -27- 200915862 在信號處理單元21中’由解碼器211及212解碼具 有比第一鎖存器單元2 2 2所獲得之計數値的最低位元更詳 細之時間資訊的位元列，及在差分電路2 1 3中獲得兩資料 之間的差。 [實施例的操作效果] 如至目前的說明一般，當倒轉類比像素信號的信號電 壓Vx和斜坡波形的參考電壓RAMP之間的比較輸出Vc〇 時，藉由產生具有固定相位差之多相時脈’和藉由鎖存多 相時脈的邏輯狀態，能夠由高速時脈c L κ獲得具有比向 上/向下計數器2 2 3的計數値之最低位元還詳細的時間資 訊之位元列。 在此例中，例如，四相時脈CK0至CK3被使用當作 多相時脈，及可將高速時脈CLK的一時脈之時間持續期 間（在此例中是時脈CK0 )分成四週期。因此’能夠獲得 具有高速時脈CLK的一時脈週期之四分之一單位的詳細 時間資訊之位元列。藉由增加多相時脈的相位數量，可獲 得具有更詳細時間資訊之位元列。 藉由在下一階段的信號處理單元21中解碼具有比向 上/向下計數器223的計數値之最低位元更詳細的時間資 訊之位元列，可藉由高速時脈CLK將解碼資料添加到向 上/向下計數器223的計數値，當作較低的位元輸出値。 因此，當爲相同位元寬度執行AD轉換時，可減少向上/向 下計數器223的位元寬度。 -28- 200915862 因此’快於向上/向下計數器2 2 3的位元寬度之減少 的對應物之AD轉換變成可能，而不受到向上/向下計數器 223的操作速度限制。若在相同Ad轉換時間中執行AD 轉換，則可加寬AD轉換的位元寬度。 [修改] 在實施例中，藉由引用將本發明應用到具有以矩陣形 狀所配置的單元像素並且偵測對應於可見光量的電荷量之 信號電荷當作物理量之CMOS影像感測器的例子加以說明 。然而’本發明並不侷限於到C Μ Ο S影像感測器的應用， 而是可應用到具有對應於像素陣列單元的像素行所配置之 ADC單元之行（行平行）AD轉換規劃的一般固態影像擷 取裝置。 另外，本發明的應用並不侷限於以偵測可見光入射量 的分佈來擷取影像之固態影像擷取裝置，而是可應用到用 以擷取紅外光、X射線、粒子等的入射量當作影像之固態 影像擷取裝置，及廣義而言，亦可應用到用以偵測和擷取 諸如壓力和靜電電容等其他物理量的分佈來當作影像之諸 如指印偵測感測器等一般固態影像擷取裝置（物理量分佈 偵測裝置）。 而且，本發明的應用並不侷限於以列單元爲基礎來連 續掃描像素陣列單元的各個單元像素以從各個單元像素讀 取像素信號之固態影像擷取裝置，而是也可以是以像素單 元爲基礎來選擇任一像素和以像素單元爲基礎而從選定的 -29- 200915862 像素讀取信號之χ - γ位址型的固態影像擷取裝置。 固態影像擷取裝置可以是一晶片形式，或具有影像擷 取功能並且共同封裝成像單元和信號處理單元或光學系統 之模組形式。 另外’本發明的應用並不侷限於固態影像擷取裝置， 而是亦可以是影像擷取設備。此處所說明的影像擷取設備 欲意指相機系統，諸如數位靜態相機和視頻相機等；及電 子設備，具有成像功能，諸如行動電話等。安裝在電子設 備上的模組形式（即、相機模組）可被使用當作影像擷取 設備。 [影像擷取設備] 圖7爲根據本發明的影像擷取設備之結構的例子之方 塊圖。如圖7所示，根據本發明的影像擷取設備50包括 具有透鏡組5 1的光學系統，固態影像擷取裝置5 2，當作 相機信號處理單元之DSP電路53，圖框記憶體54，顯示 裝置5 5 ’記錄裝置5 6，操作系統5 7，電源系統5 8等，並 且被組配成透過匯流排線5 9互連D S Ρ電路5 3圖框記憶體 5 4 ’顯示裝置5 5，記錄裝置5 6，操作系統5 7，電源系統 58 ° 透鏡組5 1接收來自物體的入射光（影像光），及在 固態影像擷取裝置52的成像面上形成影像。固態影像擷 取裝置52以像素單元爲基礎，將由透鏡組51在成像面上 形成當作影像之入射光的光量轉換成電信號。使用上述實 -30- 200915862 施例之行AD轉換規劃的CMOS影像感測器1 〇當作固態 影像擷取裝置5 2。 顯示裝置55係由諸如液晶顯示單元等面板型顯示單 元和有機場致發光（EL)顯示單元所構成，其顯示固態影 像擷取裝置5 2所擷取的移動影像或靜止影像。記錄裝置 56將固態影像擷取裝置52所擷取的移動影像或靜態影像 記錄到記錄媒體，諸如錄影帶或數位多用途碟（DVD )等 〇 操作系統57依據使用者操作而爲影像擷取設備的各 種功能發出操作命令。電源系統5 8供應充作操作電力等 的各種電源到包括DSP電路53、圖框記憶體54、顯示裝 置5 5、記錄裝置5 6、及操作系統5 7之目標裝置。 如上述，根據上述實施例之行AD轉換規劃的CMOS 影像感測器1 0被使用當作諸如視頻相機、數位靜態相機 、用於諸如行動電話等行動設備的相機模組等影像擷取設 備中之固態影像擷取裝置52。因此，藉由該CMOS感測 器1 0，可實現更快的AD轉換處理，作爲影像擷取設備的 處理速度可更快。 精於本技藝之人士應明白，只要在附錄於後的申請專 利範圍和其同等物的範疇內，可依據設計要求而有各種修 正、組合、子組合、及變更。 本文件包含有關日本專利局於2007年8月6日所發 表之日本專利申請案號碼2007-203786的主題，此處倂入 其全文做爲參考。 -31 - 200915862 【圖式簡單說明】 圖1爲根據本發明的實施例之行AD轉換型CMOS影 像感測器的外形結構之系統組態圖： 圖2爲構成多相時脈產生器單元之延遲控制電路的結 構之例子的方塊圖； 圖3爲信號處理單元的解碼單元之結構的例子之方塊 圖， 圖4爲解碼單元的解碼器的解碼表圖； 圖5爲行ADC單元的操作之時序表； 圖6爲倒轉比較輸出Vco之前和之後的時序關係放大 圖之時間表；及 圖7爲本發明的影像結構設備之結構的例子之方塊圖 【主要元件符號說明】 I 〇 ··互補金氧半導體影像感測器 II :單元像素 1 2 :像素陣列單元 1 3 :列掃描電路 1 4 :行處理單元 15:參考信號產生單元 1 6 :行掃描電路 1 7 :水平輸出線 -32 - 200915862 1 8 :時脈轉換單元 1 9 :時序控制單元 2 〇 :多相時脈產生單元 2 1 :信號處理單元 22 :類比/數位轉換單元（行ADC單元） 22-1 :類比/數位轉換單元 22-2 :類比/數位轉換單元 22-n :類比/數位轉換單元 2 3 :參考信號線 3 1 :分頻器電路 3 2 :反相器 3 3 :(主要）延遲電路 3 4 :相位比較器 35 :電荷泵 3 6 :迴路濾波器 3 7 :(從屬）延遲電路 3 8 - 0 :時脈賦能電路 3 8 -1 :時脈賦能電路 3 8-2 :時脈賦能電路 3 8 - 3 :時脈賦能電路 5 〇 :影像擷取設備 5 1 :透鏡組 5 2 :固態影像擷取裝置 5 3 ’·數位信號處理器電路 -33- 200915862 5 4 :圖框記憶體 5 5 :顯示裝置 56 :記錄裝置 5 7 :操作系統 5 8 :電源系統 5 9 :匯流排線 1 2卜1 :列控制線 1 2 1 - 2 :列控制線 1 2 1 - m :列控制線 1 2 2 -1 :行信號線 1 2 2 - 2 :行信號線 1 2 2 - η :行信號線 1 5 1 :積分器 1 8 1 :乘法器電路 201 :延遲鎖定廻路 2 1 0 :解碼單元 2 1 1 :解碼器 2 1 2 :解碼器 2 1 3 :差分電路 2 1 4 :借位計算電路 221 :電壓比較單元 222 :第一鎖存器單元 223:向上/向下計數器 224 :第二鎖存器單元 -34 200915862 33 1 -1 :延遲電路 33 1 -2 :延遲電路 331-n-l :延遲電路 3 3 1 - η :延遲電路 3 3 2 - 1 :緩衝器 3 3 2 - 2 :緩衝器 3 3 2 - η -1 :緩衝器 3 7卜1 :延遲電路 3 7卜2 :延遲電路 3 7卜3 :延遲電路 3 7卜4 :延遲電路 3 7卜5 :延遲電路 3 7 2 - 1 :緩衝器 3 7 2 - 2 :緩衝器 3 7 2 - 3 :緩衝器 3 7 2 - 4 :緩衝器 MCK:主時脈 CLK :高速時脈

Claims (1)

1. 200915862 十、申請專利範圍 1. 一種固態影像擷取裝置，包含： 一像素陣列單元，具有包括以矩陣形狀配置的光電轉 換元件之單元像素；及 類比/數位轉換機構’用以將從該像素陣列單元的單 元像素所讀取之類比像素信號轉換成數位資料，其中 該類比/數位轉換機構包括 一比較器單元’用以藉由比較轉換成該數位資料 的參考信號與該類比像素信號，而將該像素信號的強度轉 換成時間軸方向中的資訊； 一計數器單元’用以依據一預定時脈，從該比較 器單兀中之比較處理的開始時間到該比較處理的結束時間 之時間週期期間執行計數處理； 一多相時脈產生單元，用以依據該預定時脈來產 生具有一固定相差之多相時脈； 一鎖存器單元’用以當完成該比較器單元中的該 比較處理時鎖存該等多相時脈的邏輯狀態；及 一解碼單元，用以解碼該鎖存器單元的鎖存資料 ，以獲得一低於該計數處理的計數値之値。 2. 根據申請專利範圍第1項之固態影像擷取裝置，其 中 該像素信號包括參考成分和信號成分； 該比較器單元執行比較對應於該等參考成分之信號與 該參考信號之第一比較處理，和比較對應於該等信號成分 -36- 200915862 之信號與該參考信號之第二比較處理；及 該計數器單元在該第一比較處理的開始時間到結束時 間之時間週期期間執行一向下計數或向上計數處理’和在 該第二比較處理的開始時間到結束時間之時間週期期間執 行一向上計數或向下計數處理。 3 .根據申請專利範圍第2項之固態影像擷取裝置，其 中 該鎖存器單元在該比較器單元中完成該第一比較處理 時保持該等多相時脈的第一邏輯狀態，及在該比較器單元 中完成該第二比較處理時保持該等多相時脈的第二邏輯狀 能。 4·根據申請專利範圍第3項之固態影像擷取裝置，另 外包含： 一計算單元，用以計算該鎖存器單元之該等第一邏輯 狀態的鎖存資料和該鎖存器單元之該等第二邏輯狀態的金負 存資料之間的差。 5 ·根據申請專利範圍第1項之固態影像擷取裝置，其 中 該鎖存器單元供應從該多相時脈產生單元所供應之該 等多相時脈的其中之一到該計數器單元當作該計數時脈。 6.—種固態影像擷取裝置之類比/數位轉換方法，其中 在將從具有各包括以矩陣形狀配置的一光電轉換元件 之單元像素的像素矩陣單元之單元像素所讀取之類比像素 信號轉換成數位資料時，該類比/數位轉換方法包含以下 -37- 200915862 步驟 : 藉由比較用於轉換成該數位資料的參考信號與該類比 像素信號’而將該像素信號的強度轉換成時間軸方向中的 資訊； 根據一預定時脈，而從該比較處理的開始時間到結束 時間之時間週期期間執行計數處理；及 當完成該比較處理時，鎖存根據該預定時脈所產生並 且具有固定相差之多相時脈的邏輯狀態，及解碼該鎖存資 料，以獲得低於該計數處理的計數値之値。 7 . —種影像擷取裝置，包含： 一固態影像擷取裝置’包括：一像素陣列單元，具有 各包括以矩陣形狀配置的一光電轉換元件之單元像素；及 類比/數位轉換機構，用以將從該像素陣列單元的單元像 素所讀取之類比像素信號轉換成數位資料；及 一光學系統’用以從在該固態影像擷取裝置的成像面 上之入射光形成一影像，其中 該類比/數位轉換機構包括 一比較器單兀’用以藉由比較用於轉換成該數位 資料的參考信號與該類比像素信號，而將該像素信號的強 度轉換成時間軸方向中的資訊； 一計數器單元，用以依據一預定時脈，從該比較 器單元中之比較處理的開始時間到該比較處理的結束時間 之時間週期期間執行計數處理； 一多相時脈產生單元’用以依據該預定時脈來產 -38- 200915862 生具有一固定相差之多相時脈； 一鎖存器單元，用以當完成該比較器單元中的該 比較處理時鎖存該等多相時脈的邏輯狀態；及 一解碼單元，用以解碼該鎖存器單元的鎖存資料 ，以獲得一低於該計數處理的計數値之値。 -39-