[go: up one dir, main page]

TW200834923A - Semiconductor device having trench edge termination structure - Google Patents

Semiconductor device having trench edge termination structure Download PDF

Info

Publication number
TW200834923A
TW200834923A TW096146157A TW96146157A TW200834923A TW 200834923 A TW200834923 A TW 200834923A TW 096146157 A TW096146157 A TW 096146157A TW 96146157 A TW96146157 A TW 96146157A TW 200834923 A TW200834923 A TW 200834923A
Authority
TW
Taiwan
Prior art keywords
region
trench
terminal
trenches
conductivity type
Prior art date
Application number
TW096146157A
Other languages
English (en)
Other versions
TWI443827B (zh
Inventor
Zia Hossain
Original Assignee
Semiconductor Components Ind
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Semiconductor Components Ind filed Critical Semiconductor Components Ind
Publication of TW200834923A publication Critical patent/TW200834923A/zh
Application granted granted Critical
Publication of TWI443827B publication Critical patent/TWI443827B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H10D30/665—Vertical DMOS [VDMOS] FETs having edge termination structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/64—Double-diffused metal-oxide semiconductor [DMOS] FETs
    • H10D30/66—Vertical DMOS [VDMOS] FETs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/102—Constructional design considerations for preventing surface leakage or controlling electric field concentration
    • H10D62/103—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices
    • H10D62/105—Constructional design considerations for preventing surface leakage or controlling electric field concentration for increasing or controlling the breakdown voltage of reverse-biased devices by having particular doping profiles, shapes or arrangements of PN junctions; by having supplementary regions, e.g. junction termination extension [JTE] 
    • H10D62/109—Reduced surface field [RESURF] PN junction structures
    • H10D62/111—Multiple RESURF structures, e.g. double RESURF or 3D-RESURF structures
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D12/00—Bipolar devices controlled by the field effect, e.g. insulated-gate bipolar transistors [IGBT]
    • H10D12/411—Insulated-gate bipolar transistors [IGBT]
    • H10D12/441—Vertical IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D18/00—Thyristors
    • H10D18/40—Thyristors with turn-on by field effect 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/113—Isolations within a component, i.e. internal isolations
    • H10D62/115—Dielectric isolations, e.g. air gaps
    • H10D62/116—Dielectric isolations, e.g. air gaps adjoining the input or output regions of field-effect devices, e.g. adjoining source or drain regions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H10D62/124—Shapes, relative sizes or dispositions of the regions of semiconductor bodies or of junctions between the regions
    • H10D62/126—Top-view geometrical layouts of the regions or the junctions
    • H10D62/127—Top-view geometrical layouts of the regions or the junctions of cellular field-effect devices, e.g. multicellular DMOS transistors or IGBTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D64/00—Electrodes of devices having potential barriers
    • H10D64/20—Electrodes characterised by their shapes, relative sizes or dispositions 
    • H10D64/23—Electrodes carrying the current to be rectified, amplified, oscillated or switched, e.g. sources, drains, anodes or cathodes
    • H10D64/251—Source or drain electrodes for field-effect devices
    • H10D64/252—Source or drain electrodes for field-effect devices for vertical or pseudo-vertical devices

Landscapes

  • Electrodes Of Semiconductors (AREA)
  • Thyristors (AREA)

Description

200834923 九、發明說明： 【發明所屬之技術領域】 本發明大體與半導體裝置有關，以及更具體地，與超結 (superjunction)裝置及其製造方法有關。 【先前技術】 半導體晶片製造商引進了超結金屬氧化物場效應電晶體 (MOSFET)作為能夠平衡在導通狀態的電阻（Rds〇n)和擊穿 電壓（BVdss)之間的臨界關係的裝置。在n_通道超結 MOSFET中，傳統的輕摻雜11型外延區由較重摻雜的n型外 延區代替。重摻雜ρ型柱（e〇lumn)接著在重摻雜η型外延區 中形成’以沿著外延層的厚度產生ρ型和^型材料的交替的 柱或區域。在導通狀態中，傳導電流流過η型柱以減小 Rdson。在關閉狀態期間，ρ型和㈣柱耗盡或互相補償以 維持高的BVdss。對於ρ通道裝置，上述傳導類型相反。 與傳統裝置相比，儘管超結裝置提供較低的Rds〇n並維 持較高的BVdss，但是關於超結結構依然存在幾個難題。 例如，用在這些結構中的較重摻雜的外延層使邊緣終端 (edge termination)結構更加複雜，因為諸如浮環 nng)和場板（field piate)的傳統終端結構不像它們對較輕摻 雜的外延層那樣保持所需要的擊穿電壓。 因此，需要一種更加密切地配合超結主動式胞元結構的 終端結構及製造方法。期望這樣的終端結構和方法保持處 理的簡單性並維持所需要的BVdss。 、 【發明内容】 127031.doc 200834923 題因此，本發明提供—種超結半導體裝置以解決以上問 本發明之—實_提供-種超結半導體裝置，其包括： 一半導體基底，其且 • 、有經配置用以形成一第一電極的一表 面，一半導體材料的區域，直 乂 的關係，並具有一主動、該丰^體基底形成有間隔 動£和一終端區，該半導體材料的區 或/、有一弟一傳導類型和一電 置，其在該主動區中米成^ 一主動式裝 一動L中开4 ’其中，該主動式裝置包括：一 弟；冓槽’其在該半導體材料的區域中形成，盆 中，該第一和第—道：；|* @ 士， 第槽具有側壁表面；—第二傳導類型的 外 弟一傳導類型與該第-#導類型相反，哕 第二傳導類型的第一摻雜區、VL兮# — 夂該 ^、°°，口 6亥弟一和第二溝槽的該側壁 表面的至少一部分形成，其中，該第一摻雜區具有經配置 ^平衡該第-電荷密度㈣成—超結結構的 费度；該第二傳導類型的—基極區，其在該第-和第-溝 槽之間的該半導體材料的區 4 AT开/成，該弟一傳導類型的 -源極區，其在該基極區… …員i的 ^ ^ 形成，~弟一絕緣控制電極， /、鄰近該基極區和該源極區，並經 區和該第-電極之間流動 :l ^源極 材料，其在該第-和第二溝二:成以及一弟一溝槽填充 其在該終端區中形成，㈠，成，以及-終端結構， _ ^ ^ ^、冬端結構包括··多個終端 溝槽，其在該半導體材科 、鳊 體基底，其中，該多個終端溝亚延伸至該半導 側壁表面形成的該第二傳的各終端溝槽都具有沿 得V類型的—第二摻雜區，其中， 127031.(j〇c 200834923 該第二摻雜區具有經配置用以平衡該第一電荷密度的第一 電荷密度；一第二溝槽填充材料，其在該多個終=溝 形成；以及一絕緣層，其覆蓋該終端結構而形成，並且麫 配置成使得該多個終端溝槽和該第二摻雜區中的該第一、 槽填充材料是漂浮的。 本發明之另一實施例提供一種超結半導體裝置，其勹 括：一半導體基底，其具有經配置以形成一第一電極的一 表面；一半導體材料的區域，其與該半導體基底形成有間 隔的關係，並且具有一主動區和一終端區，該半導體材料 的區域具有一第一傳導類型和一第一電荷密度；一主動式 裝置，其在該主動區中形成，其中，該主動式裝置包括： 一第一和第二溝槽，其在該半導體材料的區域中形成，其 中，該第-和第二溝槽具有側壁表面；一第二傳導類型的 第一摻雜區，該第二傳導類型與該第一傳導類型相反，該 第二傳導類型的第一摻雜區沿該第一和第二溝槽的該侧壁 表面的至少一部分形成，其中，該第一摻雜區具有經配置 用以平衡該第一電荷密度以形成超結結構的一第二電荷密 度；該第二傳導類型的一基極區，其在該第一和帛二溝^ 之間的該半導體材料的區域中形成；肖第—傳導類型的一 ，極區’其在該基極區中形成；一第一絕緣控制電極，其 鄰近該基極區和該源極區，並經配置用以控制在該源極區 和該第-電極之間流動的一電流；以及一第一溝槽填充材 料’其在該第一和第二溝槽中形成，其中，該第一溝槽填 充材料包括-電介質材料；以及—終端結構，其在該終端 127031.doc 200834923 區中形成，其中，該終端結構包括··多個終端溝槽，其在 該半導體材料的主體中形成，並延伸至該半導體基底，其 中，該多個終端溝槽中的各終端溝槽都具有沿側壁表面形 成的該第二傳導類型的一第二摻雜區，其中，該第二摻雜 區具有經配置用以平衡該第一電荷密度的第二電荷密度； 一第一溝槽填充材料’其在該多個終端溝槽中形成，其 中’該第二溝槽填充材料包括一半導體材料；以及一絕緣 層’其覆蓋該終端結構而形成，並且經配置成使得該多個 終端溝槽和該第二摻雜區中的該第二溝槽填充材料是漂浮 的0 本發明之另一實施例提供一種超結半導體裝置，其^ 括：—半導體基底，其具有經配置用以形成一第一電極白 一表面，一半導體材料的區域，其與該半導體基底形成^ 間隔的關係，並且具有—主動區和—終端區，該半導體木 料的區域具有—第一 #導類型和一第—電荷㈣，·一主鸯 式裝置，其在該主動區中形成，纟中，該主動式裝置自 括：—第-和第二溝槽，其在該半導體材料的區域中布 成’其中’該第-和第二溝槽具有侧壁表面；—第二傳 類型的第-摻雜區’該第二傳導類型與該第—傳導類型相 反，該第二傳導類型的第一推雜區沿該第一 側壁表面的至少—部八报+ “ Α 再僧的 刀形成，其中，該第一摻雜區具有紐 配置用以平衡令裳# $、、、工 十衡該弟一電荷密度以形成一超結結構 電荷密度；該坌-爲$ 步— 一 一泠類型的一基極區，其在該第一和第 -溝槽之間㈣半導體材料㈣域中形成；該第—傳 127031.doc 200834923 型的-源極區’其在該基極區中形成；一第一絕緣控制電 極’其鄰近該基極區和該源極區，並經配置用以控制在該 源極區和該第-電極之間流動的—電流；以及—第一溝槽 填充材料’其在該第—和第二溝槽中形成；以及—終端結 構，其在該終端區中形成，丨中，該終端結構包括：多個
【實施方式】 =溝槽’其在該半導體材料的主體中形成，並延伸至該 料體基底’其巾，該多個終端溝槽巾的各終端溝槽是連 、貝的以及各終端溝槽都具有沿側壁表面形成的該第二傳 導類型的-第二摻雜區’其中，該第二摻雜區具有經配置 用以平衡該第一電荷密度的第二電荷密度；一第二溝槽填 充材料，其在該多個終端溝槽中形成，其中，該第二溝槽 填充材料包括一單晶半導體材料；以及一絕緣層，其覆蓋 該，端結構而形成，並且經配置成使得該多個終端溝槽和 該第二摻雜區中的該第二溝槽填充材料是漂浮的。 、一般，以下說明與一種用於製造半導體裝置的結構和方 法有關，該半導體裝置包括降低其導通電阻並增加其擊穿 二t的、ς j^結構和主動式結構。應該理解，終端結構還被 稱為張弛區（relaxatl〇n regi〇n)，因為它們降低了在半導體 衣置邊緣的電場效應。更具體地，以下說明與一種具有與 超結結構合併的場終端結構的半導體裝置有關，該超結結 構幫助降低滲漏和導通電阻，並幫助保持或提高擊穿電 壓0 為了容易理解，圖式中的元件不必按比例繪製，並且在 127031.doc 200834923 不同圖式中始終在相稱的地方使用相同的元件符號。為了 在圖式中，月邊起見，裝置結構的推雜區或區域可以示為具 有通常的直線邊緣和精確的拐角。然而，本領域中具有通 常知識者應該理解，由於換雜物的擴散和活化作用，㈣ 區的邊緣通常不是直線，並且角不是精確的角度，而且一 ·&呈圓形。儘管以下的討論描述㈣道裝置，本發明也適 - 合可通過顛倒所描述的層及/或區域的傳導類型而形成的p 通道裝置。 Φ 此外’本發明的裝置可以包括多個主體或基極設計（其 中，主體或基極區為多個分離的區域）、或者單一主體哎 基極設計（其巾’主體或基極區包括以延伸㈣例如以螺 旋形圖案形成的單個區域）。然而，為了容易理解，在整 個說明中將本發明的裝置描述為多個主體設計。應該2 解’意圖是本發明包括多個主體設計和單一主體設計。 第1圖顯示出根據第一實施例的絕緣閘極場效應電晶體 • (IGFET)、M0SFET、超結裝置或切換裝置或胞元10的放大 的部分橫截面視圖。作為實例，裝置10為很多這樣的裝置 之 其與途輯及/或其他元件集成進半導體晶片中作為 功率積體電路的一部分。或者，裝置10為很多這樣的裝置 之一，其集成在一起以形成分離的電晶體裝置。作為進一 步的實例，裝置10包括MOSFET、IGBT、M〇s閘控閑流管 (MOS-gated thyristor)等。 裝置10包括半導體材料11，半導體材料〗〗包括例如具有 在大約0.001至大約0.005 ohm/cm的範圍内的電阻係數的n 127031.doc •11- 200834923 型半導體基底（例如，邦2，並且w摻雜㈣ 的^例中，以及作為實例，基底12提供沒 在本不 置難配置成：[GBT或M〇s間控閉流^裝 包括_傳導性1置_包括用於形成主動 == 主動£1G1和用於形成終端結構1〇4料端區1〇2。 ^體材料或半導體層14的區域與基底咖成有間 =:，在基底12中、内、上或覆蓋基底12)，並且可以 為例如η型摻雜。在一個實施例中，利用傳統的外延生長 技術形成層14 °在可選實施例中，利用傳統的摻雜和擴散 技術形成層14。在適於65〇伏特裝置的實施例中，層㈣ 具有大約i.0，15原子/立方公分至大m.〇x1〇16原子^立方 公分的摻雜濃度的η型’具有大約為4〇微米的厚度，並且 在大为7微米的主動式溝槽2〗（下述）之間具有間距外。層μ 的厚度和間距39根據裝置1 〇的期望BVdss額定值而增加或 減小（例如，較高的BVdss意味著較厚的層14及/或間距 39)。對於給定的BVdss額定值，層14 一般摻雜地比傳統功 率裝置高，使得裝置1〇在電阻性能方面獲得提高。應該理 解，其他材料可以用於半導體材料丨〗或者其中的部分，例 如層14包括矽-鍺、矽_鍺_碳、摻碳矽、m_v族材料、其 組合等。 主動式裝置103包括溝槽、主動式溝槽、填充溝槽或者 槽凹21，其從主要表面18延伸進半導體材料14的區域中。 在一個實施例中，溝槽21通過半導體材料14的區域延伸， 並且在基底12中或者在基底12附近終止。作為實例，利用 127031.doc -12- 200834923 以基於氟或氯的化學性質蝕刻的深反應離子蝕刻（DRiE)技 術來形成溝槽21。包括低溫學、高密度等離子體或博施 (Bosch)DRIE處理的幾種技術可用於drIE蝕刻。
溝槽21還包括在其中形成的溝槽填充材料22。作為實 例，溝槽填充材料22包括諸如未摻雜的或輕摻雜的單晶矽 的單晶體狀/晶體半導體材料、諸如未摻雜的或輕摻雜的 多晶矽半導體材料、諸如氧化物、半絕緣多晶矽（如 SIPOS)的電介質材料、其中的組合等等。溝槽填充材料。 是利用傳統的沉積和平面化技術形成。 主動式裝置103還包括主體或基極區24，在所示實施例 中，基極區顯示出包括p型傳導性，並形成具有半導體材 料14的區域的叩結。作為實例’基極區24具有適於形成反 轉層的摻雜濃度，該反轉層在裝置1〇運作時操作為裝置W 的傳導通道。基極區2 4從主要表面！ 8延伸大約ι輕大約 5.0微米的深度。_源極區26在基極區24内或中形成，並 從主要表面18延伸例如大約〇2微米到大約〇5微米的深 度。p型基極接觸或接觸區27也在基極區24中形成，並： 主要表面18處的基極區24提供較低的接觸電阻。應該理 解’基極區24包括多個分離的基極區或者連接在—起 一基極區。 主動式裝置1G3還包括摻雜或補償區23，1至 槽21的侧壁表面的— /口者属 P刀形成。利用傳統的成角度離子植 入技痛Γ、摻雜襯墊或薄膜姑 τ X潯膘技術或乱相擴散技術，摻 例如在溝槽21被填充之箭 £23 ' 乂成。在該焉施例中，摻雜區23 127031.doc •13- 200834923 =括p型傳導性’並且配置成補償相鄰溝槽以之間的半導 體材料14的區域以带& 〆 7成起、、、口、、，口構。具體地，摻雜區23配置 本上等於相鄰溝槽21之間的半導體材料14的區域 紅m度的電荷密度，使得這些區域在反向偏置條件下 、或相互補 >(貝。作為實例，在間距％為大約7微米並且 ’半導體材料14的區域具有大約5.0XH)”原子/立方公分的推 •雜濃度時’摻雜區23具有大約3.〇x1〇16原子/立方公分的峰 ❿值摻：濃度和大約1微米的深度或寬度。在一個實施例 中*溝槽21包括如第3圖所示的類似長條紋的溝槽時， >雜區3在自A〜例中沿著所有側壁部分形成，包括溝 槽21的縱向側部分和末端部分。 動式虞置103還包括鄰近或接近於基極區24和源極區 26而形成的絕緣控制電極3丨。控制電極3丨包括閘極電介質 層（gate dielectric laye〇或層43。在一個實施例中，閘極電 介質層43包括二氧化石夕，並且具有大約為〇〇5微来至大約 • 0·1微米的厚度。在可選實施例中，電介質層43包括氮化 矽、五氧化鈕、二氧化鈦、鈦酸鳃鋇或其中的組合，包括 與—乳化碎的組合等。 控制電極31還包括鄰接或覆蓋閘極電介質層43而形成的 傳導電極44，並且包括例如摻雜的多晶矽、矽化多晶矽、 金屬等。控制電極3 1是利用傳統的技術形成。應該理解， 儘官控制電極3 1顯示為平面結構，本領域中具有通常知識 者應認識到，本發明也適於主動區〗〇丨中的溝槽閘控制電 極結構。鈍化層或層間電介質層或區域47覆蓋或鄰近溝槽 127031.doc •14- 200834923 21和控制電極31而形成。作為實例，鈍化層47包括利用傳 統技術形成和圖幸务沾於 ’寻 望的開口。案化的减物或其他電介質材料以提供期 、、端、、“冓104包括多個溝槽或凹槽51。作為實例，溝槽 51在：置H)的周邊或一部分内形成，並且在一個實施： 中’從主要表面18延伸而通過半導體材料14的區域，在基 底”附近或内終止。在_個實施例中，溝槽5 ^均具有相同
的木度A 了谷易製造，溝槽5 i是利用相同的餘刻技術方 便地與溝槽21同時形成。此外，溝槽51和溝槽㈣成有相 同的或類似的寬度。或者，溝槽51的寬度不同於溝槽η的 寬在進—步的實施例中，溝槽51具有在其自身中變化 的見度| _實施例中，溝槽5 i具有在大約2微米至大 微米之間的寬度54。在—個適於㈣伏特的實施例中， 、、端、、Ό構104包括在大約1〇個和大約15個之間的終端溝槽 51 〇 最内部的終端溝槽511與第二最内部北終端溝槽512間隔 開間距56 ’而第二最内部的終端512與第三最内部的終端 溝槽5 13間隔開間距57。在一個實施例中，間距56在大約5 微米至大約9微米之間，而間距57為大約7微米。 終端結構104還包括摻雜或補償區域63，其沿溝槽51的 侧壁表面的至少-部分形成。在—個實施例中，每個推雜 區域63沿每個終端溝槽51的侧壁的整個長度或高度而延 伸利用傳統的成角度離子植入技術、摻雜襯墊或薄膜技 術或氣相擴散技術，摻雜區63例如在溝槽21被填充之前形 127031.doc 200834923 成。摻雜區63與摻雜區23方#认士 ^ ^ 万便地在同一時刻或同時形成。 由於結構104的溝槽結構，备 母個摻雜區23和63被類似地掺 雜或具有相同的或基本上相等的電荷密度，這節省了製造 成本並降低了加工複雜度。摻雜區63包括ρ型傳導性，並 • 1像掺雜區23-樣配置成補償相鄰溝槽此間的半導體材 料14的區域以形成超結結構。即，推雜區^配置成具有基 . 本上等於或基本上使相鄰溝槽51之間的半導體材料14的區 • @的電荷密度平衡的電荷密度’使得這些區域在反向偏置 條件下互相補償。作為實例，當相鄰終端溝槽5丨之間的距 離為大約7微米時，摻雜區63具有大約為3 〇χ1〇16原子/立 方公分的峰值摻雜濃度和大約丨微米的深度或寬度，並且 半導體材料的區域具有大約為5 〇><1〇15原子/立方公分的摻 雜濃度。 終端結構104還包括在終端溝槽51中形成的溝槽填充材 料72。溝槽填充材料72包括半導體材料，例如單晶體狀/ φ 晶體半導體材料（例如’未摻雜或輕摻雜的單晶矽）或多晶 半導體材料（例如’未摻雜或輕摻雜的多晶體）。當溝槽填 • 充材料72包括輕摻雜的半導體材料時，摻雜濃度比半導體 Λ 材料14的區域的掺雜濃度低大約2至大約3個大小等級，並 且對於該實施例，溝槽填充材料72的傳導類型一般與半導 體材料14的區域相同。溝槽填充材料72利用傳統的沉積和 平面化技術形成。 溝槽填充材料72配置成在裝置10在反向偏置條件下時支 持耗盡擴散。換句話說，溝槽填充材料72配置成允許耗盡 127031.doc •16- 200834923 區通過終端溝槽51擴散。更具體地，溝槽填充材料72不包 括電介質材料或阻止耗盡通過溝槽5〗擴散從而導致降低的 和不希望有的BVdss的類似材料。 純化層47覆蓋所有或一部分終端溝槽5丨而形成。在一個 實施例中’所有的摻雜區63、溝槽51和溝槽填充材料72在 溝槽51中電漂浮。載流或源極電極91電連接至主動式裝置 1〇3 ’主動式裝置103包括源極區26、接觸區27、基極區％ 以及摻雜區23。首先，另一載流電極或汲極電極1〇9在基 氐12的表面上覆蓋其而形成，如第1圖所示。電極Μ和1〇9 利用傳統技術形成。 電極91延伸以覆蓋終端區1〇2中的絕緣層47來形成場板 910。在一個實施例中，場板91〇僅僅覆蓋終端溝槽51的一 4为’例如終端溝槽511和512或者終端溝槽5U、512和 513° 裝置10的運作如下進行。假定電極91以〇伏特的電壓Vs 進行操作，控制電極31接收控制電壓Vg=2 5v，其大於裝 置W的傳導臨界值，並且電極109以汲極電壓VD==5 0V進行 操作。VG*VS的值使基極區24在控制電極31下反轉而形成 通道區，該通道區將源極區26電連接至半導體材料14的區 或衣置電流1s從電極91流出，並按規定路線通過源極區 通道區、半導體材料14的區域而到達電極1〇9。因 電机Is垂直地流過比傳統功率裝置更重地摻雜的半導 體材料14的區域，以產生低的導通電阻。在一個實施例 中’ Is=l.〇安培。 I27031.doc •17- 200834923 為了將裝置ίο切換至關閉狀態，將小於裝置1〇的傳導臨 界值的控制電壓乂0施加至控制電極31(例如，％<25力。 這除去了通道區域，且Is不再流過裝置1〇。在關閉狀態， 田來自主要的阻擋結（即，在基極區24和半導體材料μ的 區域之間的結）的耗盡區擴散時，區域23和63以及半導體 材料14的區域彼此補償，這增大了 當來自主要阻 檔=的耗▲區it纟擴散時，終端溝槽51起作用以有效地 降低電場的增加，這進一步增大了 BVdss。 作為實例，類比結果顯示具有終端溝槽51的裝置ι〇，終 端溝槽的寬度為大約3微米至大約5微米、間距％為大約 5微米至大約9微米以及間距57為大約頂米，保持的謂μ 值大於6GG伏特。在該實施例中，最内部的終端溝槽⑴具 有在大約2微米和大約6微米之間的寬度。 第2圖不出了超結裝置2〇的另一實施例的部分橫截面視 圖。裝置類似於裝置10，除了裝置2〇還包括終端結構 64,終端結構64鄰近最外部的主動式溝槽2ιι並在最外部 的主動式溝槽211和最内部的終端溝槽川之間形成。終端 結構64包括p型傳導性廿 埒¥性亚且方便地與基極區24同時形 成。終端結64的一個優點是，在該實施例中使用較少的终 端溝槽51(例如’少於1G個）。在該可選實施例中，接觸區 67形成有終端結64以例如降低終端結料的接觸電阻。接觸 區67方便地與接觸區27同時形成。 在進一步的實施例中，第二絕緣控制電極8ι鄰近或接近 於終端結64形成’以進-步增強終端特性。在-個實施例 127031.doc -18- 200834923 令，控制電極81和31電連接在一起。控制電極81包括間極 電"貝層83。在一個實施例中，閘極電介質層包括二氧 化矽並且具有大約0 05微米至大約〇」微米的厚度。在可 &員施例中，電介質層83包括氮化石夕、五氧化la、二氧化 鈦、鈦酸銷鋇或其中的組合，包括與二氧化石夕的组合等。
控制電極81還包括覆蓋閉極電介質層83而形成的傳導電 極84，並且包括例如摻雜的多晶石夕、石夕化多晶石夕、金屬 等。控制電極81是利用傳統技術而形成，並且方便地與控 制電極31同時形成。應該理解，儘管控制電極31適於平面 或溝槽閘極結構’較佳地，控制電極81為平面結構。純化 層47覆蓋第二控制電極81而形成。 〜 在包括終端結64的實施例中，電極91還電連接至終端結 64和接觸區67，並且摻雜區23中的—個接近於終端結64， 同時終端溝槽5 1中的溝槽填充材料72和換雜區63與裝置^ 類似地電漂浮。 第3圖顯示出裝置1〇或2〇的實施例的俯視圖。如第頂中 所示：溝槽21包括主動區1〇3中的多個條紋或條紋形溝 槽亚且溝槽51包括在橫向地包圍溝槽2ι的終端區中 形成的多個同心環。在一個實施例中，每個溝槽Η是連續 的並且不終止’並轉雜區咖溝㈣的所有㈣部分形 成0 總之’超結結構在主動區和終端區内肖具有填充的溝 槽。終端區包括具有溝槽填充材料的終端溝槽，溝槽填充 材料配置成在終端區中支援耗盡區擴散，這降低了電場増 127031.doc -19- 200834923 大並增加了 BVdss。而且，終端區包括進—步增強则“ 性能的超結結構。其中，終端結構克服了現有技術的超結 裝置中的設計難題。此外，終端結構與主動式裝置超結結 構方便地形成，以簡化加工集成。
儘管參照其中具體的實施例描述並示出了本發明，並不 是意味著本發明限於這些示範性的實施例。本領域中具有 通常知識者應該認識到，在不背離本發明的精神的情況 下，可以進行修改和變更。因此，其意為本發明包括落於 所附申請專利範圍中的所有這樣的變更和修改。 【圖式簡單說明】 第1圖顯示出超結裝置的第一實施例的放大的部分橫截 面視圖； 第2圖顯示出超結裝置的可選實施例的放大的部分橫截 面視圖；以及 第3圖顯示出超結裝置的俯視圖。 【主要元件符號說明】 10、20 超結裝置 11 半導體材料 12 基底 14 半導體層 18 21 、 211 主要表面 t動式溝槽 22、72 溝槽填充材料 23 補償區 127031.doc -2〇 - 200834923 2 4 基極區 26 源極區 27、67 接觸區 3 1、81 控制電極 39、56、57 間距 43、 83 44、 84 47
54 63 64 、 104 91 101 102
511 、 512 、 910 閘極電介質層 傳導電極 鈍化層 溝槽 寬度 摻雜區域 終端結構 電極 主動區 終端區 主動式裝置 513 終端溝槽 場板 127031.doc 21-

Claims (1)

  1. 200834923 十、申請專利範圍： 1· 一種超結半導體裝置，其包括·· 一半導體基底，其具有經配置用以形成一第一電極的 一表面； 一半導體材料的區域，其與該半導體基底形成有間隔 的關係，並具有-主動區和-終端區，該半導體材料的 區域具有一第一傳導類型和一第一電荷密度； 一主動式裝置，其在該主動區中形成，其中，該主動 • 式裝置包括·· 一第一和第二溝槽，其在該半導體材料的區域中形 成，其中，該第一和第二溝槽具有側壁表面； 一第一傳導類型的第一摻雜區，該第二傳導類型與 該第一傳導類型相反，該第二傳導類型的第一摻雜區 沿該第一和第二溝槽的該側壁表面的至少一部分形 成，其中，該弟一摻雜區具有經配置用以平衡該第一 Φ 電荷密度以形成一超結結構的一第二電荷密度； 該第一傳導類型的一基極區，其在該第一和第二溝 • 槽之間的該半導體材料的區域中形成； ， 該第一傳導類型的一源極區，其在該基極區中形 成； 一第一絕緣控制電極，其鄰近該基極區和該源極 區，並i配置用以控制在該源極區和該第一電極之間 流動的一電流；以及 一第一溝槽填充材料，其在該第一和第二溝槽中形 12703I.doc 200834923 成；以及 一終端結構，复少》^ 具在该終端區中形成，其中，該 構包括： 、％… 多個終端溝槽’其在該半導體材料的主體中形成， 並延伸至該半暮小成 久㈣雀- 其中，該多個終端溝槽中的 各終知r /冓槽都1女 ^ /、有、/Ό側壁表面形成的該第二傳導類型 的 弟*—' 袭鱼 ΓΞΓ U 1 品，、中，该弟二摻雜區具有經酉己置用 以=該第—電荷密度的第二電荷密度； 成二：溝槽填充材料’其在該多個終端溝槽中形 一絶緣層，发薄蓄 、 “覆盍該終端結構而形成，並且鋏献署 成使得該多個故^、、# 、、工梦1 似、、、鳊溝槽和該第二摻雜區中 槽填充材料是漂浮I H 2. 如申請專利範圍第i項所述的裝置 二溝槽填充材料包括相同的材料。 3. 如申請專利範圍第1項所述的裝置 二溝槽填充材料包括不同的材料。 4 ·如申請專利範圍笫3煩 辄圍弟3項所迷的裝置，其中，該第 填充材料包括一電介質材料，以及其中 / ’ 充材料包括-半導體材料。 '、μ -溝槽填 5. 如申請專利範圍第4項所述的裝置 填充材料包括多晶石夕半導體材料。 6. 如申請專利範圍第4項所述的裴置 填充材料包括一單晶半導體材料。 其中，該第 第 其中，該第一和第 其中，該第 其中，該第 溝槽 溝槽 127031.doc 200834923
    ，其中，該第一摻雜 個都具有基本上相等 如申請專利範®第】韻述的裝置 區的每-個和該第二掺雜區的每一 的電荷密度。 8.如申請專利範圍第】項所述的裝 場板覆芸兮夕Μ ^ 尺匕括一％板，該 9如^^ 終端溝槽的僅僅—部分以及該絕緣層。 .Π二Τ圍第1項所述的裝置’其中，該第二摻雜 “该夕個終端溝槽的該側壁的一整個長度延伸。
    如申請專利範圍第丨項所述的裝置，其中，該第一和第 11·如申請專利範圍第i項所述的裝置，更包括該第二傳導 類型的一終端結’該終端結在該第二溝槽和-最内部的 終端溝槽之間的該半導體材料的主體中形成。 12·如申4專利範圍第11項所述的裝置，更包括鄰近該終端 結的一第二絕緣控制電極，以及其中，該終端結電連接 至該源極區。 :溝槽包括條紋形溝槽，以及其中，該多個終端溝槽包 括橫向地包圍該第-和第二溝槽的同心環。 U·如申請專利範圍第i項所述的裝置，其中，一最内部的 終端溝槽的一外邊緣與一第二最内部的終端溝槽的一内 邊緣間隔開在大約5微米和大約9微米之間的一距離，以 及其中，該最内部的終端溝槽具有大約2微米和5微米之 間的一寬度。 14· 一種超結半導體裝置，其包括： 一半導體基底，其具有經配置以形成一第一電極的— 表面； 127031.doc 200834923 一半導體材料的區域，其與該半導體基底形成有間隔 的關係’亚且具有—主動區和—終端區，該半導體材料 的區域具有一第一傳導類型和一第一電荷密度； 一主動式裝置，其在該主動區中形成，其中，該主動 式裝置包括： 一第一和第二溝槽，其在該半導體材料的區域中形 成，其中，該第一和第二溝槽具有側壁表面；
    一第二傳導類型的第一摻雜區，該第二傳導類型與 該第-傳導類型相反，該第二傳導類型的第一推雜區 沿該第一和第二溝槽的該側壁表面的至少一部分形 成，其中，該第一摻雜區具有經配置用以平衡該第一 電荷密度以形成超結結構的一第二電荷密度； 該第二傳導類型的一基極區，其在該第一和第二溝 槽之間的該半導體材料的區域中形成； 該第一傳導類型的-源極區，其在該基極區中带 成； -第-絕緣控制電極，其鄰近該基極區和該源極 區’並經配置心㈣在該源極區和該第_電極之間 流動的一電流；以及 、第—溝槽填充材料，其在該第一和第二溝槽中形 成’其中’該第-溝槽填充材料包括一電介質材 以及 、 ’ 該終端結 一終端結構，其在該終端區中形成，其中 構包括： 127031.doc 200834923 多個終端溝槽，其在該半導體材料的主體中形成， 並延伸至該半導體基底，其中，該多個終端溝槽中的 各終端溝槽都具有沿側壁表面形成的該第二傳導類型 的-第二摻雜區，其中，該第二摻雜區具有經配置用 以平衡該第一電荷密度的第二電荷密度； 第-溝槽填充材料’其在該多個終端溝槽中形 成’其中，該第二溝槽填充材料包括一半導體材料； 以及 -絕緣層，其t蓋該終端結構而形力，並1經配置 成使得該多料端溝槽和該第二摻雜區中的該第二溝 槽填充材料是漂浮的。 彳 15. 如申請專利範圍第14項所述的裝置，更包括在該第二溝 槽和-最内部的終㈣槽之間的該半導體材料的主體中 形成的該第二傳導類型的一終端結。 16. 如申請：利範圍第15項所述的裝置，更包括鄰近該終端 、、-的帛-絕緣控制電極，以及其中，該終端結電連接 至該源極區。 17:申請，利範圍第14項所述的裝置，其中，該第二溝槽 填充材料包括—輕摻雜半導體材料，該輕摻雜半導體材 料具有比該半導體材料的區域的-摻雜濃度小2至3個大 小等級的一摻雜濃度。 18· -種超結半導體裝置，其包括： 、.體基底，其具有經配置用以形成一第一電極的 一表面； 127031.doc 200834923 一半導體材料的區域，其與該半導體基底形成有間隔 的關係’並且具有—主動區和-終端區，料導體材料 的區域具有—第—傳導類型和-第-電荷密度； 主動式裝置’其在該主動區中开》成，其中，該主動 式裝置包括： 一第一和第二溝槽，其在該半導體材料的區域中形 成，其中，該第一和第二溝槽具有側壁表面；
    一第二傳導類型的第一摻雜區，該第二傳導類型與 該第一傳導類型相反，該第二傳導類型的第一摻雜區 沿該第一和第二溝槽的侧壁表面的至少一部分形成， 其中，該第一摻雜區具有經配置用以平衡該第一電荷 密度以形成一超結結構的一第二電荷密度； 該第二傳導類型的一基極區，其在該第一和第二溝 槽之間的該半導體材料的區域中形成； 該第一傳導類型的一源極區，其在該基極區中形 成·， 一弟一絕緣控制電極，其鄰近該基極區 π碌源、極 區’並經配置用以控制在該源極區和該第一 ^ 电極之間 流動的一電流；以及 成；以及 溝槽填充材料，其在該第一和第二溝样中 ’該終端結 體中形成， 一終端結構，其在該終端區中形成，其中 構包括： 多個終端溝槽，其在該半導體材料的主 127031.doc -6 - 200834923 並延伸至該半導體基底，其中，該多個終端溝槽中的 各終端溝槽是連續的，以及各終端溝槽都具有沿側壁 表面形成的該第二傳導類型的一第二摻雜區，其中， 該第二摻雜區具有經配置用以平衡該第一電荷密度的 第二電荷密度； 一第二溝槽填充材料，其在該多個終端溝槽中形 成，其中，該第二溝槽填充材料包括_單晶半導體材 料；以及 、一絕緣層’其覆蓋該終端結構而形成，並且經配置 成使得該多個終端溝槽和該第二雜 - 槽填充材料是漂浮的。 /“以該第二溝 19.如申請專利範圍第18項所述的裝置，更包括. 該第二傳導類型的一終端結，其在診=. 内部的終端澧娣夕„从# , W弟—溝槽和一 以及 J主體中形成 第一絕緣控制電極，其鄰近該沾 該終端結電達接至該源極區。、〜、、·。，以及其中 20.如申請專利範圍第18項所述的裝置， 底包括該第一傳導類型。 ，、中，該半導體； 127031.doc
TW096146157A 2007-02-06 2007-12-04 具有構槽邊緣終端結構的半導體裝置 TWI443827B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US11/671,514 US7948033B2 (en) 2007-02-06 2007-02-06 Semiconductor device having trench edge termination structure

Publications (2)

Publication Number Publication Date
TW200834923A true TW200834923A (en) 2008-08-16
TWI443827B TWI443827B (zh) 2014-07-01

Family

ID=39675411

Family Applications (1)

Application Number Title Priority Date Filing Date
TW096146157A TWI443827B (zh) 2007-02-06 2007-12-04 具有構槽邊緣終端結構的半導體裝置

Country Status (3)

Country Link
US (1) US7948033B2 (zh)
CN (1) CN101241933B (zh)
TW (1) TWI443827B (zh)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101279574B1 (ko) * 2006-11-15 2013-06-27 페어차일드코리아반도체 주식회사 고전압 반도체 소자 및 그 제조 방법
US8580651B2 (en) * 2007-04-23 2013-11-12 Icemos Technology Ltd. Methods for manufacturing a trench type semiconductor device having a thermally sensitive refill material
US20080272429A1 (en) * 2007-05-04 2008-11-06 Icemos Technology Corporation Superjunction devices having narrow surface layout of terminal structures and methods of manufacturing the devices
US9484451B2 (en) 2007-10-05 2016-11-01 Vishay-Siliconix MOSFET active area and edge termination area charge balance
US8193565B2 (en) * 2008-04-18 2012-06-05 Fairchild Semiconductor Corporation Multi-level lateral floating coupled capacitor transistor structures
JP5439969B2 (ja) * 2009-06-18 2014-03-12 富士電機株式会社 半導体装置
JP2011018764A (ja) * 2009-07-08 2011-01-27 Toshiba Corp 半導体装置
US8519476B2 (en) * 2009-12-21 2013-08-27 Alpha And Omega Semiconductor Incorporated Method of forming a self-aligned charge balanced power DMOS
CN102117830A (zh) * 2009-12-30 2011-07-06 中国科学院微电子研究所 半绝缘柱超结mosfet结构
US8476698B2 (en) * 2010-02-19 2013-07-02 Alpha And Omega Semiconductor Incorporated Corner layout for superjunction device
CN101840933B (zh) * 2010-04-13 2011-11-23 苏州博创集成电路设计有限公司 带表面缓冲环终端结构的超结金属氧化物场效应晶体管
US20120091516A1 (en) * 2010-04-15 2012-04-19 Robert Kuo-Chang Yang Lateral Floating Coupled Capacitor Device Termination Structures
CN102299152B (zh) * 2010-06-22 2013-07-17 茂达电子股份有限公司 双导通半导体组件及其制作方法
CN102315247B (zh) * 2010-07-08 2013-04-24 上海华虹Nec电子有限公司 具有沟槽型终端结构的超级结半导体器件
JP5664142B2 (ja) * 2010-11-09 2015-02-04 富士電機株式会社 半導体装置
CN102479800B (zh) * 2010-11-23 2013-10-23 上海华虹Nec电子有限公司 超级结器件的终端保护结构
JP2012142537A (ja) 2010-12-16 2012-07-26 Mitsubishi Electric Corp 絶縁ゲート型バイポーラトランジスタとその製造方法
JP5915076B2 (ja) * 2011-10-21 2016-05-11 富士電機株式会社 超接合半導体装置
CN103165653B (zh) * 2011-12-16 2016-06-08 上海华虹宏力半导体制造有限公司 一种深槽型超级结终端保护结构
US9614043B2 (en) 2012-02-09 2017-04-04 Vishay-Siliconix MOSFET termination trench
US9842911B2 (en) 2012-05-30 2017-12-12 Vishay-Siliconix Adaptive charge balanced edge termination
US20130320512A1 (en) 2012-06-05 2013-12-05 Infineon Technologies Austria Ag Semiconductor Device and Method of Manufacturing a Semiconductor Device
US8866221B2 (en) * 2012-07-02 2014-10-21 Infineon Technologies Austria Ag Super junction semiconductor device comprising a cell area and an edge area
CN103579370B (zh) * 2012-07-24 2017-10-20 朱江 一种具有化学配比失配绝缘材料的电荷补偿半导体结装置
CN103050535A (zh) * 2012-08-22 2013-04-17 上海华虹Nec电子有限公司 具沟槽型终端结构的超级结mosfet结构及制备方法
US9112026B2 (en) 2012-10-17 2015-08-18 Semiconductor Components Industries, Llc Semiconductor devices and method of making the same
KR20140076762A (ko) * 2012-12-13 2014-06-23 삼성전기주식회사 전력 반도체 소자 및 그 제조 방법
JP6197294B2 (ja) * 2013-01-16 2017-09-20 富士電機株式会社 半導体素子
US9349725B2 (en) * 2013-03-13 2016-05-24 Michael W. Shore Stripe orientation for trenches and contact windows
US9318554B2 (en) * 2013-03-13 2016-04-19 Michael Wayne Shore Gate pad and gate feed breakdown voltage enhancement
JP6139356B2 (ja) * 2013-09-24 2017-05-31 トヨタ自動車株式会社 半導体装置
US9466730B2 (en) * 2014-01-17 2016-10-11 Vanguard International Semiconductor Corporation Semiconductor device and method for fabricating the same
CN105097915B (zh) * 2014-05-05 2018-08-14 世界先进积体电路股份有限公司 半导体装置及其制造方法
US9887259B2 (en) 2014-06-23 2018-02-06 Vishay-Siliconix Modulated super junction power MOSFET devices
WO2016028944A1 (en) * 2014-08-19 2016-02-25 Vishay-Siliconix Super-junction metal oxide semiconductor field effect transistor
DE102014119384A1 (de) 2014-12-22 2016-06-23 Infineon Technologies Austria Ag Ladungkompensationsvorrichtung
US10541338B2 (en) 2015-12-15 2020-01-21 General Electric Company Edge termination designs for silicon carbide super-junction power devices
US10002920B1 (en) * 2016-12-14 2018-06-19 General Electric Company System and method for edge termination of super-junction (SJ) devices
US10872952B1 (en) * 2017-05-26 2020-12-22 Shindengen Electric Manufacturing Co., Ltd. MOSFET and power conversion circuit
US11081554B2 (en) * 2017-10-12 2021-08-03 Semiconductor Components Industries, Llc Insulated gate semiconductor device having trench termination structure and method
EP3474314A1 (en) * 2017-10-20 2019-04-24 Infineon Technologies Austria AG Semiconductor device and method for manufacturing a semiconductor method
CN111354780A (zh) * 2020-03-19 2020-06-30 浙江大学 一种带有反型注入侧壁的超级结终端及其制作方法
CN112420807B (zh) * 2020-11-04 2021-12-28 浙江大学 一种超级结器件及其终端

Family Cites Families (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3877053A (en) * 1973-05-07 1975-04-08 Gen Motors Corp Voltage controlled variable area solid state tuning capacitor
US6236099B1 (en) * 1996-04-22 2001-05-22 International Rectifier Corp. Trench MOS device and process for radhard device
EP1026749B1 (en) 1998-07-23 2003-09-17 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a semiconductor device and semiconductor device obtainable thereby
US6204097B1 (en) 1999-03-01 2001-03-20 Semiconductor Components Industries, Llc Semiconductor device and method of manufacture
JP4088033B2 (ja) 2000-11-27 2008-05-21 株式会社東芝 半導体装置
US7045859B2 (en) * 2001-09-05 2006-05-16 International Rectifier Corporation Trench fet with self aligned source and contact
DE10262418B3 (de) * 2002-02-21 2015-10-08 Infineon Technologies Ag MOS-Transistoreinrichtung
US7015104B1 (en) 2003-05-29 2006-03-21 Third Dimension Semiconductor, Inc. Technique for forming the deep doped columns in superjunction
WO2005065140A2 (en) 2003-12-19 2005-07-21 Third Dimension (3D) Semiconductor, Inc. Method of manufacturing a superjunction device with conventional terminations
JP4928947B2 (ja) 2003-12-19 2012-05-09 サード ディメンジョン （スリーディ） セミコンダクタ インコーポレイテッド 超接合デバイスの製造方法
GB0407363D0 (en) * 2004-03-31 2004-05-05 Koninkl Philips Electronics Nv Trench semiconductor device and method of manufacturing it
US6982193B2 (en) 2004-05-10 2006-01-03 Semiconductor Components Industries, L.L.C. Method of forming a super-junction semiconductor device
DE102004052678B3 (de) * 2004-10-29 2006-06-14 Infineon Technologies Ag Leistungs- Trenchtransistor
TWI401749B (zh) 2004-12-27 2013-07-11 Third Dimension 3D Sc Inc 用於高電壓超接面終止之方法
US7452777B2 (en) * 2006-01-25 2008-11-18 Fairchild Semiconductor Corporation Self-aligned trench MOSFET structure and method of manufacture

Also Published As

Publication number Publication date
US7948033B2 (en) 2011-05-24
CN101241933B (zh) 2011-05-25
TWI443827B (zh) 2014-07-01
US20080185643A1 (en) 2008-08-07
CN101241933A (zh) 2008-08-13
HK1123125A1 (zh) 2009-06-05

Similar Documents

Publication Publication Date Title
TW200834923A (en) Semiconductor device having trench edge termination structure
US10593759B2 (en) Nanotube semiconductor devices
TW567543B (en) MOS-gated power device having segmented trench and extended doping zone and process for forming same
JP4564793B2 (ja) 多層拡張ドレイン構造を有する高電圧縦型トランジスタ
JP5419913B2 (ja) 多層拡張ドレイン構造を有する高電圧トランジスタを作製する方法
JP4744057B2 (ja) 多層拡張ドレイン構造を有する高電圧ラテラルトランジスタ
TWI353025B (en) Semiconductor structure with improved on resistanc
US8878286B2 (en) Semiconductor device with enhanced mobility and method
US20110140167A1 (en) Nanotube Semiconductor Devices
JP6907233B2 (ja) パワー半導体デバイス
TW201251031A (en) Method of forming semiconductor device having deep trench charge compensation regions
JP2000156503A (ja) Ｍｏｓゲートデバイスおよびその製造プロセス
KR100566599B1 (ko) 깊은 주입 접합부를 구비한 파워 ｍｏｓｆｅｔ
TW201725728A (zh) 在垂直功率半導體裝置中之源極－閘極區域架構
CN102184952A (zh) 一种垂直电容耗尽型功率器件及制作方法
US9257517B2 (en) Vertical DMOS-field effect transistor
TW201225298A (en) Power LDMOS transistor
WO2007129261A2 (en) Trench field effect transistors
TW200820419A (en) Semiconductor device having deep trench charge compensation regions and method
US7795671B2 (en) PN junction and MOS capacitor hybrid RESURF transistor
EP1703566A1 (en) MOS device having at least two channel regions
JP3859969B2 (ja) 補助電極を有するｍｏｓ電界効果トランジスタ
JP2009277956A (ja) 半導体装置
HK1123125B (zh) 具有溝槽邊緣終端結構的半導體器件
Chen et al. An enabling device technology for future superjunction power integrated circuits