[go: up one dir, main page]

TW200427096A - Semiconductor device and method for manufacturing the same - Google Patents

Semiconductor device and method for manufacturing the same Download PDF

Info

Publication number
TW200427096A
TW200427096A TW092137128A TW92137128A TW200427096A TW 200427096 A TW200427096 A TW 200427096A TW 092137128 A TW092137128 A TW 092137128A TW 92137128 A TW92137128 A TW 92137128A TW 200427096 A TW200427096 A TW 200427096A
Authority
TW
Taiwan
Prior art keywords
region
island
semiconductor layer
thin film
film transistor
Prior art date
Application number
TW092137128A
Other languages
English (en)
Other versions
TWI245425B (en
Inventor
Naoki Makita
Original Assignee
Sharp Kk
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Sharp Kk filed Critical Sharp Kk
Publication of TW200427096A publication Critical patent/TW200427096A/zh
Application granted granted Critical
Publication of TWI245425B publication Critical patent/TWI245425B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02672—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using crystallisation enhancing elements
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02518—Deposited layers
    • H01L21/02521—Materials
    • H01L21/02524—Group 14 semiconducting materials
    • H01L21/02532—Silicon, silicon germanium, germanium
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02104—Forming layers
    • H01L21/02365—Forming inorganic semiconducting materials on a substrate
    • H01L21/02656—Special treatments
    • H01L21/02664—Aftertreatments
    • H01L21/02667—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth
    • H01L21/02675—Crystallisation or recrystallisation of non-monocrystalline semiconductor materials, e.g. regrowth using laser beams
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0312—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes
    • H10D30/0314—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] characterised by the gate electrodes of lateral top-gate TFTs comprising only a single gate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H10D30/0321—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT] comprising silicon, e.g. amorphous silicon or polysilicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6706—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device for preventing leakage current 
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6704—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device
    • H10D30/6713—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes
    • H10D30/6715—Thin-film transistors [TFT] having supplementary regions or layers in the thin films or in the insulated bulk substrates for controlling properties of the device characterised by the properties of the source or drain regions, e.g. compositions or sectional shapes characterised by the doping profiles, e.g. having lightly-doped source or drain extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6731—Top-gate only TFTs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6741—Group IV materials, e.g. germanium or silicon carbide
    • H10D30/6743—Silicon
    • H10D30/6745—Polycrystalline or microcrystalline silicon
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D86/00—Integrated devices formed in or on insulating or conducting substrates, e.g. formed in silicon-on-insulator [SOI] substrates or on stainless steel or glass substrates
    • H10D86/01—Manufacture or treatment
    • H10D86/021—Manufacture or treatment of multiple TFTs
    • H10D86/0221—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies
    • H10D86/0223—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials
    • H10D86/0225—Manufacture or treatment of multiple TFTs comprising manufacture, treatment or patterning of TFT semiconductor bodies comprising crystallisation of amorphous, microcrystalline or polycrystalline semiconductor materials using crystallisation-promoting species, e.g. using a Ni catalyst
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/6729—Thin-film transistors [TFT] characterised by the electrodes
    • H10D30/673—Thin-film transistors [TFT] characterised by the electrodes characterised by the shapes, relative sizes or dispositions of the gate electrodes
    • H10D30/6733—Multi-gate TFTs

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Chemical & Material Sciences (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Optics & Photonics (AREA)
  • Thin Film Transistor (AREA)
  • Recrystallisation Techniques (AREA)

Description

200427096 (1) 玖、發明說明 【發明所屬之技術領域】 本發明係關於一種半導體裝置，包括薄膜電晶體，及 一種製造半導體裝置之方法。特別是，本發明係關於一種 半導體裝置’包括薄膜電晶體，其中半導體層（活化區） 是由藉著結晶一非晶半導體薄膜所得到的結晶半導體薄膜 形成’及一種製造半導體裝置之方法。本發明可適合地使 用於主動矩陣液晶顯示裝置、有機EL顯示裝置、接觸影 · 像感測器、三維1C及其它適當的裝置。 【先前技術】 近年來，在此技藝中已嚐試形成高性能半導體元件於 例如玻璃基體之絕緣基體或絕緣膜上，目的是要實現具有 較大尺寸及較高解析度之液晶顯示裝置及有機EL顯示裝 置’以較高解析度在較高速度操作之接觸影像感測器，三 維1C等等。特別是，發現具有圖元部份及驅動電路在相 φ 同基體上之型式的液晶顯示裝置可使用於除了個人電腦（ PC )的監視器外的不同臨限電具。例如，液晶顯示器取 代CRT (陰極射線管）之電視機，且前投影器使用於家庭 娛樂應用，例如用於觀看電影及玩電視遊樂器。於是，液 系生 加 上產 增 板鐘 量 面時 的 ， 及 料 外路 資 此電 之 。 體 元 長憶 α 圖 成記上至 率如體寫 速例基被 的中璃欲 快其玻指 常， 一意 非展在像 以發成影 場地形度 市速路析 之快電解 置已輯高 裝置邏示 示裝之顯 顯之路 晶統電 -4- (2) (2)200427096 ，且資料需要於短時間內被寫入。否則’無法顯示具有用 於高淸晰度顯示之非常大量的資料。所以’使用於驅動電 路中之TF T需要以高速操作。欲達成高速操作，需要形 成T F T，使用具有良好的結晶度之結晶半導體層，可以得 到高的場效移動率。 本發明已發展一種方法，用於在一玻璃基體上得到良 好的結晶半導體層。在此方法中，能提昇結晶之金屬元素 被加至一非晶半導體層，然後其受到加熱處理。以此方法 ，經由以較低溫度執行的加熱處理，可以得到具有均勻的 結晶朝向之良好的半導體薄膜，且比其他習知方法的時間 更短。 然而，當以一觸媒元素結晶之矽薄膜被使用於TFT 之半導體層，TFT將具有關閉狀態電流的突然增加。觸媒 元素不規則地分離於半導體薄膜中，且此分離在結晶晶粒 邊界是很明顯的。相信觸媒元素之分離產生電流之漏路徑 ，導致關閉狀態電流的突然增加。所以，在形成結晶矽薄 膜之後，需要藉著將觸媒元素移出半導體薄膜以減少半導 體薄膜中的觸媒元素濃度。移除觸媒元素之步驟在下文中 將稱爲”吸收處理”。此外，移動（吸引）觸媒元素之動作 在下文中將稱爲”吸收動作”，且能夠吸引觸媒元素之元素 在下文中將稱爲”吸收元素”。 不同型式的吸收處理及方法已在習知技藝中提出。 例如，日本公開專利公報號8 一 2 1 3 3 ] 7揭示一種技術 ，形成一非晶區於已使用觸媒元素被結晶的矽材料中，且 (3) (3)200427096 使5夕材料受到加熱處理，使得觸媒元素被移動（吸收）進 入非晶區中的晶格缺陷。日本公開專利公報號8 一 2 1 3 3 1 7 Of g式錯著使用TFT的源/汲區作爲吸收區來簡化製造過程 °然而’此方法需要以雷射光等等來活化源/汲區之額外 步驟’由於非晶區無法作用爲一源/汲區。 日本公開專利公報號8 - 3 3 0 6 0 2揭示一種方法，其利 用隣的吸收作用。在此方法中，藉著使用利用觸媒元素結 晶的砂材料形成活化區（半導體層），且n -通道TFT之馨 源/汲區被摻雜磷，同時p-通道TFT之源/汲區被摻雜磷 及濃度比憐高的硼。然後，構造受到加熱處理以吸收觸媒 元素至源/汲區。 曰本公開專利公報號1 〇 - 2 7 0 3 6 3揭示一種技術，選 擇性地導入VB族元素例如磷進入一部份藉著使用觸媒元 素被結晶的矽材料，且使矽材料在不超過基體之變形點的 溫度受到加熱處理，使得觸媒元素被移動（吸收）進入 VB族元素已被導入的區域（吸收區）。依據日本公開專 φ 利公報號1 0 — 2 703 63，吸收區形成在島狀半導體層（TFT 活化區）之外側，且在吸收加熱處理之後，此吸收區被移 除。然後’觸媒元素濃度已被降低之區域（下文中亦稱爲 ”輕摻雜區”）被使用來形成半導體元件（TFT )之活化區 〇 習知的吸收方法，包括揭示於上述三個公開案，具有 不同的問題，例如需要吸收處理的額外步驟，其使製造方 法複雜化且增加製造成本。對此問題的一種解決之道是從 -6 - (4) (4)200427096 通道區移除觸媒元素，藉著移動觸媒元素進入欲成爲源/ 汲區的半導體層之區域，而非從TF T的整個半導體層移 除觸媒元素。然而，由本案發明人的許多硏究顯示上述公 開案中所揭示的技術有以下的其他問題。 當能夠移動觸媒元素之VB族元素被導入矽薄膜的區 域時’如同在日本公開專利公報號8—330602及日本公開 專利公報號1 0 - 2 7 0 3 6 3中，區域對觸媒元素之固體溶解 度增加’藉以吸收觸媒兀素（第一型的吸收作用）。相反 地，在日本公開專利公報號8 — 2 1 3 3 1 7中，藉著利用作爲 局部分離處以陷住觸媒元素之非晶區的結晶缺陷來吸收觸 媒元素（第二型的吸收作用）。由於觸媒元素的自由能量 在非晶區中低於結晶區，觸媒元素很可能擴散進入非晶區 〇 欲增加吸收區之吸收能力，需要充分地影響第一型的 吸收作用及第二型的吸收作用。然而，在薄膜電晶體的源 區或汲區中很難達成。增加吸收效率之有效方式是導入大 量的吸收元素進入源區及汲區，其作用爲吸收區，同時使 區域非晶化。然而’如此將明顯地增加源區及汲區的電阻 ，使得它們將不再作用爲源區及汲區。 當大量的吸收元素被離子植入結晶半導體層之區域， 區域之結晶構造被破壞’且區域被非晶化。非晶化是從半 導體層之上表面開始，且當它到達半導體層之下表面時， 半導體層之晶性即使藉由加熱處理不再能被恢復。使用習 知方法，其中源區及汲區被使用作爲吸收區，摻雜區域之 (5) (5)200427096 晶性需要藉由隨後的加熱處理被恢復至至少某些程度，以 減小區域的電阻。於是，使用這些方法，劑量不能增加超 過晶性在後來可被恢復的最大位準，很難藉著植入大量的 吸收元素來增加吸收效率。另一方面，無法以小劑量的吸 收元素得到充分的吸收能力。於是，使用這些方法，最困 難的問題是如何適當地控制吸收元素之劑量。當此一技術 被實際應用於與驅動器（驅動電路）一起集積的液晶顯示 裝置時，在基體的某些區域中之源區及汲區被非晶化且其 φ 電阻被增加，因而導致故障的TFT打開狀態特性及驅動 器故障。在某些其他區域中，導致不充分的吸收，因而增 加關閉狀態漏電流，導致線故障及點故障。於是，這些方 法具有非常小的處理邊限，很難使用於大量製造。 揭示於日本公開專利公報號8 — 2 1 3 3 1 7之方法需要以 雷射光等等來活化源/汲區之額外步驟，由於非晶區無法 作用爲源/汲區。然而，雷射照射裝置是昂貴的且構造複 雜，具有較差的維修能力，因而增加製造成本及減小產量 φ 。此外，只使用雷射照射處理，發生在通道區域與源/汲 區之間的接面之結晶缺陷無法被恢復，因而導致較差的可 靠度且增加關閉狀態漏電流。 此外，當本案發明人使用這些習知方法在實驗中實際 製造TFT元件時，產生 0.1 %故障率之不正常位元準的 TFT關閉狀態漏電流之故障TFT。分析證實故障TFT在通 道區域與汲區間的接面具有大量的觸媒元素之矽化物。於 是，使用上述公開案的習知技術，觸媒元素沒有被充分地 冬 (6) (6)200427096 吸收。即使這些習知技術能產生某些高性能的TFT，以如 此高的故障率及差的可靠度，它們無法被使用於大量製造 。在此技藝中先前並沒有認知觸媒元素之不充分吸收的問 題及其所導致的問題。 由於出現觸媒元素而產生TFT關閉狀態漏電流之增 加主要是由觸媒元素在通道區域與汲區之間的接面之分離 所引起。以使用源區及汲區作爲吸收區域之方法，通道區 域與源/汲區之間的接面亦是吸收區域與非吸收區域之間 φ 的接面。所以，以此一吸收方法，很難完全避免由於出現 觸媒元素而引起的TFT關閉狀態漏電流之增加。 此外，依據日本公開專利公報號8 — 2 1 3 3 1 7，非晶吸 收區域（源區及汲區）最後被結晶。於是，後來吸收效果 將會變小，使得在加熱處理中已被移走的觸媒元素後來會 以反向流動（擴散進入通道區域）回來。此外，即使在製 造處理期間避免觸媒元素之此一反向流動，從驅動TFT 產生非小量測的熱，且再度移入吸收區域之觸媒元素，當 n 驅動TFT時會以反向流動回到通道區域，於是導致可靠 度的問題。所以，在吸收區域提供於TFT之活化區（半 導體層）中之情形中，最好甚至在完成TFT之後仍保持 吸收容量，以保持與吸收處理期間相同位元準的吸收容量 〇 此外，以日本公開專利公報號1 0 — 2 7 03 63之方法， 其中吸收區域形成於島狀半導體層（TFT活化區）之外側 且在吸收觸媒元素之後被移除，沒有吸收區域出現在最終 - 9- (7) (7)200427096 TFT中，使得當驅動TFT時，觸媒元素會以反向流動回 到通道區域，於是導致可靠性的問題。 此外，在日本公開專利公報號1 0 - 27 03 63之方法中 ’吸收區域形成於島狀半導體層之外側，因而需要形成罩 、植入吸收元素、執行吸收加熱處理等等之額外步驟。此 外’由於吸收所需之距離是非常長，吸收加熱處理費時一 段長的時間，或可能無法提供充分的吸收效率。 參 【發明內容】 欲克服上述問題，本發明之較佳實施例提供一種包括 TFT (半導體元件）之半導體裝置，具有高品質結晶半導 體薄膜及高理想特性。本發明之其他較佳實施例提供一種 製造方法，能以低成本製造此一新穎的半導體裝置，而不 會增加製造步驟。 本發明之半導體裝置包括至少一薄膜電晶體，包括一 半導體層，其具有一結晶區域，包括通道區域、源區及汲 φ 區；一閘絕緣薄膜，置於至少半導體層之通道區域、源區 及汲區上；及一閘極，擺設成經由閘絕緣薄膜與通道區域 相對，其中至少一部份的半導體層包括一觸媒元素，能提 升結晶，且半導體層進一步包括一吸收區域，其包括濃度 高於通道區域或源區及汲區之觸媒元素，且吸收區域上之 閘絕緣薄膜的厚度小於源區及汲區上的厚度，或閘絕緣薄 膜沒有置於吸收區域上。 在較佳實施例中，半導體層進一步包括一非晶區域， -10- (8) (8)200427096 且至少一部份的吸收區域置於非晶區域中。 在較佳實施例中，至少一部份的吸收區域置於結晶區 域中。 在較佳實施例中，置於結晶區域中的至少一部份的吸 收區域，相較於通道區域或源區及汲區，具有較大的非晶 成分含量及較小的結晶成分含量。 在較佳實施例中，半導體裝置包括一 P -通道薄膜電 晶體及一 η -通道薄膜電晶體，其中至少一薄膜電晶體是 Ρ —通道薄膜電晶體。 在較佳實施例中，半導體裝置包括一 Ρ-通道薄膜電 晶體及一 η —通道薄膜電晶體，其中至少一薄膜電晶體是 η -通道薄膜電晶體。 在較佳實施例中，至少一薄膜電晶體包括一 Ρ -通道 薄膜電晶體及一 η -通道薄膜電晶體。 在較佳實施例中，吸收區域位在電子或電洞於至少一 薄膜電晶體操作期間移動之區域的外側。 在較佳實施例中，吸收區域擺設成不與通道區域相鄰 〇 在較佳實施例中，半導體裝置進一步包括一電線，連 接至至少一薄膜電晶體，其中吸收區域位在半導體裝置的 周圍部份中，電線的電氣連接是做成於至少一部份的源區 或汲區中，且電線沒有連接至吸收區域。 在較佳實施例中，半導體裝置進一步包括一電線，連 接至至少一薄膜電晶體，其中吸收區域形成於半導體層的 -11 - (9) (9)200427096 周圍部份中，且電線的電氣連接是做成於至少一部份的源 區或汲區中及一部份的吸收區域中。 在較佳實施例中，至少一薄膜電晶體包括一 η -通道 薄膜電晶體，且η -通道薄膜電晶體之吸收區域包括一 VB族雜質元素，以高於源區或汲區之濃度提供η-型導 電性。 在較佳實施例中，吸收區域包括一吸收元素，能吸引 觸媒元素。 φ 在較佳實施例中，吸收區域包括一 V Β族雜質元素， 提供η-型導電性，及一 ΙΙΙΒ族雜質元素，提供ρ一型導 電性，各作爲吸收元素。 在較佳實施例中，吸收區域包括以例如約1 X 1 0 1 9/cm3 至約lx 1021/cm3之濃度提供η—型導電性之雜質元素，及 以例如約1.5xl019/cm3至約3xl02]/cm3之濃度提供ρ—型 導電性之雜質元素。 在較佳實施例中，吸收元素包括至少一稀有氣體元素 φ ’選自Ar、Kr及Xe的族群。 在較佳實施例中，吸收區域中至少一稀有氣體元素的 濃度是例如約1 X 1 〇 19原子/ c m 3至約3 X 1 021原子/ c m3。 在較佳實施例中，觸媒元素包括至少一元素，選自 Ni、Co、Sn、Pb、Pd、Fe 及 Cii 之群族。 在較佳實施例中，吸收區域中之觸媒元素的濃度是例 如約5 X 1 0 18原子/ c m 3或更大。
在較佳實施例中，閘極包括至少一金屬元素，選自W - 12- (10) 200427096 、Ta、Ti及Mo之族群。 在較佳實施例中，結晶區域進一步包括在通 源區之間的接面及/或通道區域與汲區之間的接j 區域。 本發明之製造半導體裝置之方法包括以下步 一非晶半導體薄fe ’包括在其至少一部份中之觸 觸媒元素能提升非晶半導體薄膜之結晶；執行第 理於非晶半導體薄膜上’以結晶至少一部份的非 薄膜，藉以得到一半導體薄膜，包括一結晶區域 導體薄膜，以形成一島狀半導體層，包括結晶區 一閘絕緣薄膜於島狀半導體層上；選擇性地薄化 地移除位在形成通道區域、源區及汲區之島狀半 區域外側之一部份的閘絕緣薄膜；形成一吸收區 引島狀半導體層上的閘絕緣薄膜已被薄化或移除 的觸媒元素；以一用於形成源區及汲區之雜質， 半導體層之結晶區域；及執行一第二加熱處理， 少島狀半導體層中的一部份觸媒元素至吸收區域 在較佳實施例中，島狀半導體層進一步包括 域，且至少一部份的吸收區域形成在非晶區域中 在較佳實施例中，至少一部份的吸收區域形 區域中。 在較佳實施例中，雜質摻雜步驟包括一步驟 第二加熱處理之前，摻雜η-型導電性及/或p - 道區域與 S 之 LDD 驟：形成 媒元素， 一加熱處 晶半導體 ;成型半 域；形成 或選擇性 導體層的 域，能吸 之區域中 摻雜島狀 以移動至 〇 —非晶區 0 成於結晶 ，在執行 型導電性 - 13- (11) (11)200427096 ， 吸 吸 吸 元體 驟 在 在 與 收導 步 是 是 是 吸半 1 。 驟 驟 驟 以狀 括層步 步 步 著島 包體雜 雜 雜 藉的 驟導摻 摻 摻 是除 步半質 質 質 驟移 之狀雜 雜 雜 步或 域島的 的 的 雜化 區雜份 份 份 摻薄 收ί#€ 部 部 素被 吸素 I 1 一 元已 成元少。少。少。收膜 形收至行至行至行吸薄 ， 吸，執’執，執，緣 中之中前中後中時中絕 例素例之例之例同例閘 。 施元施驟施驟施驟施雜行 實媒實步實步實步實摻執 佳觸佳雜佳雜佳雜佳地而 較引較摻較摻較摻較性域 在吸在素在素在素在擇區 能 元 元 元 選之 以 收 收 收 素層 在較佳實施例中，吸收元素摻雜步驟包括一步驟，以 濃度高於源區及汲區之吸收元素，摻雜閘絕緣薄膜已被薄 化或移除的島狀半導體層之區域。 在較佳實施例中，吸收元素包括提供η -型導電性之 VB族雜質元素。 在較佳實施例中，吸收元素包括提供η -型導電性之 VB族雜質元素，及提供ρ-型導電性之ΙΙΙΒ族雜質元素 〇 在較佳實施例中，吸收兀素包括至少一兀素，選自 Ar、Kr、Xe之族群。 在較佳實施例中，吸收區域中吸收元素之濃度是例如 約 lxlO19 原子 /cm3 至約 3χ1021 原子 /cm.3。 在較佳實施例中，吸收區域形成步驟包括一步驟，將 ~ 14 - (12) (12)200427096 閘絕緣薄膜已被薄化或移除之島狀半導體層的區域非晶化 ，至高於源區及汲區之程度。 在較佳實施例中，吸收區域形成於島狀半導體層中， 在電子或電洞移動的區域之外側。 在較佳實施例中，形成吸收區域與源區及/或汲區相 鄰，且不與通道區域相鄰。 在較佳實施例中，此方法進一步包括一步驟，在第二 加熱處理步驟之後’形成一電線，其與包括至少一部份的 源區或汲區之區域接觸。 本發明之另一製造半導體裝置之方法包括以下步驟： 提供一非晶半導體薄膜，包括在其至少一部份中之觸媒元 素’觸媒兀素能提升非晶半導體薄膜之結晶；執行第一加 熱處理於非晶半導體薄膜上，以結晶至少一部份的非晶半 導體薄膜，藉以得到一半導體薄膜，包括一結晶區域；成 型半導體薄膜，以形成許多島狀半導體層，各包括結晶區 域；形成閘絕緣薄膜上之閘極於各許多島狀半導體層上； __ 選擇性地薄化或選擇性地移除一部份的閘絕緣薄膜，其位 在形成源區及汲區之許多島狀半導體層的至少其中之一的 區域之外側，及位在形成閘極的區域中；執行一摻雜處理 ，用於形成源區及汲區於各許多島狀半導體層中，且用於 形成一吸收區域，能吸引閘絕緣薄膜已被薄化或移除的至 少一島狀半導體層之區域中之觸媒元素；及執行一第二加 熱處理，以移動至少一島狀半導體層中的至少一部份觸媒 元素至吸收區域。 - 15- (13) (13)200427096 在較佳實施例中，島狀半導體層進一步包括一非晶區 域’且至少一部份的吸收區域形成在非晶區域中。 在較佳實施例中，至少一部份的吸收區域形成在結晶 區域中。 在較佳實施例中，至少一島狀半導體層包括η -通道 薄膜電晶體之島狀半導體層及Ρ -通道薄膜電晶體之島狀 半導體層，摻雜步騾包括一 η 一型摻雜步驟，以提供η -型導電性之雜質元素，摻雜形成源區及汲區之η -通道薄 膜電晶體的島狀半導體層之區域及形成吸收區域之ρ -通 道薄膜電晶體的島狀半導體層之區域；及一 ρ-型摻雜步 驟，在η —型摻雜步驟之後，以提供ρ -型導電性之雜質 元素，摻雜形成源區、汲區及吸收區域之ρ -通道薄膜電 晶體的島狀半導體層之區域。 在較佳實施例中，至少一島狀半導體層包括ρ -通道 薄膜電晶體之島狀半導體層，且許多島狀半導體層進一步 包括η -通道薄膜電晶體之島狀半導體層，摻雜步驟包括 一 Ρ -型摻雜步驟，以提供Ρ —型導電性之雜質元素，摻 雜形成源區、汲區及吸收區域之Ρ -通道薄膜電晶體的島 狀半導體層之區域；及一 η-型摻雜步驟，在ρ -型摻雜 步驟之後，以提供η -型導電性之雜質元素，摻雜形成源 區及汲區之η -通道薄膜電晶體的區域，及形成吸收區域 之Ρ -通道薄膜電晶體的島狀半導體層之區域。 在較佳實施例中，至少一島狀半導體層包括：η -通 道薄膜電晶體之島狀半導體層及ρ -通道薄膜電晶體之島 -16 - (14) (14)200427096 狀半導體層，摻雜步驟包括一 η -型摻雜步驟，以提供η 一型導電性之雜質元素，摻雜形成源區、汲區及吸收區域 之η -通道薄膜電晶體的島狀半導體層之區域及形成吸收 區域之ρ -通道薄膜電晶體的島狀半導體層之區域；及一 Ρ —型摻雜步驟，.在η -型摻雜步驟之後，以提供ρ —型導 電性之雜質元素，摻雜形成源區、汲區及吸收區域之ρ -通道薄膜電晶體的島狀半導體層之區域及形成吸收區域之 η —通道薄膜電晶體的島狀半導體層之區域。 φ 在較佳實施例中，至少一島狀半導體層包括：η -通 道薄膜電晶體之島狀半導體層及ρ-通道薄膜電晶體之島 狀半導體層，摻雜步驟包括一 ρ -型摻雜步驟，以提供ρ 一型導電性之雜質元素，摻雜形成源區、汲區及吸收區域 之Ρ -通道薄膜電晶體的島狀半導體層之區域及形成吸收 區域之η-通道薄膜電晶體的島狀半導體層之區域；及一 η —型摻雜步驟，在ρ —型摻雜步驟之後，以提供η -型導 電性之雜質元素，摻雜形成源區、汲區及吸收區域之η - φ 通道薄膜電晶體的島狀半導體層之區域及形成吸收區域之 ρ —通道薄膜電晶體的島狀半導體層之區域。 在較佳實施例中，選擇性地薄化或選擇性地移除至少 一島狀半導體層之一部份的閘絕緣薄膜之步驟包括：一步 驟，形成一罩於至少一島狀半導體層之源區及汲區上；及 一步驟，使用此罩蝕刻閘絕緣薄膜，且此罩被使用於摻雜 步騾中。 在較佳實施例中，選擇性地薄化或選擇性地移除至少 -17- (15) (15)200427096 一島狀半導體層之一部份的閘絕緣薄膜之步驟是在η -型 摻雜步驟與Ρ -型摻雜步驟之間被執行。 在較佳實施例中，選擇性地薄化或選擇性地移除至少 一島狀半導體層之一部份的閘絕緣薄膜之步驟是在η 一型 摻雜步驟與Ρ -型摻雜步驟之間被執行。 在較佳實施例中，ρ -型摻雜步驟包括一步驟，形成 一罩，覆蓋不需要以提供ρ一型導電性之雜質元素摻雜之 各許多島狀半導體層之區域，且此罩被使用於選擇性地薄 · 化或選擇性地移除至少一島狀半導體層之一部份的閘絕緣 薄膜之步驟中。 在較佳實施例中，η -型摻雜步驟包括一步驟，形成 一罩，覆蓋不需要以提供η-型導電性之雜質元素摻雜之 各S午多島狀半導體層之區域，且此罩被使用於選擇性地薄 化或選擇性地移除至少一島狀半導體層之一部份的閘絕緣 薄膜之步驟中。 在較佳實施例中，選擇性地薄化或選擇性地移除至少 φ 一島狀半導體層之一部份的閘絕緣薄膜之步驟包括移除罩 之步驟。 本發明之另一製造半導體裝置之方法包括：~第一步 驟，提供一非晶半導體薄膜，包括在其至少一部份中之觸 媒元素，觸媒元素能提升非晶半導體薄膜之結晶；一第二 步驟’執行第一加熱處理於非晶半導體薄膜上，以結晶至 少一部份的非晶半導體薄膜，藉以得到一半導體薄膜，包 括一結晶區域；一第三步驟，成型半導體薄膜，以形成許 -18- (16) 200427096 多島狀半導體層，包括P 一 層及η —通道薄膜電晶體之 導體層包括結晶區域；一第 許多島狀半導體層上；一第 絕緣薄膜上且成形導電薄膜 極於Ρ -通道薄膜電晶體之 ，使用第一閘極作爲一罩， 素摻雜Ρ -通道薄膜電晶體 、汲區及能夠吸引觸媒元素 導電薄膜上形成一罩，其暴 份島狀半導體層，覆蓋第一 成於η-通道薄膜電晶體之 ，使用罩成形導電薄膜，以 以提供η -型導電性之雜質 多島狀半導體層之區域、第 步以η-型雜質摻雜ρ-通 的吸收區域，同時形成η — 層的源區及汲區；及一第十 以移動至少ρ-通道薄膜電 份觸媒元素至吸收區域，及 狀半導體層中的一部份觸媒 性地薄化或選擇性地移除Ρ 體層的吸收區域上的一部份 驟之後與在第八步驟之後的 通道薄膜電晶體之島狀半導體 島狀半導體層，各許多島狀半 四步驟，形成閘絕緣薄膜於各 五步驟，形成一導電薄膜於閘 以形成閘絕緣薄膜上之第一閘 島狀半導體層上；一第六步驟 以提供Ρ -型導電性之雜質元 之島狀半導體層，以形成源區 之吸收區域；一第七步驟，在 露Ρ -通道薄膜電晶體的一部 閘極，且界定一第二閘極’形 島狀半導體層上；一第八步驟 形成第二閘極；一第九步驟， 元素，摻雜沒有被罩覆蓋的許 一閘極或第二閘極，藉以進一 道薄膜電晶體之島狀半導體層 通道薄膜電晶體之島狀半導體 步驟，執行一第二加熱處理， 晶體之島狀半導體層中的一部 至少η -通道薄膜電晶體之島 元素至源區及汲區，其中選擇 一通道薄膜電晶體之島狀半導 閘絕緣薄膜之步驟，在第七步 時間內，在任意點被執行至少 -19- (17) (17)200427096 一次。 在較佳實施例中，選擇性地薄化或選擇性地移除.p -通道薄膜電晶體之島狀半導體層的吸收區域上的一部份閘 絕緣薄膜之步驟:.，是與第八步驟同時被執行，使用暴露p -通道薄膜電晶體之一部份的島狀半導體層之罩。 本發明之另一製造半導體裝置之方法包括：一第一步 驟，提供一非晶半導體薄膜，包括在其至少一部份中之觸 媒元素，觸媒元素能提升非晶半導體薄膜之結晶；一第二 步驟，執行第一加熱處理於非晶半導體薄膜上，以結晶至 少一部份的非晶半導體:齊/^，藉以得到一半導體薄膜，包 括一結晶區域；一第三步驟，成型半導體薄膜，以形成許 多島狀半導體層，包括P -通道薄膜電晶體之島狀半導體 層及η -通道薄膜電晶體之島狀半導體層：，_备許_多島狀半 …導體層包括結晶區域；一第/四步驟，形成閘絕緣薄膜於各 許多島狀半導體層上；一第五步驟，形成一第一閘極於η 一通道薄膜電晶體之島狀半導體層的閘絕緣薄膜上，且形 成一第二閘極導電層於ρ -通道薄膜電晶體之島狀半導體 層的閘絕緣薄膜上；一第六步驟，使用第一閘極及第二閘 極導電層作爲一罩，以提供Ρ -型導電性之雜質元素摻雜 島狀半導體層，以形成η-通道薄膜電晶體之島狀半導體 層中的源區及汲區，同時形成能夠吸引.Ρ -通道薄膜電晶 體之島狀半導體層中的觸媒元素之吸收區域；一第七步驟 ，形成一罩，其覆蓋η 一通道薄膜電晶體之島狀半導體層 及一部份的第二閘極導電層；一第八步驟，使用罩成形第 -20- (18) (18)200427096 二閘極導電層’以形成第二閘極；一第九步驟，以提供P 一型導電性之雜質元素，摻雜沒有被罩覆蓋的許多島狀半 導體層之區域或第二閘極，藉以進一步以P 一型雜質摻雜 P —通道薄膜電晶體之島狀半導體層的吸收區域，同時形 成源區及汲區；及一第十步驟，執行一第二加熱處理，以 移動至少P —通道薄膜電晶體之島狀半導體層中的一部份 觸媒兀素至吸收區域’及至少η -通道薄膜電晶體之島狀 半導體層中的一部份觸媒元素至源區及汲區，其中選擇性 地薄化或選擇性地移除ρ -通道薄膜電晶體之島狀半導體 層的吸收區域上的一部份閘絕緣薄膜之步驟，在第五步驟 之後與在第八步驟之後的時間內，在任意點被執行至少一 次。 在較佳實施例中，選擇性地薄化或選擇性地移除ρ 一 通道薄膜電晶體之島狀半導體層的吸收區域上的一部份閘 絕緣薄膜之步驟是與第八步驟同時執行，使用第一閘極作 爲一罩。 本發明之另一製造半導體裝置之方法包括：一第一步 驟，提供一非晶半導體薄膜，包括在其至少一部份中之觸 媒元素’觸媒元素能提升非晶半導體薄膜之結晶；一第二 步驟，執行第一加熱處理於非晶半導體薄膜上，以結晶至 少一部份的非晶半導體薄膜，藉以得到一半導體薄膜，包 括一結晶區域；一第三步驟，成型半導體薄膜，以形成許 多島狀半導體層，包括η一通道薄膜電晶體之島狀半導體 層及Ρ —通道薄膜電晶體之島狀半導體層，各許多島狀半 -21 - (19) (19)200427096 導體層包括結晶區域；一第四步驟，形成閘絕緣薄膜於許 多島狀半導體層上；一第五步驟，形成一第一閘極於p 一 通道薄膜電晶體之島狀半導體層的閘絕緣薄膜上，且形成 一第二閘極導電層於n 一通道薄膜電晶體之島狀半導體層 的閘絕緣薄膜上；一第六步驟，使用第一閘極及第二閘極 導電層作爲一罩，以提供ρ -型導電性之雜質元素摻雜島 狀半導體層，以形成源區、汲區及能夠吸引ρ -通道薄膜 電晶體之島狀半導體層中的觸媒元素之吸收區域，同時形 成能夠吸引η -通道薄膜電晶體之島狀半導體層中的觸媒 元素之吸收區域；一第七步驟，形成一罩，其暴露ρ 一通 道薄膜電晶體之一部份島狀半導體層，且覆蓋第一閘極及 一部份第二閘極導電層；一第八步驟，使用罩成形第二閘 極導電層，以形成第二閘極；一第九步驟，以提供η 一型 導電性之雜質元素，摻雜沒有被罩覆蓋的許多島狀半導體 層之區域或第二閘極，藉以將ρ 一通道薄膜電晶體之島狀 半導體層的吸收區域非晶化，同時在η -通道薄膜電晶體 之島狀半導體層中形成一源區及一汲區，且進一步以提供 η -型導電性之雜質元素摻雜吸收區域；及一第十步驟， 執行一第二加熱處理，以移動至少ρ 一通道薄膜電晶體之 島狀半導體層中的一部份觸媒元素至吸收區域，及至少η -通道薄膜電晶體之島狀半導體層中的一部份觸媒元素至 吸收區域，其中選擇性地薄化或選擇性地移除η _通道薄 膜電晶體之島狀半導體層及/或ρ 一通道薄膜電晶體之島狀 半導體層的吸收區域上的一部份閘絕緣薄膜之步驟，在第 -22- (20) (20)200427096 五步驟之後與在第八步驟之後的時間內，在任意點被執行 至少一次。 在較佳實施例中，選擇性地薄化或選擇性地移除η -通道薄膜電晶體之島狀半導體層及/或ρ 一通道薄膜電晶體 之島狀半導體層的吸收區域上的一部份閘絕緣薄膜之步驟. 是與第八步驟同時執行，且包括一步驟，選擇性地薄化或 選擇性地移除沒有被第二閘極導電層覆蓋的ρ 一通道薄膜 電晶體之島狀半導體層上的一部份閘絕緣薄膜，及沒有被 · 罩覆蓋的Ρ —通道薄膜電晶體之島狀半導體層上的一部份 閘絕緣薄膜。 本發明之另一製造半導體裝置之方法包括：一第一步 驟，提供一非晶半導體薄膜，包括在其至少一部份中之觸 媒元素，觸媒元素能提升非晶半導體薄膜之結晶；一第二 步驟’執行第一加熱處理於非晶半導體薄膜上，以結晶至 少一部份的非晶半導體薄膜，藉以得到一半導體薄膜，包 括一結晶區域；一第三步驟，成型半導體薄膜，以形成許 · 多島狀半導體層，包括η-通道薄膜電晶體之島狀半導體 層及Ρ-通道薄膜電晶體之島狀半導體層，各許多島狀半 導體層包括結晶區域；一第四步驟，形成閘絕緣薄膜於許 多島狀半導體層上；一第五步驟，形成一第一閘極於η-通道薄膜電晶體之島狀半導體層上的閘絕緣薄膜上，且形 成一第二閘極導電層於ρ 一通道薄膜電晶體之島狀半導體 層上的閘絕緣薄膜上；一第六步驟，使用第一閘極及第二 閘極導電層作爲一罩，以提供η 一型導電性之雜質元素摻 -23- (21) (21)200427096 雜島狀半導體層，以形成源區、汲區及能夠吸引η -通道 薄膜電晶體之島狀半導體層中的觸媒元素之吸收區域，同 時形成能夠吸引Ρ -通道薄膜電晶體之島狀半導體層中的 觸媒元素之吸收區域；一第七步驟，形成一罩，其暴露η -通道薄膜電晶體之一部份島狀半導體層，且覆蓋第一閘 極及一部份第二閘極導電層；一第八步驟，使用罩成形第 二閘極導電層，以形成第二閘極；一第九步驟，以提供ρ 一型導電性之雜質元素，摻雜沒有被罩覆蓋的許多島狀半 參 導體層之區域或第二閘極，藉以將η -通道薄膜電晶體之 島狀半導體層的吸收區域非晶化，同時在η -通道薄膜電 晶體之島狀半導體層中形成一源區及一汲區，且進一步以 提供Ρ -型導電性之雜質元素摻雜吸收區域；及一第十步 驟，執行一第二加熱處理，以移動至少ρ 一通道薄膜電晶 體之島狀半導體層中的一部份觸媒元素至吸收區域，及至 少η -通道薄膜電晶體之島狀半導體層中的一部份觸媒元 素至吸收區域，其中選擇性地薄化或選擇性地移除η _通 H 道薄膜電晶體之島狀半導體層及/或ρ 一通道薄膜電晶體之 島狀半導體層的吸收區域上的一部份閘絕緣薄膜之步驟， 在第五步驟之後與在第八步驟之後的時間內，在任意點被 執行至少一次。 在較佳實施例中，選擇性地薄化或選擇性地移除η 一 通道薄膜電晶體之島狀半導體層及/或Ρ 一通道薄膜電晶體 之島狀半導體層的吸收區域上的一部份閘絕緣薄膜之步驟 是與第八步驟同時執行，且包括一步驟，選擇性地薄化或 -24- (22) (22)200427096 選擇性地移除沒有被罩覆蓋的η —通道薄膜電晶體之島狀 半導體層上的一部份閘絕緣薄膜，及沒有被第二閘極導電 層覆蓋的Ρ -通道薄膜電晶體之島狀半導體層上的一部份 閘絕緣薄膜。 在較佳實施例中，在通道寬度方向上第二閘極導電層 的寬度是大於第二閘極的寬度。 在較佳實施例中，提供η -型導電性用於摻雜吸收區 域之雜質元素的濃度是例如約 1 MO19原子/cm3至約 φ 1 X 1 〇21原子/cm3 ’且提供ρ —型導電性用於摻雜吸收區域 之雜質元素的濃度是例如約1.5 χ10]9原子/cm3至約 3 X 1 〇21 原子 /cm3 ° 在較佳實施例中，執行第二加熱處理以活化至少提供 η —型導電性之雜質及/或提供ρ —型導電性之雜質，其被 植入許多島狀半導體層之源區及汲區。 在較佳實施例中，提供非晶半導體薄膜之步驟包括以 下步驟：形成在非晶半導體薄膜上具有開口之罩；及經由 開口以觸媒元素摻雜非晶半導體薄膜之選定區域。 在較佳實施例中，觸媒元素是至少一元素，選自 N i 、Co、Sn、Pb、Pd、Fe 及 Cu 之族群。 本發明之半導體裝置是以上述任何製造方法來製造。 本發明之電子裝置包括上述任何半導體裝置。 在較佳實施例中，電子裝置進一步包括一顯示部份， 包括上述之半導體裝置。 本發明之其他特徵、元件、特性、步驟及優點將可參 -25- (23) (23)200427096 見附圖從較佳實施例之以下詳細敘述明顯看出。 【實施方式】 現在將敘述依據本發明之不同的較佳實施例之半導體 裝置及製造半導體裝置之方法.。 在本發明之較佳實施例中，半導體裝置包括至少一薄 膜電晶體，包括一半導體層，其具有一結晶區域，包括通 道區域、源區及汲區；一閘絕緣薄膜，置於半導體層之至 φ 少通道區域、源區及汲區上；及一閘極，擺設成經由閘絕 緣薄膜與通道區域相對。至少一部份的半導體層包括一觸 媒元素，能夠提升結晶，且半導體層進一步包括一吸收區 域’其包括濃度比通道區域或源區及汲區高的觸媒元素。 吸收區域上的閘絕緣薄膜之厚度小於源區及汲區上的閘絕 緣薄膜之厚度，或者閘絕緣薄膜沒有置於吸收區域上。半 導體層可進一步包括一非晶區域，且至少一部份的吸收區 域可位在非晶區域中。另一種方式，至少一部份的吸收區 φ 域可位在結晶區域中。 依據本發明之較佳實施例之製造半導體裝置之方法包 括以下步驟：提供一非晶半導體薄膜，包括在其至少一部 份中之觸媒元素，觸媒元素能夠提升非晶半導體薄膜之結 晶；執行第一加熱處理於非晶半導體薄膜上，以結晶至少 一部份的非晶半導體薄膜，藉以得到一半導體薄膜，包括 一結晶區域；成型半導體薄膜，以形成一島狀半導體層， 包括結晶區域；形成一閘絕緣薄膜於島狀半導體層上；選 - 26- (24) (24)200427096 擇性地薄化或選擇性地移除位在形成通道區域、源區及汲 區之島狀半導體層的區域外側之一部份的閘絕緣薄膜；形 成一吸收區域，能夠吸引島狀半導體層上的閘絕緣薄膜已 被薄化或移除之區域中的觸媒元素；以用於形成源區及汲 區之雜質，摻雜島狀半導體層之結晶區域；及執行一第二 加熱處理，以移動至少島狀半導體層中的一部份觸媒元素 至吸收區域。 於是，依據本發明之較佳實施例，TFT包括半導體層 φ 中之吸收區域，其與源區及汲區分離。吸收區域上之閘絕 緣薄膜的厚度最好小於源及汲區上之閘絕緣薄膜的厚度（ 或在吸收區域上沒有提供閘絕緣薄膜）。換句話說，閘絕 緣薄膜在形成吸收區域之區域中被選擇性地薄化。在頂閘 TFT中，一雜質元素被植入半導體層典型地經過上方閘絕 緣薄膜。換句話說，半導體層被摻雜經過閘絕緣薄膜。然 後，藉由閘絕緣薄膜之離子植入條件（主要是加速電壓及 劑量）及厚度，決定摻雜區域之晶性（非晶化之程度）及 φ 雜質元素植入半導體層之濃度。 於是，依據本發明之較佳實施例，TF T包括半導體層 中之吸收區域，其與源區及汲區分開。吸收區域上之閘絕 緣薄膜的厚度最好小於源及汲區（或沒有閘絕緣薄膜提供 在吸收區域上）。換句話說，閘絕緣薄膜被選擇性地薄化 於形成吸收區域之區域。在頂閘TFT中，雜質元素被植 入半導體層中，典型地經過上方閘絕緣薄膜。換句話說， 半導體層被摻雜經過閘絕緣薄膜。然後，由離子植入條件 -27- (25) (25)200427096 (主要是加速電壓及劑量）及閘絕緣薄膜之厚度決定摻雜 區域之結晶度（非晶化程度）及植入半導體層之雜質元素 的濃度。 於是，在本發明之此較佳實施例的製造方法中，一專 屬吸收區域形成於半導體層中與源/汲區分開，且上方閘 絕緣薄膜是以不同厚度形成在源/汲區上，其需要具有低 電阻，且形成在吸收區域上，其需要具有理想的吸收能力 ，使得閘絕緣薄膜在吸收區域上較薄。然後，半導體層被 φ 摻雜經過此一閘絕緣薄膜。以此方式，吸收區域及源/汲 區可被不同地摻雜，理想量的η-型雜質或p-型雜質可 在分開的步驟被加至源/汲區，不會被吸收所影響。另一 方面，針對吸收考量，關於劑量、非晶化程度等等，吸收 區域亦可被理想化，與源/汲區分開。 所以，與源/汲區被使用作爲吸收區域之習知方法相 比，可以增加吸收能力，同時仍得到縮短及簡化過程之有 利效果。此外，亦可以改善摻雜裝置之產量。 $ 此外，不像源/汲區被使用作爲吸收區域之習知方法 ，源/汲區是一非吸收區域，或欲被吸收之區域。所以， 通道區域與源/汲區之間的接面可被完全地吸收。於是， 可以完全避免關閉狀態漏電流之增加，其會使T F Τ之特 性變差’同時確保較局的可靠度。 此外，使用本較佳實施例之製造方法，不像吸收區域 形成在島狀半導體層外側之習知方法，可連同源/汲區形 成及源/汲區之活化，來執行吸收加熱處理及吸收區域之 -28- (26) (26)200427096 形成，藉以簡化製造方法。此外，由於使用本發明之較佳 實施例之方法，吸收所需之距離是非常短，即使使用非常 短時間的吸收加熱處理，可以得到充分的吸收效率。此外 ，由於吸收區域在最終TFT中保持未移除，可以抑制或 避免當驅動TFT時可靠度被觸媒元素逆向流入通道區域 變差。所以，吸收區域與源/汲區獨立地形成，且吸收區 域可具有非常高的吸收能力，即使在完成TFT之後，使 得可以得到具有高可度靠之TFT。 φ 於是，使用本發明之較佳實施例，可以抑制由於觸媒 元素之分離的漏流電之發生，且可實現特別理想的特性， TFT具有低關閉狀態漏電流，例如圖元部份中之切換裝置 、驅動電路中之取樣裝置或記憶體裝置。此外，由於使用 觸媒元素結晶所得到之半導體薄膜表現理想的結晶度，本 發明之不同較佳實施例的TFT具有理想的特性，可使用 作爲需要具有高場效移動率之驅動電路中之元件。 在依據本發明之較佳實施例的半導體裝置中，吸收區 φ 域位在半導體層中’在當驅動薄膜電晶體時電子或電洞經 過之區域的外側。使用此配置’吸收區域之角色可與源/ 汲區完全分開’且專屬吸收區域之條件（例如非晶化程度 及吸收元素之濃度）可被理想化’不管例如電阻之其他條 件。此外，最好形成吸收區域與通道區域相鄰。使用吸收 區域之此一配置’可以完全上述吸收通道區域與源/汲區 之間的接面。 在特定較佳實施例中，輕度摻雜雜質區域（LDD區 -29- (27) (27)200427096 域）可被提供在通道區域與半導體層之源或汲區之間的接 面。L D D區域可放鬆在接面之電場定位、減少關閉狀態 漏電流及改善熱載子電阻。且使用此一配置，可以充分地 吸收在通道區域與LD D區域之間的接面及在LD D區域與 源/汲區之間的接面之觸媒元素。 在一較佳實施例中，吸收區域被放置在半導體層的周 圍部份（薄膜電晶體之活化區）中，且在至少一部份的源 區或汲區中，做成用於電氣地連接薄膜電晶體之線的連接 。另一種方式，在包括一部份的吸收區域之區域中或在源 區或汲區中，做成用於電氣地連接薄膜電晶體之線的連接 。如果在此區域中做成與線之電氣連接，載子（電子或電 洞）可移動於薄膜電晶體中，不會經過吸收區域。所以， 吸收區域可被專屬於吸收功能且可被理想化。用於得到此 一配置之製造方法進一步包括，在第二加熱處理之後，形 成一線之步驟，此線與包括至少一部份的源區或汲區之區 域接觸。 在本發明之較佳實施例中，主要特徵是選擇性地薄化 吸收區域上之閘絕緣薄膜。欲得到更大的效果，閘絕緣薄 膜進一步在吸收區域上可被薄化，甚至到閘絕緣薄膜不再 出現在吸收區域之程度。所以，在製造方法中，在欲形成 通道區域、源區及汲區之區域以外的島狀半導體層之區域 上，選擇性地薄化閘絕緣薄膜之步驟可以是在區域上蝕刻 掉閘絕緣薄膜之步驟。使用此配置，可以得到更大的效果 ，藉著完全分開吸收區域及源/汲區之摻雜條件。 -30- (28) (28)200427096 在本發明之不同較佳實施例中，可使用以下三個方法 ’用於植入吸收元素。注意這些方法可單獨或組合使用。 植入用於形成吸收區域之吸收元素的第一方法是選擇 性地在上方閘絕緣薄膜已被薄化之區域中，以具有吸收效 果之元素（吸收元素）摻雜島狀半導體層。所以，由此方 法所產生的半導體裝置之吸收區域包括吸收元素於其中。 大量的吸收元素可被選擇性地導入吸收區域中，由於上方 閘絕緣薄膜已被薄化，使得可以明顯地改善吸收區域之能 力。 植入用於形成吸收區域之吸收元素的第二方法是在上 方閘絕緣薄膜已被薄化的區域中，以高於源區及汲區之濃 度的吸收元素摻雜島狀半導體層。所以，半導體裝置之吸 收區域包括比在源區及汲區中更高濃度的吸收元素。不像 上述第一方法，吸收元素亦被包括於吸收區域以外的區域 中。然而’大量的吸收元素被導入吸收區域，藉著利用吸 收區域中閘絕緣薄膜的厚度與其他區域中閘絕緣薄膜的厚 度之間的差異，使得吸收區域可提供吸收作用，強到足以 吸收源/汲區。 吸收元素可以是VB族雜質元素，提供上述η-型導 電性。當此一元素被導入半導體薄膜，區域對於觸媒元素 之固體溶解能力增加，藉以產生如上所述之第一吸收作用 。所以，第二方法用於η 一通道TFT是特別有效的。在本 發明之較佳實施例的半導體裝置中，提供n -型導電性之 VB族雜質元素是以比源區或汲區更高的濃度包括於n 一 -31 - (29) 200427096 通道TFT之吸收區域中。 除了提供η —型導電性的V B族雜質元素之外，藉著 使用提供Ρ -型導電性的ΙΙΙΒ族雜質元素，可以得到更大 的效果。在此一情形中，吸收區域包括提供η -型導電性 的VB族雜質元素及提供ρ-型導電性的ιΙΙΒ族雜質元素 ，各作爲吸收元素。當不僅以VB族元素亦以ΙΙΙΒ族元素 來摻雜吸收區域時，吸收機構改變，且除了第一吸收作用 之外，其只能以磷作用，第二吸收作用變得佔優勢。於是 ，吸收能力增加，藉以得到更大的吸收效果。最有效的是 使用Ρ (磷）作爲VB族元素及Β (硼）作爲ΙΙΙΒ族元素
在此一情形中，吸收區域可包括以例如約1 X 1 〇 19/cm3 至約lxlO21/cm3之濃度提供η—型導電性的雜質元素，及 以例如約lxl〇19/cm3至約lxl02I/cm3之濃度提供ρ—型導 電性的雜質元素。在這些範圍內，得到充分的吸收效率。 使用超過這些範圍的濃度是不利的，因爲吸收效率在此濃 度飽和，且如此做將只會延長處理時間。 可使用於本發明之較佳實施例中的其他吸收元素包括 選自Ar、Kr、Xe的一種或以上稀有氣體。於是，在本發 明之較佳實施例中，吸收區域包括選自 Ar、Kr、Xe的一 種或以上稀有氣體。當此一稀有氣體出現在吸收區域中， 一實質晶格應變產生，使得第二吸收作用之效果很強，其 利用缺陷/分離場所。在此一情形中，吸收區域中的稀有 氣體之濃度是例如最好約 1 X 1 0 19 a t 〇 in s / c m 3至，約 -32- (30) (30)200427096 3 χ 1 021 atoms/cm3。在這些範圍內，得到充分的吸收效率 。使用超過這些範圍的濃度是不利的，因爲吸收效率在此 濃度飽和，且如此做將只會延長處理時間。 植入用於形成吸收區域之吸收元素的第三方法是摻雜 島狀半導體層，使得上方閘絕緣薄膜已被薄化的區域比源 區及汲區被非晶化更多。所以，以此方法產生的半導體裝 置之吸收區域包括比通道區域、源區或汲區中更多非晶成 份及較少結晶成份。由於觸媒元素的自由能量在非晶區域 中比在結晶區域中更低，觸媒元素容易擴散進入非晶區域 。此外，此方法產生第二吸收作用，使得懸垂鍵、晶格缺 陷等等形成分離場所，用於吸引及陷住觸媒元素。吸收區 域被提供於與源區及汲區分開的TFT之半導體層中，吸 收區域可被擺設成不會幹擾TFT中的載子（電子或電洞 )之移動。所以，即使吸收區域被非晶化，增加其電阻， 對TFT不會有不利的影響。所以，在半導體層中可形成 具有高吸收能力之非晶吸收區域，其很難與習知技術一起 使用。 以拉曼（Raman)頻譜中非晶半導體的TO —聲子尖 峰Pa與結晶半導體的TO-聲子尖峰Pc之間的Pa/Pc比 的觀點，可以有效地評估吸收區域、通道區域及源/汲區 的結晶條件。例如使用矽薄膜，結晶矽的T 0 -聲子尖峰 P c接近5 2 cm - 1，且非晶矽的TO —聲子尖峰P a出現在較 寬形狀中接近4 8 c. irT ]，反應狀態密度。於是，可以確保 吸收效率在本發明之較佳實施例中是理想的以得到上述效 -33- (31) (31)200427096 果，如果拉曼頻譜中非晶半導體的TO —聲子尖峰Pa與結 晶半導體的T 〇 —聲子尖峰P c之間的P a/P c比在吸收區域 中比在通道區域或源/汲區中更大。在本發明之較佳實施 例的製造方法中，最好拉曼頻譜中非晶半導體的TO -聲 子尖峰Pa與結晶半導體的T0 一聲子尖峰Pc之間的Pa/Pc 比在吸收區域中比在通道區域或源/汲區中更大，且即使 在第二加熱處理之後保持此一狀態。如果以半導體層在此 一狀態中來製造TFT，當驅動TFT時可以保持與在任何 φ 時間的吸收處理期間相同位準的吸收能力，且可避免觸媒 元素從吸收區域的逆向擴散，藉以改善半導體裝置的可靠 度。 在本發明之較佳實施例中，製造方法進一步包括，在 第二加熱處理之前，在選定區域中以n一型雜質或p 一型 雑貞慘雑島狀半導體層之步驟。以η-型雜質或ρ—型雜 質摻雜半導體層之步驟可在以吸收元素摻雜之前或之後執 行。無論形成半導體層的源區及汲區之摻雜步驟是在以吸 φ 收兀素摻雜之前或之後執行，均可得到本發明之較佳實施 例之效果。另一種方式，以η 一型雜質或ρ _型雜質摻雜 半導體層之步驟可與吸收元素摻雜處理同時執行。由於η 一型雜質本身作爲一吸收元素，此步驟可連同用於形成源 /汲區之η —型雜質摻雜步驟一起執行，最好當製造η 一通 道薄膜電晶體時。以此方式，不需要執行分開的吸收步驟 ，藉以簡化製造方法。 依據本發明之另一較佳實施例的製造方法包括以下步 - 34- (32) (32)200427096 驟：提供一非晶半導體薄膜，此非晶半導體薄膜在至少一 部份中包括觸媒元素，觸媒元素能提升非晶半導體薄膜之 結晶；在非晶半導體薄膜上執行第一加熱處理，以結晶至 少一部份的非晶半導體薄膜，藉以得到包括結晶區域之半 導體薄膜；成型半導體薄膜以形成許多島狀半導體層，各 包括結晶區域；形成一閘絕緣薄膜於各許多島狀半導體層 上；形成一閘極於閘絕緣薄膜上；選擇性地薄化一部份的 閘絕緣薄膜，其位在形成源區及汲區的至少許多島狀半導 φ 體層的其中之一的區域外側；執行摻雜處理，用於形成源 區及汲區於各許多島狀半導體層中，且用於形成一吸收區 域於閘絕緣薄膜已被薄化的至少一島狀半導體層之區或中 ;及執行一第二加熱處理，以移動至少一島狀半導體層中 的至少一部份觸媒元素至吸收區域。 摻雜步驟最好包括一 η —型摻雜步驟，以提供η -型 導電性之雜質元素，摻雜形成源區及汲區之η-通道薄膜 電晶體的島狀半導體層之區域，及形成吸收區域之ρ -通 φ 道薄膜電晶體的島狀半導體層之區域；及一 Ρ -型摻雜步 驟，在η —型摻雜步驟之後，以提供Ρ -型導電性之雜質 元素，摻雜形成源區、汲區及吸收區域之Ρ 一通道薄膜電 晶體的島狀半導體層之區域。 另一種方式，摻雜步驟最好包括一 Ρ -型摻雜步驟’ 以提供Ρ —型導電性之雜質元素，摻雜形成源區、汲區及 吸收區域之Ρ -通道薄膜電晶體的島狀半導體層之區域； 及一 η —型摻雜步驟，在Ρ —型摻雜步驟之後，以提供η -35- (33) (33)200427096 一型導電性之雜質元素，摻雜形成源區及汲區之η 一通道 薄膜電晶體的區域，及形成吸收區域之Ρ -通道薄膜電晶 體的島狀半導體層之區域。 由這些製造方法所形成之半導體裝置包括一 η 一通道 薄膜電晶體，此η -通道薄膜電晶體包括一半導體層，其 具有包括通道區域、源區及汲區之結晶區域，一閘絕緣薄 膜，提供在半導體層上，及一閘極；及一 Ρ —通道薄膜電 晶體，此Ρ -通道薄膜電晶體包括一半導體層，其具有結 · 晶區域及吸收區域，結晶區域包括通道區域、源區及汲區 ’一閘絕緣薄膜，提供在半導體層上，及一閘極，其中ρ 一通道薄膜電晶體之吸收區域上的閘絕緣薄膜之厚度小於 Ρ —通道薄膜電晶體之源區及汲區上的閘絕緣薄膜之厚度 〇 使用這些製造方法，η-通道TFT及ρ-通道TFT如 同在CMOS電路中可被形成在一起，其中執行用於形成各 別的源/汲區之η -型摻雜步驟及ρ 一型摻雜步驟，使得吸 $ 收區域形成在這些步驟中，藉以簡化製造方法。在ρ -通 道TFT中，ρ—型雜質本身不會作用爲一吸收元素。所以 ，欲成爲吸收元素之η —型雜質在n -型摻雜步驟期間被 植入吸收區域，用於形成η —通道TFT之源/汲區。η -型 雜質或Ρ -型雜質被植入經過閘絕緣薄膜，其在吸收區域 上方之區域中已被薄化，使得η-型雜質或ρ-型雜質之
C 濃度在吸收區域中增加，且此區域的結晶構造較不容易被 破壞。另一方面，在閘絕緣薄膜具有較大厚度上方之源/ -36- (34) 200427096 汲區在摻雜步驟中較不會受損’使得可以減小這 電阻，同時保持其結晶條件。此外’使用上述製 以η-型雜質摻雜之源/汲區被使用作爲η-通道 吸收區域，且沒有吸收區域提供在η 一通道T F Τ 吸收區域只提供於Ρ-通道TFT中。 此外，在上述的製造方法中’摻雜步驟可包 型摻雜步驟，以提供η -型導電性之雜質元素， 源區、汲區及吸收區域之η -通道薄膜電晶體的 體層之區域，及形成吸收區域之Ρ -通道薄膜電 狀半導體層之區域；及一 Ρ -型摻雜步驟，在η 步驟之後，以提供Ρ -型導電性之雜質元素，摻 區、汲區及吸收區域之Ρ -通道薄膜電晶體的島 層之區域，及形成吸收區域之η -通道薄膜電晶 半導體層之區域。 另一種方式，摻雜步驟可包括一 Ρ -型摻雜 提供ρ -型導電性之雜質元素，摻雜形成源區、 收區域之Ρ -通道薄膜電晶體的島狀半導體層之 形成吸收區域之η —通道薄膜電晶體的島狀半導 域；及一 η -型摻雜步驟，在ρ —型摻雜步驟之 供η -型導電性之雜質元素，摻雜形成源區、汲 區域之η—通道薄膜電晶體的島狀半導體層之區 成吸收區域之ρ -通道薄膜電晶體的島狀半導體 〇 由這些製造方法所形成的半導體裝置包括一 些區域的 造方法， TFT中之 中，雖然 括一η — 摻雜形成 島狀半導 晶體的島 -型摻雜 雜形成源 狀半導體 體的島狀 步驟，以 汲區及吸 區域’及 體層之區 後，以提 區及吸收 域，及形 層之區域 η-通道 -37- (35) 200427096 薄膜電晶體，此η -通道薄膜電晶體包括一半導 具有結晶區域及吸收區域，結晶區域包括通道區 及汲區，一閘絕緣薄膜，提供在半導體層上，及 及一 Ρ -通道薄膜電晶體，此Ρ -通道薄膜電晶 半導體層，其具有結晶區域及吸收區域，結晶區 道區域、源區及汲區，一閘絕緣薄膜，提供在半 ，及一閘極，其中吸收區域上的閘絕緣薄膜之厚 少η —通道薄膜電晶體中的源區及汲區上的閘絕 厚度。 另一種方式，由這些製造方法所形成的半導 括一 η —通道薄膜電晶體，此η -通道薄膜電晶 半導體層，其具有結晶區域及吸收區域，結晶區 道區域、源區及汲區，一閘絕緣薄膜，提供在半 ，及一閘極；及一 Ρ -通道薄膜電晶體，此Ρ — 電晶體包括一半導體層，其具有結晶區域及吸收 晶區域包括通道區域、源區及汲區，一閘絕緣薄 在半導體層上，及一閘極，其中吸收區域上的閘 之厚度小於至少Ρ —通道薄膜電晶體中的源區及 閘絕緣薄膜之厚度。 使用這些製造方法，η-通道TFT及ρ-通S 被一起形成，其中執行用於形成各別的源/汲區之 雜步驟及P -型摻雜步驟，使得在這些步驟不僅 道TFT中亦在η—通道TFT中形成吸收區域， 製造方法。雖然P —型雜質本身不會作爲吸收元 體層，其 域、源區 一閘極； 體包括一 域包括通 導體層上 度小於至 緣薄膜之 體裝置包 體包括一 域包括通 導體層上 通道薄膜 區域，結 膜，提供 絕緣薄膜 汲區上的 | TFT 可 η-型摻 在 Ρ -通 藉以簡化 素，它的 -38 - (36) (36)200427096 出現連同η —型雜質提供強的吸收作用。所以，藉著在η 一通道TFT之半導體層中形成以η 一型雜質及ρ -型雜質 摻雜的吸收區域，進一步改善η —通道TFT之吸收能力。 此外，在η —通道TFT的吸收區域中，上方閘絕緣薄膜已 被選擇性地薄化，使得此區域可被摻雜比源/汲區更大量 的η —型雜質，於是進一步增加吸收能力。 在閘絕緣薄膜沒有如同習知技能被選擇性地薄化之處 ’即使吸收區域形成於與源/汲區分開的TFT之半導體層 中’在以大量是吸收元素之n-型雜質來摻雜半導體層之 步驟中’大量的η -型雜質將被植入源/汲區連同吸收區域 ’用於進一步增加吸收能力。用於形成吸收區域之η -型 雜質的劑量超過源/汲區，使得η -型雜質之劑量不會減小 電阻’但會進一步損壞及非晶化源/汲區，明顯地增加其 電阻。然而，使用η —型雜質，此一效果更爲明顯，且更 嚴重的問題會發生在η -通道TFT中。在本發明之較佳實 施例中，上方閘絕緣薄膜在吸收區域上及在源/汲區上具 有不同厚度，這些區域可以一起在單一步驟中被摻雜，同 時被給予適於各別的區域之不同特性。特別是，上方閘絕 緣薄膜較薄的吸收區域被摻雜以比源/汲區更大量的η -型 雜質或ρ -型雜質，使得吸收區域被損壞及非晶化較多成 爲作爲吸收區域之最佳條件，上方閘絕緣薄膜較厚之源/ 汲區被損壞較少，使得可以減小其電阻，同時保持其結晶 條件。 圖1 9指出以使用於發明人之實驗中的摻雜裝置所得 -39- (37) (37)200427096 到的η —型雜質之集中輪廓。特別是，圖1 9指出相對於 厚度方向，η —型雜質磷被植入矽氧化物薄膜，根據s IM S (次級離子質量分析器）之集中輪廓資料。水平軸表示從 矽氧化物薄膜之上表面的深度，”深度0”是最上點。在例 如約 5 00Α (約 50nm )之深度的磷集中是約在例如約 1 000A (約1 〇〇nm )之深度的5倍高。所以，當作爲n — 型雜質之磷被植入經過在源/汲區上具有例如約1 〇〇nm的 厚度及在吸收區域上具有約50nm的厚度之閘絕緣薄膜， 例如吸收區域的磷集中是約源/汲區的5倍高。此外，在 上方閘絕緣薄膜之厚度減小的吸收區域中，磷離子被植入 半導體層，以比在閘絕緣薄膜較厚的源/汲區中更高的加 速電壓，且離子以較高的碰撞能量彼此碰撞，藉以進一步 非晶化半導體層，藉著破壞吸收區域中之結晶構造。相反 地，在閘絕緣薄膜具有較大的厚度之源/汲區中，半導體 層沒有被過度地摻雜以磷，且離子以較低的碰撞能量彼此 碰撞，使得半導體層沒有被非晶化，且保持其結晶構造。 於是，吸收區域及源/汲區可容易地被形成在一起，同時 被給予適於各別的區域之不同特性。 在依據本發明之較佳實施例的製造方法中，藉著形成 一罩在源區及汲區上，且使用在隨後摻雜步驟中使用的罩 蝕刻閘絕緣薄膜，執行選擇性地薄化一部份的閘絕緣薄膜 之步驟，其是位在形成源區及汲區之至少其中一個許多島 狀半導體層的區域之外側。於是，用於選擇性地蝕刻閘絕 緣薄膜之罩被使用如同在摻雜步驟中，使得不需要執行分 -40- (38) (38)200427096 開的石印步驟，可以完成薄化吸收區域上的閘絕緣薄膜之 步驟，本發明之較佳實施例的特徵步驟，於是簡化製造方 法。 在本發明之較佳實施例中，選擇性地薄化一部份的閘 絕緣薄膜，其位在形成源區及汲區之至少其中之一的許多 島狀半導體層之區域的外側（亦即，在欲成爲吸收區域的 區域中之一部份的閘絕緣薄膜），最好執行於η -型摻雜 步驟及Ρ —型摻雜步驟之間。在此一情形中，可藉由形成 φ 一罩，覆蓋不需要以提供ρ —型導電性之雜質元素摻雜的 各半導體層之區域，執行ρ-型摻雜步驟，且可藉著使用 於Ρ -型摻雜步驟中之罩，執行選擇性薄化一部份的閘絕 緣薄膜之隨後步驟。 另一種方式，選擇性地薄化一部份的閘絕緣薄膜，其 位在形成源區及汲區之至少其中之一的許多島狀半導體層 之區域的外側（亦即，在欲成爲吸收區域的區域中之一部 份的閘絕緣薄膜），最好執行於η —型摻雜步驟及ρ -型 φ 摻雜步驟之間。在此一情形中，可藉由形成一罩，覆蓋不 需要以提供η-型導電性之雜質元素摻雜的各半導體層之 區域，執行η -型摻雜步驟，且可藉著使用於η -型摻雜 步驟中之罩，執行選擇性薄化一部份的閘絕緣薄膜之隨後 步驟。 於是，藉著使用使用於先前η -型或ρ -型摻雜步驟 之摻雜罩，可執行選擇性地薄化閘絕緣薄膜之步驟，且可 執行接著的ρ -型或η -型摻雜步驟經過選擇性地薄化的 -41 - (39) (39)200427096 閘絕緣薄膜，藉以簡化製造方法。此外，使用於p —型慘 雜步驟或η —型摻雜步驟中之罩在選擇性地薄化一部份的 閘絕緣薄膜之步驟中可被移除。於是，當移除摻雜罩時閘 絕緣薄膜可被薄化，藉以進一步簡化製造方法。所以，不 用加入任何步驟至習知方法，可得到本發明之較佳實施例 的優良效果。特別是，在摻雜步驟中可使用一光阻摻雜罩 ’且當使用氧電漿移除（灰燼化）阻抗時，融刻氣體可與 大氣混合，以同時薄化閘絕緣薄膜。 依據本發明之更另外一個較佳實施例的另一製造方法 包括：第一步驟，提供一非晶半導體薄膜，此非晶半導體 薄膜在至少一部份中包括觸媒元素，觸媒元素能提升非晶 半導體薄fe之結晶；第二步驟，在非晶半導體薄膜上執行 第一加熱處理，以結晶至少一部份的非晶半導體薄膜，藉 以得到包括結晶區域之半導體薄膜；第三步驟，成型半導 體薄膜以形成許多島狀半導體層，各包括結晶區域；第四 步驟，形成一閘絕緣薄膜於各許多島狀半導體層上；第五 步驟，形成一導電薄膜於閘絕緣薄膜上，且成形導電薄膜 以形成第一閘極於p -通道薄膜電晶體的島狀半導體層上 之閘絕緣薄膜上；第六步驟，使用第一閘極作爲一罩，以 提供P —型導電性之雜質元素摻雜島狀半導體層，以形成 P -通道薄膜電晶體之源區、汲區及吸收區域；第七步驟 ’在導電薄膜上形成一罩，其暴露p 一通道薄膜電晶體的 一部份島狀半導體層，覆蓋第一閘極，且界定n 一通道薄 膜電晶體之第二閘極；第八步驟，使用罩來成形導電薄膜 -42> (40) (40)200427096 ，以形成η —通道TFT之第二閘極；第九步驟，以提供n 一型導電性之雜質元素，摻雜沒有以罩或閘極覆蓋之許多 島狀半導體層的區域，藉以形成η -通道薄膜電晶體之源 區及汲區；及第十步驟，執行第二加熱處理以移動ρ -通 道薄膜電晶體之島狀半導體層中至少一部份的觸媒元素至 其吸收區域，及η-通道薄膜電晶體之島狀半導體層中至 少一部份的觸媒元素至其源區及汲區，其中薄化ρ -通道 薄膜電晶體之島狀半導體層的吸收區域上之一部份的閘絕 φ 緣薄膜之步驟，最好在第七步驟之後與在第八步驟之後間 的任意時間點至少被執行一次。 薄化Ρ —通道薄膜電晶體之島狀半導體層的吸收區域 上之一部份的閘絕緣薄膜之步驟，最好與使用暴露ρ 一通 道薄膜電晶體之一部份的島狀半導體層之罩的第八步驟同 時被執行’以選擇性地薄化在ρ 一通道薄膜電晶體的島狀 半導體層上被暴露的區域中之一部份的閘絕緣薄膜。 使用此一製造方法，可以產生依據本發明之較佳實施 · 例的半導體裝置，藉以解決習知技術中之問題，且達成上 述本發明之優點。此外，使用此製造方法，使用於摻雜步 驟及溥化閘絕緣薄膜之步驟中的罩，最好藉由使用形成閘 極之步驟形成，藉以減少需要光石印步驟。結果，可以簡 化製造方法，減少半導體裝置之製造成本且改善產量。 製造方法的某些步驟可被切換如下以得到類似的效果 。特別是，依據本發明之另一較佳實施例的製造方法包括 :第一步驟，提供一非晶半導體薄膜，此非晶半導體薄膜 -43 - (41) (41)200427096 在至少一部份中包括觸媒元素，觸媒元素能提升非晶半導 體薄膜之結晶；第二步驟，在非晶半導體薄膜上執行第一 加熱處理，以結晶至少一部份的非晶半導體薄膜，藉以得 到包括結晶區域之半導體薄膜；第三步驟，成型半導體薄 膜以形成許多島狀半導體層，各包括結晶區域；第四步驟. ，形成一閘絕緣薄膜於各許多島狀半導體層上；第五步驟 ，形成第一閘極於η—通道薄膜電晶體之島狀半導體層上 的閘絕緣薄膜上，且形成第二閘極導電層於ρ —通道薄膜 肇 電晶體之島狀半導體層上的閘絕緣薄膜上；第六步驟，使 用第一閘極及第二閘極導電層作爲一罩，以提供η 一型導 電性之雜質元素摻雜島狀半導體層，以形成η—通道薄膜 電晶體之源區、汲區及吸收區域，同時形成ρ -通道T F Τ 之吸收區域；第七步驟，形成一罩，其覆蓋η-通道薄膜 電晶體之島狀半導體層，及在第二閘極導電層上形成一罩 ，其界定Ρ -通道薄膜電晶體之第二閘極；第八步驟，使 用罩來成形第二閘極導電層，以形成第二閘極；第九步驟 φ ，以提供Ρ -型導電性之雜質元素，摻雜沒有以罩或第二 閘極覆蓋之許多島狀半導體層的區域，藉以形成ρ -通道 薄膜電晶體之源區、汲區及吸收區域；及第十步驟，執行 第二加熱處理以移動ρ -通道薄膜電晶體之島狀半導體層 中至少一部份的觸媒元素至其吸收區域，及η -通道薄膜 電晶體之島狀半導體層中至少一部份的觸媒元素至其源區 及汲區，其中薄化ρ —通道薄膜電晶體之島狀半導體層的 吸收區域上之一部份的閘絕緣薄膜之步驟，最好在第五步 -44 - (42) (42)200427096 驟之後與在第八步驟之後間的任意時間點至少被執行一次 〇 最好薄化P -通道薄膜電晶體之島狀半導體層的吸收 區域上之一部份的閘絕緣薄膜之步驟，是與藉著薄化沒有 被第一閘極罩住之P -通道薄膜電晶體的島狀半導體層上 之一部份的閘絕緣薄膜的第八步驟同時被執行。以此方式 ，可以簡化製造方法，同時達成上述本發明之優點。 在此製造方法中，一吸收區域亦可提供於η -通道薄 馨 膜電晶體中如下，以得到類似的效果。特別是，依據本發 明之另一較佳實施例的製造方法包括：第一步驟，提供一 非晶半導體薄膜，此非晶半導體薄膜在至少一部份中包括 觸媒元素，觸媒元素能提升非晶半導體薄膜之結晶；第二 步驟，在非晶半導體薄膜上執行第一加熱處理，以結晶至 少一部份的非晶半導體薄膜，藉以得到包括結晶區域之半 導體薄膜；第三步驟，成型半導體薄膜以形成許多島狀半 導體層，各包括結晶區域；第四步驟，形成一閘絕緣薄膜 H 於各許多島狀半導體層上；第五步驟，形成第一閘極於ρ 一通道薄膜電晶體的島狀半導體層上之閘絕緣薄膜上，且 形成第二閘極導電層於η 一通道薄膜電晶體的島狀半導體 層上之閘絕緣薄膜上；第六步驟，使用第一閘極及第二閘 極導電層作爲一罩，以提供ρ -型導電性之雜質元素摻雜 島狀半導體層，以形成ρ 一通道薄膜電晶體之源區、汲區 及吸收區域’同時形成η 一通道薄膜電晶體之吸收區域； 第七步驟’形成一罩，其覆蓋Ρ -通道薄膜電晶體之一部 -45- (43) (43)200427096 份的島狀半導體層，以覆蓋第一閘極，及在第二閘極導電 層上形成一罩，其界定η -通道薄膜電晶體之第二閘極； 第八步驟，使用罩來成形第二閘極導電層，以形成第二閘 極；第九步驟，以提供η -型導電性之雜質元素，摻雜沒 有以罩或第二閘極覆蓋之許多島狀半導體層的區域，藉以 形成Ρ -通道薄膜電晶體之非晶化吸收區域，同時形成η 一通道薄膜電晶體之源區、汲區及吸收區域；及第十步驟 ，執行第二加熱處理以移動島狀半導體層中至少一部份的 觸媒元素至其吸收區域，其中薄化η-通道薄膜電晶體及/ 或Ρ —通道薄膜電晶體之島狀半導體層的吸收區域上之一 部份的閘絕緣薄膜之步驟，最好在第五步驟之後與在第八 步驟之後間的任意時間點至少被執行一次。以此方式，對 於η—通道TFT提供一專屬吸收區域，藉以提供高吸收能 力。 薄化η-通道薄膜電晶體及ρ-通道薄膜電晶體之島 狀半導體層的吸收區域上之一部份的閘絕緣薄膜之步驟， 可與藉著薄化沒有被第二閘極罩住之；η -通道薄膜電晶體 的島狀半導體層上之一部份的閘絕緣薄膜及薄化沒有被形 成在島狀半導體層之罩覆蓋的ρ—通道薄膜電晶體之島狀 半導體層上之一部份的閘絕緣薄膜的第八步驟同時被執行 。以此方式，可以簡化製造方法，同時達成上述本發明之 優點。 製造方法的某些步驟可被切換如下以得到類似的效果 。特別是，依據本發明之額外較佳實施例的製造方法包括 -46- (44) (44)200427096 :第一步驟，提供一非晶半導體薄膜，此非晶半導體薄膜 在至少一部份中包括觸媒元素，觸媒元素能提升非晶半導 體薄膜之結晶；第二步驟，在非晶半導體薄膜上執行第一 加熱處理，以結晶至少一部份的非晶半導體薄膜，藉以得 到包括結晶區域之半導體薄膜.；第三步驟，成型半導體薄 膜以形成許多島狀半導體層，各包括結晶區域；第四步驟 ，形成一閘絕緣薄膜於各許多島狀半導體層上；第五步驟 ，形成第一閘極於η -通道薄膜電晶體之島狀半導體層上 馨 的閘絕緣薄膜上，且形成第二閘極導電層於ρ -通道薄膜 電晶體之島狀半導體層上的閘絕緣薄膜上；第六步驟，使 用第一閘極及第二閘極導電層作爲一罩，以提供η-型導 電性之雜質元素摻雜島狀半導體層，以形成η -通道薄膜 電晶體之源區、汲區及吸收區域，同時形成ρ -通道TFT 之吸收區域；第七步驟，形成一罩，其暴露η-通道薄膜 電晶體之一部份的島狀半導體層，以覆蓋第一閘極，及在 第二閘極導電層上形成一罩，其界定ρ 一通道薄膜電晶體 φ 之第二閘極；第八步驟，使用罩來成形第二閘極導電層， 以形成第二閘極；第九步驟，以提供ρ 一型導電性之雜質 元素，摻雜沒有以罩或第二閘極覆蓋之許多島狀半導體層 的區域，藉以形成η -通道薄膜電晶體之非晶化吸收區域 ;及第十步驟，執行第二加熱處理以移動島狀半導體層中 至少一部份的觸媒元素至吸收區域，其中薄化η —通道薄 膜電晶體及/或ρ-通道薄膜電晶體之島狀半導體層的吸收 區域上之一部份的閘絕緣薄膜之步驟，在第五步驟之後與 -47 ► (45) (45)200427096 在第八步驟之後間的任意時間點至少被執行一次。 薄化η -通道薄膜電晶體及p 一通道薄膜電晶體之島 狀半導體層的吸收區域上之一部份的閘絕緣薄膜之步驟， 可與藉著薄化沒有被形成在島狀半導體層上之罩覆蓋之η 一通道薄膜電晶體的島狀半導體層上之一部份的閘絕緣薄 膜且薄化沒有被第二閘極導電層覆蓋之Ρ 一通道薄膜電晶 體的島狀半導體層上之一部份的閘絕緣薄膜的第八步驟同 時被執行。以此方式，可以簡化製造方法，同時達成上述 · 本發明之優點。 在閘極或閘極導電層被使用做爲一罩的這些方法中， 最好形成第二閘極導電層，具有比第二閘極更大的寬度。 以此方式，使用於摻雜步驟或薄化閘絕緣薄膜之步驟中的 罩可形成於閘極形成步驟中。 此外，在本發明之不同較佳實施例的製造方法中，最 好執行第二加熱處理，以活化被植入島狀半導體層之至少 源區及汲區之η -型雜質及/或ρ —型雜質。於是，吸收處 φ 理及雜質活化處理一起執行於第二加熱處理步騾中，藉以 縮短製造方法及消除需要額外的吸收步驟，其成爲習知技 術之問題。結果，可以簡化製造方法及減少製造成本。 此外，在本發明之半導體裝置中，閘極之材料是選自 W、Ta、Ti、Mo的一種或以上元素或合金。在本發明中 ，需要在形成閘極之後，執行用於吸收之第二加熱處理。 此加熱處理需要執行在例如約5 0 0 °C之溫度。所以，有鑑 於熱電阻，最好閘極之材料是高融化金屬（high — melting -48- (46) (46)200427096 metal)。於是，本發明之不同較佳實施例的半導體裝置 閘極最好是選自 w ' T a、T i、Μ 〇的一種或以上元素或合 金。 在本發明之另一較佳實施例的製造方法中，提供非晶 半導體薄膜之（第一）步驟最好包括以下步驟：形成一罩 ，具有一開口在非晶半導體薄膜上·，及摻雜非晶半導體薄 膜之選定區域，觸媒元素通過此開口。以此方式，一部份 的非晶半導體薄膜被選擇性地摻雜觸媒元素，使得從加入 觸媒元素之部份側向地進行結晶成長，藉以形成一結晶矽 薄膜。以此方式，可以得到理想的結晶砂薄膜，具有大致 均勻的結晶成長方向，使得可以進一步增加TFT之電流 驅動電力。此外，在側向成長結晶區域中，在結晶成長之 後的觸媒元素濃度可比加入觸媒元素之區域減少一至二級 大小，藉以減小隨後吸收處理之負載。 參見圖20A至圖20C，將敘述如何由上述方法得到具 有大致均勻結晶成長方向的此一結晶薄膜。 在本發明之不同較佳實施例的結晶矽薄膜中（其至少 被使用於通道區域之形成），朝向結晶平面爲< 1 1 1 >結晶 區域平面之主平面。特別是，在全部< 1 1 1 >結晶區域平面 之中，（1 1 〇 )平面朝向及（2 1 1 )平面朝向佔結晶矽薄膜 中約50%或以上。典型地，當沒有以觸媒元素結晶時，結 晶矽薄膜容易沿著（1 1 1 )平面朝向，由於半導體薄膜下 方的絕緣體基膜之影響（特別是在非晶二氧化矽之情形中 )。相反地，當非晶半導體薄膜以加入觸媒元素結晶時， -49- (47) (47)200427096 所得到的結晶砂溥膜之朝向結晶平面爲< 1 1 1 >結晶區域之 主平面，其如圖20A所示。在圖20A中，參考數字281 是一基絕緣體，2 8 2是一非結晶區域中之非晶半導體薄膜 ，2 8 3是一結晶半導體薄膜，且2 8 4是觸媒元素之半導體 合成物，其是結晶成長之驅動力量。 如圖2 0 A所示，觸媒元素化合物2 8 4出現在結晶成 長的前線，且逐漸地在圖形中從左至右結晶非晶區域2 8 2 。在此處理中，觸媒元素化合物2 8 4容易強烈地成長於 < 1 1 1 >方向。結果，所得到的結晶矽薄膜朝向於< 1 1 1 >結 晶區域平面中，如圖20A所示。 圖20B指出<111>結晶區域平面。在圖20B中，水平 軸代表相對於（-Π 〇 )平面之傾斜角，且垂直軸代表表 面能量。參考數字2 8 5表示一組結晶平面，其爲<1 1 1>結 晶區域平面。爲了比較，指出（1 〇〇 )平面及（11 1 )平面 ，雖然它們不是<1 1 1>結晶區域平面。 此外，圖20C指出結晶朝向之標準三角。<1 1 1>結晶 區域平面之分佈是如虛線所示。典型極的標記以數字表示 。在<1 1 1>結晶區域平面之中，（1 10 )平面或（21 1 )平 面在本發明不同較佳實施例所得到的結晶矽薄膜中是主要 的，且當這些平面佔約50%或以上時，得到有利的效果。 這二結晶平面，具有比其他平面更高的電洞移動率，能改 善特別是Ρ -通道TFT之性能，其在性能上低於η -通道 TFT，藉以亦提供一優點，容易製造良好平衡的半導體電 路。 -50· (48) (48)200427096 注意例如藉著EB S P (電子背散射繞射圖案）’發現 本發明之不同較佳實施例的結晶砂薄膜之結晶晶粒（分域 )具有上述此特性。 此外，在本發明之較佳實施例的製造方法中，選自 Ni、Co、Sn、Pb、Pd、Fe、Cu的一種或以上元素最好被 使用作爲觸媒元素。選自這些元素之中的一種或以上元素 可提供結晶化提升效果，即使是非常小量。特別是，N i 可提供最明顯的效果。其理由如下。觸媒元素單獨不會提 供此效果，但是它提升結晶成長’當鍵結至矽薄膜中的矽 以形成矽化物。當結晶非晶半導體薄膜，矽化物之結晶構 造作用爲一種型式的模型，藉以提升非晶半導體薄膜之結 晶。一 Ni原子鍵結至二Si原子以形成矽化物NiSi2。 NiSi2表現螢石狀結晶構造，其是非常類似單晶矽做成之 磺石的結晶構造。此外，NiSi2之晶格常數約爲5.406A ( 約0.5 4 06nm )，其是非常接近結晶矽磧石構造之晶格常 數，亦 SP 約 5.4 3 0A (約 0.5 43 0nm )。於是，NiSi2 是一種 理想的模型，用於結晶非晶半導體薄膜，且N i最好使用 作爲本發明之較佳實施例中的觸媒元素。 在藉著使用此一觸媒元素之本發明的較佳實施例之半 導體裝置中，選自？^、（：〇、311、？13、？(1、？£、（：11的一種 或以上元素出現在吸收區域中，作爲用於提升非晶半導體 薄膜之結晶化。在此一情形中，用於提升非晶半導體薄膜 之結晶化出現在吸收區域中，具有例如約 lx 1019 a t 〇 m s / c m 3或以上之濃度。通道區域中之觸媒元素濃度被 -51 - (49) (49)200427096 減少至例如約 1 χ 1 〇 15 a t o m s / c m 3 至約 1 χ 1 〇 17 a t 0 m s / c m 3，而 吸收區域中之觸媒元素濃度被增加約二至四級的大小。 此外，本發明之較佳實施例的製造方法進一步包括在 第一加熱處理之後的一步驟，以雷射光照射結晶矽薄膜。 當本發明之此較佳實施例中所得到的結晶矽薄膜以雷射光 被照射時，結晶晶粒邊界部份及微小殘留非晶區域（非結 晶區域）以集中方式被處理，由於結晶區域與非晶區域之 間熔點的差異。當導入一觸媒元素已被結晶之結晶矽是成 馨 圓柱結晶之形狀，其內側爲單晶。所以，如果結晶晶粒邊 界部份以雷射光照射被處理，結晶度被明顯地改善，得到 理想的結晶矽薄膜，其大致是單晶，越過基體之整個表面 。結果，T F T打開狀態特性被明顯地改善，藉以實現具有 改良的電流驅動電力之半導體裝置。 第一較佳實施例 現在爹見Η 1A至圖1H’將敍述本發明之第一較佳實 施例。第一較佳實施例是關於一種方法，用於產生一 η 一 通道T F Τ於玻璃基體上。圖1 Α至1 η是剖面圖，指出用 於產生η —通道TF Τ之步驟。 參見圖1Α，一低鹼玻璃基體或石英基體可使用作爲 基體1 〇 1。一低鹼玻璃基體使用於本較佳實施例中。在此 一情形中，基體可在低於玻璃變形點約1 〇 °C至約2 0 °C之 溫度受到預熱處理。例如砂氧化物薄膜、政氮化物薄膜或 矽氮氧化物薄膜之基膜形成於基體1 〇 1之TFT側上，用 -52 - (50) (50)200427096 於避免雜質從基體1 0 1擴散。在本較佳實施例中，一矽氮 氧化物薄膜藉著電漿 CVD方法被沈積作爲下第一基膜 102，使用SiH4、NH3、N20之材料氣體，且一第二基膜 103藉著電漿CVD方法類似地被沈積在第一基膜102上 ，使用SiH4、N20之材料氣體。第一基膜102之矽氮氧化 物薄膜的厚度是例如約25nm至約200nm (例如約100nm )，且第二基膜1 03之矽氧化物薄膜的厚度是例如約 25nm至約3 0 0nm (例如約1 OOnm )。雖然二層基膜被使 φ 用於本較佳實施例中，另一種方式亦可使用單層矽氧化物 薄膜。 然後，藉由例如電漿CVD方法或濺射方法之已知方 法，形成具有約 20nm至約150nm (最好約30nm至約 8 0 nm )之厚度的非晶矽薄膜（a — Si薄膜）104。在本較 佳實施例中，藉由電漿CVD方法，形成非晶矽薄膜至例 如約50nm之厚度。由於基膜102與103及非晶矽薄膜 1 04可藉由相同的沈積方法形成，另一種方式它們可被連 φ 續地形成。藉著在形成之後不暴露基膜至大氣，可以避免 基膜的表面之污染，藉以減小在所產生的TFT之中的特 性改變及臨限電壓的波動。 然後，一觸媒元素被加至非晶矽薄膜1 04，且執行加 熱處理。包括例如接近觸媒元素（本較佳實施例中爲鎳） 之重量的1 Oppm之水性溶液（水溶性醋酸鎳溶液）藉由 旋轉塗覆方法被塗至a - S i薄膜上，藉以形成觸媒元素含 有層1 〇 5。鎳（N i )以外，使用於本較佳實施例中之觸媒 -53- (51) (51)200427096 元素可以是一種或以上元素，選自鐵（Fe )、鈷（Co )、 錫（Sn )、鉛（Pb )、鈀（Pd )、銅（Cu )。此外，釕 (RU )、铑（Rh )、餓（Os )、銥（Ir )、鉑（Pt )、金 (Αυ )或其他適當材料，亦可作爲一觸媒元素，雖然這 些元素具有較少的觸媒效果。觸媒元素的劑量非常小，且 a — Si薄膜104之表面上的觸媒元素濃度是由總反射X射 線螢光（TRXRF )方法控制。在本較佳實施例中，濃度最 好是約 7xl〇12atoms/cm2。 注意在本較佳實施例中雖然藉由旋轉塗覆方法加入鎳 ’另一種方式觸媒元素的薄膜（本較佳實施例中爲鎳薄膜 )可藉由蒸氣沈積方法、濺射方法或其他適當的處理形成 在a - Si薄膜104上。 然後，在惰性氣氛（例如氮氣氛）中執行加熱處理。 加熱處理最好執行在約5 5 0 °C至約6 0 0 °C接近3 0分鐘至4 小時。在本較佳實施例中，加熱處理執行在約5 8 (TC接近 1小時。在此加熱處理中，當被矽化時，被加至a 一 S i薄 膜104之表面的鎳105擴散進入a — Si薄膜104，且使用 矽化物作爲晶核，進行a — S i薄膜1 0 4之結晶化。結果， a— Si薄膜104被結晶成結晶矽薄膜104a。注意雖然在這 裡使用一熔爐，結晶化處理執行於加熱處理中，另一種方 式可藉由使用燈或其他適當裝置作爲加熱源之RTA (快速 熱退火）裝置來執行。 然後，如圖I B所示，藉由加熱處理所得到的結晶矽 薄膜](Ha以雷射光1 〇6照射，以進一步結晶結晶矽薄膜 -54 - (52) (52)200427096 ]0 4 a，藉以得到具有改善的結晶度之結晶矽薄膜1 〇 4 b。 使用於此步驟中之雷射光可以是XeCl準分子雷射（波長 :308nm，脈衝寬度：40nsec)或KeF準分子雷射（波長 :24 8nm)。雷射光被成形以形成基體10]之表面上的細 長光束點，使得基體被結晶，越過其整個表面，藉著在大 致垂直於光束點之縱向的方向上以雷射光束掃描。基體表 面最好被掃描，使得相鄰的光束軌跡具有重疊，且結晶矽 薄膜104a之表面上的任意點以雷射光被掃描許多次，藉 φ 以改善均勻度。藉由上述固態結晶所得到的結晶矽薄膜 104a被轉入較高品質的結晶矽薄膜l〇4b，由於經由藉著 雷射照射之熔化/固化處理減少結晶缺陷。 然後，藉著移除結晶矽薄膜1 〇4b之不需要的部份， 執行裝置隔離處理。經由這些步驟，形成一島狀結晶矽薄 膜（半導體層）107，如圖1C所示，其成爲TFT之活化 區（源/汲區及通道區域）。然後，形成一閘絕緣薄膜I 〇8 以覆蓋島狀結晶矽薄膜1 0 7。閘絕緣薄膜1 0 8最好是一矽 H 氧化物薄膜，具有例如約20nm至約150nm之厚度。在本 較佳實施例中，使用具有約I OOnm之厚度的矽氧化物薄 膜。 然後，藉著濺射方法或CV D方法，一導電薄膜被沈 積在閘絕緣薄膜108上，且被成型以形成閘極109。導電 薄膜之材料可以是W、Ta、Ti、Mo的任何一種，其是高 熔化金屬，或其合金材料。導電薄膜之厚度例如最好是約 3 0 0 n m至約 6 0 0 n m。在本較佳實施例中，導電薄膜是一 -55- (53) (53)200427096
Ta薄膜，具有例如約450 nm之厚度，其被加入小量的氮 〇 然後，如圖1 D所示，高濃度的n -型雜質（磷）Π 0 ，使用閘極1 〇 9作爲罩藉著離子摻雜方法被植入半導體層 1 0 7。經由此步驟，高濃度的磷1 1 0被植入沒有被閘極 109覆蓋的TFT之半導體層1 07的區域]12。在此步驟中 ，被閘極1 09罩住且沒有摻雜磷1 1 0之區域1 1 1，後來將 成爲TFT之通道區域。 籲 如圖1 E所示，光阻罩1 1 3形成在閘絕緣薄膜1 0 8上 ，以覆蓋閘極1〇9。然後，閘絕緣薄膜108藉著使用罩 1 1 3被蝕刻，藉以形成選擇性蝕刻的閘絕緣薄膜1 1 4。罩 1 13及閘絕緣薄膜1 14覆蓋TFT之半導體層107，半導體 層1 0 7的一部份（周圍部份）被暴露。 然後，基體101的整個表面以稀有氣體元素（在本較 佳實施例中爲Ar ) 1 1 5從基體1 0 1上方被離子摻雜。經由 此步驟，稀有氣體元素115被植入TFT之活化區的暴露 φ 區域，藉以形成吸收區域Π 7。沒有被罩1 1 3及閘絕緣薄 膜1 1 4覆蓋的其他區域沒有被稀有氣體元素摻雜，後來將 成爲TFT之源及汲區116。稀有氣體元素可以是選自Ar 、Kr、Xe的一種或以上稀有氣體元素。此外，在此步驟 中，吸收區域1 1 7中之稀有氣體元素的濃度被控制爲例如 約]xl019/cm3至約3xl02]/cm3。此外，在此步驟中，其上 沒有閘絕緣薄膜之吸收區域1 1 7被重重地摻雜，使得其結 晶構造完全被破壞，且吸收區域1】7被非晶化。此狀態表 >56- (54) (54)200427096 示於圖1 F中。 然後’在使用作爲先前步驟中的罩之光阻]]3被移除 之後，在一惰性氣氛（例如氮氣氛）中執行加熱處理。在 此加熱處理步驟中，產生於吸收區域i丨7中之結晶缺陷， 形成在源/汲區Π 6外側，經由摻雜處理中的非晶化，以 高濃度植入吸收區域1 1 7之氬1 1 5移動出現在通道區域 1 1 1及源/汲區1 1 6中的鎳，從通道區域至源/汲區，及至 吸收區域1 1 7，如圖1 G中的箭頭1 1 8所示。於是，餘留 肇 在通道區域或通道區域與TFT之半導體層的源或汲區之 間的接面之觸媒兀素可被吸收，藉以抑制由於觸媒元素之 分離而產生的漏電流。 此外，由於吸收區域提供在源區或汲區外側的TFT 之活化區的部份中，可以避免TFT的源區或汲區之電阻 被吸收區域之非晶化增加的問題。注意觸媒元素在加熱處 理步驟中移動進入吸收區域，吸收區域中之觸媒元素的濃 度爲例如接近1 xl〇19/cm3或更大。 φ 雖然一普通加熱熔爐可被使用於加熱處理，最好使用 一 RTA (快速熱退火）裝置。最好的rta裝置是一種 RTA裝置，其能快速地增加及減小溫度，藉著吹入高溫惰 性氣體至基體之表面。最好，執行加熱處理約3 0秒至約 1 〇分鐘，同時保持溫度在約5 5 0 °C至約7 5 0 °C。溫度增加 速率及溫度減小速率最好爲約10(TC /分鐘或以上。注意此 加熱處理步驟亦活化摻雜進入源/汲區1 1 6之η -型雜質（ 磷）1 1 0，使得源/汲區1 1 6之片電阻値減小至約I kQ/平方 -57- (55) (55)200427096 或更小。然而，吸收區域Π 7留有其非晶成份。在此步驟 之後，拉曼頻譜中非晶矽的TO -聲子尖峰Pa與結晶矽的 TO —聲子尖峰Pc之間的Pa/Pc比，如由雷射拉曼光譜學 所測量，在吸收區域1 1 7中比在通道區域1 1 1或源/汲區 1 1 6中更大。在使用透光玻璃基體之情形中，如同本較佳 實施例，可以從基體之底表面執行此測量。此外，即使在 完成TFT之後，保持此條件，因爲在此加熱處理步驟之 後沒有執行高溫步驟。 然後，如圖1 Η所示，形成矽氧化物薄膜或矽氮化物 薄膜，作爲具有接觸孔之中間層絕緣薄膜1 1 9，且藉著使 用一金屬材料，形成TFT之電極/線120。 最後，在接近1 atm之氮氣氛或氫混合氣氛中，在約 3 5 0 °C執行一退火處理約1小時，藉以得到tF τ 1 2 1，如圖 1 Η所示。如果需要，由氮化矽等等做成的保護薄膜可進 一步提供在TFT121上，爲了保護TFT121之目的。
第二較佳實施例 現在參見圖2 Α至2 Η，將敘述本發明之第二較佳實施 例。本較佳實施例是關於在一玻璃基體上製造η —通道 T F Τ之方法，其不同於第一較佳實施例之方法。本較佳實 施例之TFT不僅可使用於有機EL顯示裝置或主動矩陣液 晶顯示裝置之圖元部份或驅動電路中，亦可作爲薄膜積體 電路中之元件。圖2A至圖2H是剖面圖，依序地指出用 於製造η —通道TFT之許多步驟。 -58- (56) (56)200427096 首先，如圖2A所示，一例如矽氧化物薄膜、矽氮化 物薄膜或矽氮氧化物薄膜之基膜，例如藉由電漿CVD方 法形成在一玻璃基體2 0 1上。提供基膜用於避免雜質從基 體201擴散。在本較佳實施例中，具有例如約50 nm之厚 度的矽氮氧化物薄膜，使用SiH4、NH3、N20之材料氣體 ，被沈積作爲下第一基膜202，且具有例如約100nm之厚 度的第二基膜2 03，使用SiH4、N20之材料氣體，被沈積 在第一基膜202上。然後，具有例如約20nm至約80ηηι φ (例如約40nm )之本質（I型）非晶矽薄膜（a- Si薄膜 )2 04，藉由電漿CVD方法或其他適當處理被沈積。 然後，小量的鎳2 0 5被加至a — S i薄膜2 0 4之表面。 藉著在a- Si薄膜204上保持鎳溶液，以一旋轉器均勻地 展開溶液橫於基體2 0 1，然後乾燥基體2 0.1，來執行小量 的鎳2 05之加入。在本較佳實施例中，使用醋酸鎳作爲溶 質，使用水作爲溶劑，且控制溶液中的鎳濃度爲約8ppm 。此狀態表示於圖2 A。觸媒元素之劑量非常小，且藉由 鲁 總反射X射線螢光（TRXRF )方法，控制a — Si薄膜204 之表面上的觸媒元素濃度。在本較佳實施例中，濃度爲例 如約5xlO】2atoms/Cm2。注意在此步驟之前，a — Si薄膜 2 〇 4的表面可以臭氧水或適當材料輕微地氧化，以改善旋 轉應用中的a - Si薄膜2 04之表面的可濕能力（ wettability ) ° 然後’在惰性氣氛（例如氮氣氛）中執行第一加熱處 理。在約5 3 0 °C至約600 t執行退火處理約3〇分鐘至約8 -59- (57) (57)200427096 小時。例如，在本較佳實施例中，在約5 5 0 °C執行加熱處 理約4小時。在此加熱處理中，當正被矽化時，被加至a —Si薄膜204之表面的鎳205擴散進入a— Si薄膜204, 且使用矽化物作爲晶核進行a - S i薄膜2 0 4之結晶化。結 果，a— Si薄膜204被結晶成結晶矽薄膜204a。注意雖然 在這裡使用一熔爐在加熱處理中執行結晶化處理，另一種 方式使用燈或其他適當裝置作爲熱源，可藉由RTA (快速 熱退火）裝置來執行。在所得到的結晶矽薄膜2 04a中， 朝向結晶平面爲<1 1 1>結晶區域之主平面，且接近50%或 以上的沿著<1 1 1>結晶區域平面之區域爲沿著（1 10 )平面 或（2 11 )平面朝向的區域。此外，所得到的結晶矽薄膜 2 〇4a之結晶區域（各具有大致均勻朝向的區域）具有例 如約2μηι至約1 Ομηα之區域直徑。 然後，如圖2Β所示，由加熱處理得到的結晶矽薄膜 2〇4a以雷射光207照射，以進一步結晶結晶矽薄膜204a ’藉以得到具有改善的結晶度之結晶矽薄膜204b。使用 於此步驟中之雷射光可以是XeCl準分子雷射（波長： 3 0 8nm，脈衝寬度：4〇nSeC )或KrF準分子雷射（波長： 24 8nm)。雷射光被成形以形成基體201之表面上的細長 光束點，使得藉著以雷射光束在垂直於光束點之縱向上的 方向被掃描，基體被結晶越過整個表面。基體表面最好被 掃描，使得相鄰的光束軌跡具有重疊，且結晶矽薄膜 2 (Ma之表面上的任意點以雷射光被掃描許多次，藉以改 善均勻度。在本較佳實施例中，以約3 00mJ/cm2至約 -60- (58) (58)200427096 5 00mj/cm2 (例如 42〇mJ/cm2 )之能量密度，執行雷射光 照射步驟。此外，在本較佳實施例中，雷射光被成形以在 基體201的表面上形成具有例如約150mm之尺寸的細長 光束點’且基體2 0 ]在大致垂直於光束點之縱向的方向且 以具有約〇.05mnl之步階寬度以線順序方式被掃描。於是 ，結晶矽薄膜2 04a上的任意點以雷射光被照射總數20次 。雷射光能量應設定於適當範圍，因爲當能量太低時，結 晶度改善效果會不夠，且當能量太高時，在先前步驟中所 得到的結晶矽薄膜204a之結晶狀態會被重置（reset )。 由上述固態結晶所得到的結晶矽薄膜204a被轉成較高品 質的結晶矽薄膜204b，因爲經由藉著雷射照射之熔化/固 化處理’結晶缺陷減少。在雷射照射處理之後，所得到的 結晶砍薄膜2 0 4 b之結晶朝向及結晶區域保持爲在雷射照 射之前的結晶矽薄膜204a之結晶朝向及結晶區域，以 EBSP來觀察沒有實質的改變。然而，脊（ridge)已被形 成於結晶矽薄膜204b之表面上，具有例如約4nm至約 9nm之平均表面粗糙度Ra。 然後，藉由移除結晶矽薄膜204b之不需要的部份， 執行裝置隔離處理。經由這些步驟，形成島狀結晶矽薄膜 (半導體層）2 07，如圖2C所示，其成爲TFT之活化區 (源/汲區及通道區域）。 然後，具有例如約2 0 n m至約1 5 0 n m (在本較佳實施 例中約1 OOnm )之厚度的矽氧化物薄膜被沈積，作爲閘絕 緣薄膜208’以覆室欲成爲活化區之半導體層207。使用 -61- (59) (59)200427096 氧以RF電漿CVD方法，在約1 5〇〇c至約6〇〇°c (最好約 3 00 °C至約45 0°C )之基體溫度，藉著分解及沈積TEOS ( 四乙氧基原矽酸），形成矽氧化物薄膜。另一種方式，可 藉著使用具有臭氧氣體之TEOS，在約150°C至約600 °C ( 最好約400°C至約55〇°C )之基體溫度，以低壓CVD方法 或大乘/壓力CVD方法’形成砂氧化物薄膜。在沈積處理 之後，可以約5 00 °C至約600 °C之惰性氣體氣氛中，執行 退火處理接近1至4小時，以改善閘絕緣薄膜本身之塊特鲁 性（bulk property )及結晶矽薄膜與閘絕緣薄膜之間的特 性。 然後，藉由濺射方法，高熔化金屬被沈積至約3 00nm 至約6 0 Onm之厚度。在本較佳實施例中，鎢（w )被沈積 成約3 0 0 n m至約6 0 0 n m (例如約4 5 0 n m )之厚度。然後， 鎢膜被成型以形成閘極209。 然後，如圖2 D所示，低濃度的雜質（磷）2〗〇被植 入活化區，使用閘極209作爲一罩藉著離子摻雜方法。磷 馨 化氫（PH3 )被使用作爲摻雜氣體，加速電壓最好設定爲 例如約6〇kV至約90kV (例如約70kV )，且劑量最好設 定爲約1 X 1 0 ] 2 cm — 2至約1 X 1 0 1 4 c m — 2 (例如約8 X 1012cm_ 2)。經由此步驟，半導體層20 7之區域212，其 爲沒有被閘極209覆蓋，以低濃度的磷210被摻雜，且被 閘極罩住且沒有摻雜磷210之區域211後來將成爲TFT 之通道區域。 然後，如圖2E所示，光阻罩2 1 3形成於閘絕緣薄膜 -62- (60) (60)200427096 2 0 8上，以覆蓋閘極2 0 9。然後，閘絕緣薄膜2 0 8藉著使 用罩2 ] 3被蝕刻，藉以形成一選擇性蝕刻的閘絕緣薄膜 21 4。在本較佳實施例中，使用 CHF3作爲蝕刻氣體，藉 由RIE (反應離子蝕刻）方法來執行蝕刻處理。相對於下 方矽薄膜之蝕刻選擇性爲約1 〇 : 1，其是足夠的。用於選 擇性地鈾刻閘絕緣薄膜之方法另一種方式可以是一般電漿 蝕刻方法、ICP (感應耦合電漿）蝕刻方法，或其它適當 處理，且蝕刻氣體另一種方式可以是例如CF4或SF6之其 修 它適當CFC氣體。注意雖然在本較佳實施例中是在乾處 理中蝕刻閘絕緣薄膜2 0 8，另一種方式可藉著使用氫氟酸 或其它適當材料被濕蝕刻。在此步驟之後，蝕刻後的閘絕 緣薄膜214覆蓋半導體層207，其一部份（周圍部份）被 暴露。 然後，在移除光阻罩2 1 3之後，提供具有厚側壁之另 一光阻摻雜罩2 1 5，以覆蓋閘極2 0 9，如圖2 F所示。然後 ，高濃度的雜質（磷）216p被植入半導體層207，使用光 修 阻罩21 5藉著離子摻雜方法。磷化氫（ph3 )被使用作爲 摻雜氣體，加速電壓最好設定爲例如約60kV至約90kV ( 例如約7〇kV )，且劑量最好設定爲例如約！ x ] 〇i5cm- 2 至約8 x 1 — 2 (例如約4 x i〇]5cm - 2 )。雖然沒有被罩 215覆室之半導體層207的區域在此步驟中以磷被摻雜， 在其上出現鬧絕緣薄膜2 1 4之區域2 1 7與沒有被鬧絕緣薄 膜2 1 4覆蓋之區域2 1 8係非常不同地以磷被摻雜。 圖1 9指出摻雜輪廓。區域2〗7以磷被摻雜，經過具 -63, (61) (61)200427096 有約lOOnm厚度之上方閘絕緣薄膜214。所以，圖19中 例如約1 000A至約1 400A (約1 OOnm至約1 40nm )之深 度範圍代表被植入區域2 1 7中的矽薄膜之磷的濃度。相反 地，其上沒有閘絕緣薄膜2 1 4之區域2 1 8以磷被直接摻雜 。所以，圖19中例如約0至約400A (約0至約40nm) 之深度範圍代表被植入區域2 1 8中的矽薄膜之磷的濃度。 於是，區域2 1 7與區域2 1 8之間有一級大小或以上的濃度 差異，其是以相同摻雜步驟被摻雜，區域2 1 8中磷的實際 鲁 量大於區域2 1 7中磷的實際量接近1 0或以上的因數。此 外，在區域2 1 8中，沒有出現上方閘絕緣薄膜之區域2 1 8 中，磷離子被植入半導體層，以高於區域217中之加速電 壓，在區域2 1 7中出現上方閘絕緣薄膜，且離子以較高的 碰撞能量彼此碰撞，藉以非晶化半導體層，藉著破壞區域 2 1 8中之結晶構造。相反地，在區域2 1 7中，藉著出現閘 絕緣薄膜減少離子碰撞能量，使得半導體層沒有被非晶化 ，且保持其結晶構造。 Φ 區域217後來將成爲TFT之源/汲區，且區域218後 來將成爲其吸收區域。於是，吸收區域與源/汲區可以容 易地被形成在一起，同時被給予適於各別的區域之不同特 性。在半導體層20 7中，被光阻罩2 1 5覆蓋且沒有以高濃 度的磷216p摻雜的區域留下成爲以低濃度的磷摻雜之區 域，其形成LDD (輕度摻雜汲）區域2 1 6。藉著形成如上 所述之LDD區域2 1 6，減小位在通道區域與源/汲區間之 接面的電場，使得可以減小TFT關閉狀態漏電流，且抑 -64- (62) (62)200427096 制由於熱載子之變差，於是改善TFT之可靠度。 然後，在移除光阻罩2 1 5之後，在惰性氣氛（例如氮 氣氛）中執行第二加熱處理。在本較佳實施例中，在氮氣 氛中以約5 00 °C至約600 °C之溫度執行加熱處理30分鐘至 8小時（例如以約5 5 0 °C執行接近4小時）。在此處理中 ，以磷重重地摻雜之非晶吸收區域2 1 8提供比源/汲區2 1 7 更強的吸收作用，藉以執行吸收處理。在區域2 1 8中，已 形成能陷住鎳之缺陷、分離位置等等，使得鎳之自由能量 鲁 被降低。此外，鎳之矽薄膜的固體溶解能力藉著重重地磷 摻雜被明顯地增加。利用這些吸收力量，餘留在通道區域 2 1 1及源/汲區2 1 7中的鎳被移動進入吸收區域2 1 8，如圖 2 G中之箭頭所示。注意由於在加熱處理步驟中，觸媒元 素進動進入吸收區域2 1 8，吸收區域中之觸媒元素的濃度 約爲lxl019/cm3或以上。 注意此第二加熱處理步驟亦活化被摻雜進入源/汲區 217及LDD區域216之磷。結果，源/汲區217之片電阻 鲁 爲約0.8kQ/平方至約1.5kQ/平方，且LDD區域216之片 電阻爲約30kQ/平方至約60kQ/平方。由於吸收區域218 已被非晶化，其結晶構造完全被破壞，吸收區域2 1 8沒有 被恢復成結晶區域且沒有被活化。在本較佳實施例中，吸 收區域2 1 8之電阻値爲約1 ΜΩ/平方或以上。在此一條件 下，源/汲區沒有全部作用爲習知技術中的源/汲區。然而 ’在本發明之此較佳實施例中，吸收區域形成於與源/汲 區分的半導體層中，使得吸收區域不會干擾TFT之操作 -65- (63) (63)200427096 。此外，拉曼頻譜中非晶矽的Τ Ο -聲子尖峰P a與結晶矽 的TO—聲子尖峰Pc之間的Pa/pc比，如由雷射拉曼光譜 學所測量，在吸收區域2 1 8中比在通道區域2 1 1或源/汲 區2 1 7中更大。此外，即使在完成TFT之後保持此條件 ，因爲在此加熱處理步驟之後沒有執行高溫步驟。 然後，如圖2 Η所示，形成具有約6 0 0 n m之厚度的矽 氧化物薄膜或矽氮化物薄膜作爲中間層絕緣薄膜2 2 0。在 使用矽氧化物薄膜之情形中，最好使用具有氧之TE 0 S藉 鲁 由電漿CVD方法，或使用具有臭氧之TOES藉由低壓 CVD方法或大氣壓力CVD方法，形成矽氧化物薄膜，藉 以得到具有理想的步階覆蓋特性之中間層絕緣薄膜。此外 ’當使用SiH4與NH3作爲材料氣體藉由電漿CVD方法沈 積矽氮化物薄膜時，可以得到減少懸垂鍵之效果，此懸垂 鍵錯著供給氫原子至·活化區與閘絕緣薄膜之間的介面，使 TFT特性變差。 然後’在中間層絕緣薄膜2 2 0中做成接觸孔，且藉著 φ 使用一金屬薄膜，例如鈦氮化物與鋁的二層薄膜，.形成 TFT之電極/線221。鈦氮化物薄膜是一障壁薄膜，用於避 免鋁擴散進入半導體層。在TFT (圖2H中之222)被使 用作爲用於切換像素電極之像素TFT之情形中，由例如 ITO之透明導電薄膜做成的像素電極被連接至閘極以外的 二電極其中之一（亦即汲極），且源匯流排線被連接至另 一電極（亦即源極）。在本較佳實施例中，源極及源匯流 排，τ泉彼此集成地形成。一視頻信號經由源匯流排線被供給 - 66- (64) (64)200427096 ’且一需要的電荷根據來自閘匯流排線2 0 9之閘信號被寫 至像素電極。此外，TFT可被容易地應用至薄膜積體電路 ，在此情形中，在閘極2 09上方做成一額外的接觸孔，用 於提供需要的線。 最後’在氮氣氛或氫氣氛中以約3 5 0 °C執行退火處理 接近1小時，藉以完成TFT222，如圖2H中所示。如果需 要’由氣化砂或其匕適當材料做成的保護薄膜可被進一步 提供在TFT222上，用於保護TFT222之目的。 · 依據上述較佳實施例所製造的TFT具有非常高性能 的場效移動率約2 0 0cm2/Vs及臨限電壓約1 .5 V，且更沒 有TFT關閉狀態漏電流之異常增加，其在習知技術中經 常看到’使得漏流電穩定地表現出在約每單位W，0.1 P A 或更低之級數的非常低値。此値大致與沒有使用觸媒元素 之習知T F T所產的相同。於是，藉著本發明之不同較佳 實施例可明顯地增加產量。此外，對重覆的操作之耐性、 對偏壓電壓之耐性及對熱應力之耐性的測試中，沒有觀察 $ 到特性變差，表示比習知技術更高的可靠度。 具有雙閘構造之TFT依據本較佳實施例被製造，且 被使用作爲液晶顯示面板之主動矩陣基體上的像素T F 丁。 所得到的液晶面板，與由習知方法所製造的參考面板相比 ，具有高顯示品質，具有較低的顯示非均勻度、非常少的 由於TFT漏電流之像素缺陷及高的對比。 第三較佳實施例 -67- (65) (65)200427096 現在將敘述本發明之第三較佳實施例。本較佳實施例 是關於一製造方法，在玻璃基體上，製造具有CMOS構造 之電路，C Μ Ο S構造包括一互補組的1：1 一通道τ F T及p -通道T F Τ，其使用於主動矩陣液晶顯示裝置或一般薄膜積 體電路的周邊驅動電路中。 圖3 Α至圖3F及圖4Α至圖4Ε爲剖面圖，依序指出 用於製造本較佳實施例之TFT。 參見圖3A，最好低鹼玻璃基體或石英基體被使用作 爲基體3 0 1。低鹼玻璃基體使用於本較佳實施例中。在此 一情形中，基體受到預熱處理，以低於玻璃變形點約Ϊ 〇 °C至約2 0 °C之溫度。例如矽氧化物薄膜、矽氮化物薄膜 或矽氮氧化物薄膜之基膜形成在基體301之TFT側上， 用於避免雜質從基體3 0 1擴散。在本較佳實施例中，使用 SiH4、NH3、N20之材料氣體藉由電漿CVD方法.，矽氮氧 化物薄膜被沈積作下第一基膜3 02，且使用ΤΕ Ο S及氧的 材料氣體藉由電漿CVD方法，矽氧化物薄膜類似地被沈 積作爲第一基膜3 02上之第二基膜303。第一基膜302之 矽氮氧化物薄膜的厚度最好爲例如約25nm至約200nm ( 例如約50nm)，且第二基膜3 03之矽氧化物薄膜的厚度 最好爲例如約2 5 n m至約3 0 0 n m (例如約1 0 0 n m )。 然後，藉由例如電漿C V D方法或濺射方法之已知方 法，形成具有例如約20nm至約1 50nm (最好約30nm至 約8〇nm )之厚度的非晶矽薄膜（a— Si薄膜）3 04。在本 較佳實施例中，藉由電漿CV D方法，形成非晶矽薄膜至 -68- (66) (66)200427096 例如約5 Onm之厚度。此外，在本較佳實施例中，藉著使 用多室電漿CVD裝置，基膜3〇2與3 0 3及非晶矽薄膜 3 〇4被連續地形成，沒有暴露基體至大氣。以此方式，可 以避免基膜與a — Si薄膜（其成爲TFT中之背通道）之間 的介面之污染·，藉以減小所製造的TFT之間的特性變化 及臨限電壓的波動。 然後’小量的觸媒元素（在本較佳實施例中爲鎳） 3 〇5被加至a — Si薄膜3〇4的表面。藉著在a — Si薄膜 φ 3 04上保持鎳溶液，以一旋轉器均勻地展開溶液橫於基體 3 〇 1 ’然後乾燥基體3 0 1，來執行小量的鎳3 0 5之加入。 在本較佳實施例中，使用醋酸鎳作爲溶質，使用水作爲溶 劑’且控制溶液中的鎳濃度爲約1 0 p p m。此狀態表示於圖 3 B .中。在圖3B所示的狀態中之a — Si薄膜3 04之表面上 所加入的鎳之濃度爲約7x 1012atoms/cm2，如同由總反射 X射線螢光（TRXRF )方法所測量。除了塗覆包括觸媒元 素之溶液的方法之外，以觸媒元素摻雜非晶矽薄膜的方法 包括蒸氣相施加方法，例如電漿摻雜方法、蒸氣沈積方法 及濺射方法。當使用溶液時，容易控制欲加入的觸媒元素 之量，且非常小量的觸媒元素可容易地被加入。 然後’在惰性氣氛（例如氮氣氛）中執行加熱處理。 在約5 2 0 °C至約6 0 0 °C執行加熱處理接近！至8小時。在 本較佳實施例中，在約5 8 0 °C執行加熱處理接近1小時。 在此加熱處理中，當正被矽化時，被加至a - S i薄膜3 0 4 之表面的鎳3 0 5擴散進入a — s i薄膜3 04，且使用矽化物 -69- (67) (67)200427096 作爲晶核進行a — Si薄膜3〇4之結晶化。結果，a — Si薄 膜3 04被結晶成結晶矽薄膜3 〇4a，如圖3 c所示。注意雖 然在這裡使用〜熔爐在加熱處理中執行結晶化處理，另一 種方式可藉由能快速增加及減少溫度之RTA (快速熱退火 )裝置來執行。 然後’如圖3D所示，結晶矽薄膜3 04 a以雷射光306 被照射’以進一步結晶化結晶矽薄膜3 04a，藉以改善其 結晶度。在此步驟中，使用XeC1準分子雷射（波長：308 φ nm，脈衝寬度：4〇nsec )作爲雷射光。以約35〇mJ/cm2至 約 5 0 0mJ/cm2 (例如 420mJ/cm2 )之能量密度，執行雷射 光照射。在本較佳實施例中，雷射光被成形以在基體3 〇 j 的表面上形成具有例如約1 5 0 m m及1 m m之尺寸的細長光 束點’且基體3 0 1在大致垂直於光束點之縱向的方向且以 具有約0.0 5 mm之步階寬度以線順序方式被掃描。於是， 結晶矽薄膜3 0 4 a上的任意點以雷射光被照射總數2 0次。 由上述固態結晶所得到的結晶矽薄膜3〇4a被轉成較高品 φ 質的結晶矽薄膜3 04b，因爲經由藉著雷射照射之熔化/固 化處理，結晶缺陷減少。使用於此步驟中之雷射光可以是 脈衝振盪型或連續振盪型之YAG雷射或YV〇4雷射、KrF 準分子雷射、XeCl準分子雷射。對於各特定應用可適當 地決定結晶條件。 然後，藉著移除結晶矽薄膜3 (Mb之不需要的部份， 執行裝置隔離處理。經由這些步驟，形成島狀結晶矽薄膜 (半導體層）307η及3〇7ρ，如圖3E所示，其分別成爲n -70- (68) (68)200427096 一通道TFT及p—通道TFT之活化區（源/汲區及通道區 域）。 作爲提供p -型導電性之硼（B )可被加至η -通道 TFT及P —通道TFT之半導體層的整個表面’以例如約 ]xl〇I6/cm3至約5xl〇17/cm3之濃度，爲了控制臨限電壓之 目的。硼（B )可藉由離子摻雜方法被加入’或者當非晶 矽薄膜被沈積時，可被加至非晶矽薄膜。 然後，具有例如約2 0 n m至約1 5 0 n m (在本較佳實施 φ 例中約1 0 0 n m )之厚度的砂氧化物薄膜被沈積，作爲閘絕 緣薄膜308，以覆蓋半導體層307η及307p。使用氧以RF 電漿C V D方法，在約1 5 0 °C至約6 0 0 °C (最好約3 0 0 °C至 約4 5 0 °C )之基體溫度，藉著分解及沈積TEOS (四乙氧 基原矽酸），形成矽氧化物薄膜。在沈積處理之後，可以 約5 0 0 °C至約6 0 0 °C在惰性氣體氣氛中，執行退火處理接 近1至4小時，以改善閘絕緣薄膜本身之塊特性及結晶矽 薄膜與閘絕緣薄膜之間的介面之特性。另一種方式，閘絕 · 緣薄膜3 0 8可以是任何其它適當的包含矽之絕緣薄膜，且 可以是一單層薄膜或多層薄膜。 然後，如圖3 F所示，高熔化金屬藉由濺射方法被沈 積，然後被成型以形成閘極3 09η及3 09p。高熔化金屬可 以是一元素，選自鉋（T a )、鎢（w )、鉬（Μ 〇 )、鈦（
Ti )，含有這些元素的其中之一作爲主要成份之合金，或 這些元素之合金（典型地爲Mo - W合金或Mo— Ta合金 )。另一種方式，材料可以是鎢矽化物、鈦矽化物或鉬矽 •71- (69) 200427096 化物。在本較佳實施例中，鎢（w )被沈積至 3 0 0nm至約6 00nm (例如約4 5 0nm )之厚度。欲被 減小電阻之雜質的濃度最好是低的。當氧濃度被設 如約30ppm或更小，實現約20μΩ_或更小之電阻 然後，低濃度的雜質（磷）3 1 0被植入活化區 閘極3 09η及3 09ρ作爲罩藉著離子摻雜方法。磷 ΡΗ3 )被使用作爲摻雜氣體，加速電壓最好設定爲 60kV至約90kV (例如約 70kV )，且劑量最好設 如約 lxl〇12cm- 2 至約 1 X 1 0Mcm— 2 (例如約 2xl( )。經由此步驟，沒有被閘極3 09η及3 09p覆蓋之 薄膜3 0 7η及3 0 7p之區域成爲以低濃度的磷310摻 域3 12，且被閘極3 09η及3 09p罩住且沒有以雜質 雜之區域，後來將分別成η-通道TFT及p-通道 通道區域3 1 1 η及3 1 1 p。 然後，如圖4Α所示，提供光阻摻雜罩313及 在η-通道TFT中，提供具有一厚側壁之光阻摻雜 以覆蓋閘極309η，如圖4A所示。在p -通道丁FT 供具有更厚的側壁之光阻摻雜罩 3 1 4以覆蓋閘極 只有半導體層3 0 7p之周圍部份被暴露，如圖4A 然後，使用光阻罩3 1 3及3 1 4藉著離子摻雜方法， 磷）315被植入半導體層。最好使用磷化氫（PH3 摻雜氣體，加速電壓最好設定爲例如約60kV至約 例如約8 Ok V )，且劑量最好設定爲例如約1 X 1 〇 至約1 X 1 0]6cm — 2 (例如約5 X ] 0】5cm — 2 )。經由此 例如約 加入以 定爲例 値。 ，使用 化氫（ 例如約 定爲例 丨13 c m - 2 島狀矽 雜之區 3 10摻 TFT之 3 1 4 〇 罩3 I 3 中，提 3 0 9 p， 所示。 雜質（ )作爲 90kV ( 15 c m ~ 2 步驟， -72- (70) (70)200427096 高濃度的雜質（磷）3 1 5被植入沒有被光阻罩3 1 3罩住之 區域317中的η-通道TFT之半導體層3 0 7η。一部份的 區域317後來將成爲II 一通道TFT之源/汲區。在半導體 層3 0 7 η中，被光阻罩3 1 3覆蓋且沒有以高濃度的磷3 1 5 被摻雜之區域3 1 8成爲以低濃度的磷摻雜之區域，其形成 LDD (輕度摻雜汲）區域。在ρ -通道 TFT之半導體層 3 0 7p中，高濃度的雜質（磷）315被植入沒有被光阻罩 3 1 4罩住之區域3 1 8。在此點，區域3 1 7及區域3 1 8中之 φ η —型雜質元素（磷）315 的濃度爲例如最好約 lxl019/cm3 至約 lxl021/cm3。此外，η —通道 TFT 之 LDD 區域318中之η —型雜質元素（磷）310的濃度最好是在 例如約lxl〇17/cm3至約lxl019/cm3之範圍內，在此範圍 內區域作用爲LDD區域。藉著提供LDD區域，定位在通 道區域與源/汲區之間的接面之電場減小’使得可以減小 T F T關閉狀態漏電流且抑制由於熱載子之變差。 然後，如圖4 B所示，閘絕緣薄膜3 0 8藉著使用光阻 $ 罩313及314被蝕刻，如同它們已被使用於上述η -型雜 質摻雜步驟，藉以形成選擇性地薄化之閘絕緣薄膜3 1 9。 然後，光阻罩3 1 3及3 1 4被移除。在本較佳實施例中，薄 化閘絕緣薄膜3 0 8之步驟及移除光阻罩3 ] 3及3 1 4之步驟 藉著電漿蝕刻一起被執行爲單一步驟。換句話說’當灰化 (ashing )光阻罩3 1 3及3 ] 4時薄化閘絕緣薄膜3 0 8，其 已經由摻雜步驟被硬化。氧氣及C h氣體被使用作爲蝕刻 氣體。雖然只使用氧氣之電漿蝕刻處理足以灰化及移除光 -73- (71) 200427096 阻罩，加入例如C F 4之C F C氣體提供鈾刻爲閘 之矽氧化物薄膜的額外效果。閘絕緣薄膜之蝕刻 者調整欲被加入之C F 4氣體的量被控制。於是’ 實施例中，光阻罩3 1 3及3 1 4被完全灰化且移除 刻沒有被光阻罩3 1 3及3 1 4罩住之部份閘絕 3 0 n m之餽刻量。 在同時執行移除光阻罩之步驟及薄化閘絕緣 驟的情形中，被光阻罩罩住的部份亦被蝕刻，從 移除時開始。欲避免此，步驟可被切換至使用氧 灰化步驟，藉著在蝕刻步驟的某一點關閉CF4氣 。以此方式，可以避免在光阻罩之下的部份閘絕 全被薄化。在此步驟之後，選擇性地薄化之閘 319在半導體層之區域317及區域318上具有約 減小厚度。 然後，如圖4 C所示，擺設另一摻雜罩，以 通道TFT之半導體層307 η。然後，提供p-型 雜質（硼）321被植入ρ-通道TFT之半導體層 著使用光阻罩3 20及p-通道TFT之閘極3 09p 離子摻雜方法。二硼烷（B2H6 )最好被使用作爲 ，加速電壓最好設定爲例如約4〇kV至約80kV 65kV )，且劑量最好設定爲例如約lxl〇15cmT2 1 〇 1 6cm — 2 (例如約5 X 1 0 1 5 cm - 2 )。在此步驟中 的硼32 1被植入閘極3 09p下方之通道區域3 1 lp —通道TFT之半導體層30 7p的區域。由於半導 絕緣薄膜 速率可藉 在本較佳 ，同時會虫 緣薄膜約 薄膜之步 光阻罩被 Φ 氣之只有 體之供給 緣薄膜完 絕緣薄膜 7 011 m 之 覆蓋 η -導電性之 Φ 307ρ ，藉 作爲罩的 摻雜氣體 (例如約 至約lx ，高濃度 以外的P 體層以硼 -74- (72) (72)200427096 被摻雜經過上方閘絕緣薄膜3 1 9，厚的上方閘絕緣薄膜之 區域3 2 2及已被薄化的上方閘絕緣薄fl吴之區域3 2 3以不同 量的硼被摻雜，所以將具有不同的結晶條件。在薄的閘絕 緣薄膜之區域3 2 3中，與區域3 2 2相比，硼濃度較高。此 外，在薄的上方閘絕緣薄膜3 1 9之區域3 23中，硼離子以 比區域3 22高的加速電壓被植入半導體層，且離子彼此以 較筒的碰撞能量碰撞，使得結晶構造在區域3 2 3中被破壞 較多。相反地，在區域322中，離子碰撞能量藉著出現閘 φ 絕緣薄膜而被減小，使得保持半導體層之理想的結晶構造 〇 經由此步驟，已預先以低濃度的η -型雜質（磷） 3 10被摻雜之區域3 22的導電型式從η型被轉換成ρ型， 且區域3 22後來將成爲TFT之源/汲區。此外，已預先以 高濃度的磷3 1 5被摻雜之區域3 2 3進一步以高濃度的硼 3 2 1被摻雜，且其結晶構造被破壞，使得區域3 2 3作用爲 一吸收區域。於是，吸收區域及源/汲區可容易地被一起 $ 形成，同時被給予適於各別區域之不同特性。在此點，吸 收區域3 2 3 2中之P —型雜質元素（硼）3 2 1的濃度爲例如 約1.5xl019/cm3至約3xl02】/cm3。在此步驟中，η—通道 TFT之活化區307η整個被罩320覆蓋且沒有被摻雜以硼 32 1° 然後，在光阻罩3 2 0已被移除之後，在惰性氣氛（例 如氮氣氛）中執行第二加熱處理。在本較佳實施例中，使 用共同擴散爐在約5 5 0 °C執行加熱處理接近4小時。加熱 -75- (73) (73)200427096 處理可使用其它方法，且對於各特定應用可適當地決定其 條件。在此加熱處理步驟中，被摻雜進入η -通道TFT之 半導體層3 0 7η中的源/汲區之磷增加鎳之區域的固體溶解 能力。然後，出現在通道區域3 1 1 η及L D D區域3 1 6中的 鎳從通道區域被移動至LDD區域及源/汲區3 1 7，如圖4D 之箭頭3 24所示。此外，以高濃度被摻雜進入形成在ρ -通道TFT之半導體層3 07ρ中的源/汲區外側之吸收區域 3 23之磷及硼，及於硼摻雜處理期間所產生的結晶缺陷等 φ 等，移動出現在通道區域31 lp及源/汲區3 22中的鎳，從 通道區域至源/汲區及吸收區域，如箭頭324所示。由於 鎳在加熱處理步驟中移動進入吸收區域 3 2 3，吸收區域 3 2 3中之鎳濃度爲例如約lxl019/cm3或更大。 此加熱處理步驟亦活化被摻雜進入η -通道TFT之 LDD區域316及源/汲區3 17之η—型雜質（磷）及被摻 雜進入Ρ—通道TFT之源/汲區3 22之ρ —型雜質（硼）。 結果，η —通道TFT之源/汲區3〗7之片電阻値爲約30kD/ · 平方至約6〇kn/平方。此外，ρ—通道TFT之源/汲區322 之片電阻値爲約lkD/平方至約1.5 k-Q/平方。在吸收區域 323中，由η—型雜質元素（磷）及ρ—型雜質元素（硼 )導入的載子（電子及電洞）彼此取消，且吸收區域323 受到植入損壞，因爲上方閘絕緣薄膜已被薄化。所以，吸 收區域之片電阻値爲約ΙΜΩ/平方之級數，使得區域3 23 無法作用爲一源/汲區。然而，吸收區域3 2 3是一種方式 形成在與源區及汲區分開的Ρ -通道TFT之半導體層中， -76- (74) (74)200427096 使得它不會干擾TFT中之載子的移動。所以，吸收區域 3 23之片電阻値不會防礙電晶體之操作。在此步驟之後， 拉曼頻譜中非晶矽的TO -聲子尖峰pa與結晶矽的TO — 聲子尖峰Pc之間的Pa/Pc比，如由雷射拉曼光譜學所測 量，在吸收區域3 2 3中比在通道區域31 lp或源/汲區322 中更大。 然後，如圖3 D所示，形成一中間層絕緣薄膜。矽氮 化物薄膜、矽氧化物薄膜或矽氮化物氧化物薄膜最好形成 φ 至例如約 4 00nm至約 1 5 00nm (典型地，約 6 00nm至約 1 OOOnm )之厚度。在本較佳實施例中，具有約200nm之 厚度的矽氮化物薄膜3 2 5及具有約7 00nm之厚度的矽氧 化物薄膜 3 26彼此被沈積，藉以提供雙層薄膜。使用 SiH4及NH3作爲材料氣體，藉由電漿CVD方法執行沈積 處理以連續地形成矽氮化物薄膜，及使用TEOS及〇2作 爲材料氣體形成矽氧化物薄膜。中間層絕緣薄膜可以是任 何適當的含有矽之絕緣薄膜，且可以是一單層薄膜或多層 φ 薄膜，在此情形中上層可以是有機絕緣薄膜，例如丙烯酸 薄膜。 然後，在約30CTC至約5 00°C執行另一加熱處理約3〇 分鐘至4小時，作爲氫化半導體層之步驟。執行此步驟用 於終止及非活化破壞TFT特性之懸垂鍵，藉著供給氫原 子至活化區與閘絕緣薄膜之間的介面。在本較佳實施例中 ，在約 4 1 於含有約 3 %的氫之氮氣氛中執行加熱處理 接近1小時。當足夠量的氫被包含在中間層絕緣薄膜（特 -77- (75) (75)200427096 別是矽氮化物薄膜3 2 5 )中，藉著在氮氣氛中執行加熱處 理亦可以得到此效果。可以使用的其它氫處理包括電漿氫 處理（使用由電發激勵之氫）。 然後，在中間層絕緣薄膜中做成接觸孔，且藉著使用 金屬薄膜，例如鈦氮化·物及鋁的雙層薄膜，形成T F T之 電極/線3 2 7。鈦氮化物薄膜是一障壁薄膜，用於避免鋁擴 散進入半導體層。最後，在約3 5 0 °C執行退火處理接近1 小時，藉以得到η —通道丁FT328及P -通道TFT329，如 Φ 圖4E所示。如果需要，可在閘極30911及3〇9p上做成額 外的接觸孔，用於提供電極與線3 2 7之間的需要連接。此 外，由氮化矽或其它適當的材料做成之保護薄膜可被進一 步提供在各TFT上，爲了保護TFT之目的。 如上述依據本實施例所製造的n 一通道TFT及p 一通 道TFT表現非常理想的特性，分別具有約25〇cm2/Vs至 約3 0 0 cm2/Vs及約I20cm2/Vs至約I50cm2/Vs之高場效移 動率，且分別具有約1 V至約一 1 · 5 V之臨限電壓。此外， ® 當依據本較佳實施例所製造的具有互補組的η 一通道TFT 及P—通道TFT之CMOS電路使用於例如反向器鏈（ inverter chain)及環振盪器（ring 〇scUlat〇r)中的不同 電路’電路表現比習知技術更高的可靠度及更穩定的電路 特性。 第四較佳實施例 現在將敘述本發明之第四較佳實施例。本較佳實施例 -78- (76) (76)200427096 亦關於一種方法，在玻璃基體上製造具有CMOS電路之電 路，CMOS電路包括一互補組的n-通道TFT及p-通道 TFT。 圖5A至圖5F及圖6A至6E爲剖面圖，依序地指出 製造本較佳實施例之TFT的步驟。 參見圖5A，作爲下第一基膜402之矽氮氧化物薄膜 及作爲第二基膜403之矽氧化物薄膜，以此順序形成在玻 璃基體401之TFT側上，且具有例如約50nm之厚度的a φ 一 Si薄膜404例如形成在其上，以類似於第一至第三較 佳實施例之方式。然後，如圖5 B所示，小量的鎳4 0 5被 加至a — Si薄膜404的表面，以類似於第一至第三較佳實 施例之方式。 然後，執行第一加熱處理以結晶固相的a 一 S丨薄膜 404，使用加至a— Si薄膜404之鎳405作爲觸媒，藉以 得到結晶5夕薄膜4 〇 4 a。此狀態表示於圖5 C中。然後，如 圖5D所示，以雷射光406照射結晶矽薄膜404a，以類似 0 於第一至第三較佳實施例之方式，以改善其結晶度，藉以 得到高品質的結晶矽薄膜404b。 然後，藉由移除不需要部份的結晶矽薄膜404b執行 裝置隔離處理。經由此步驟，形成島狀結晶矽薄膜4 0 7 η 及4〇7ρ，如圖5Ε所示，其將分別成爲^ 一通道tft及ρ 一通道TFT之半導體層。 然後，具有例如約1 〇〇nm之厚度的矽氧化物薄膜例 如被沈積作爲閘絕緣薄膜40 8，以覆蓋結晶矽薄膜40 7η -79- (77) (77)200427096 及407p，其將成爲活化區，以類似於第一至第三較佳實 施例之方式。然後，如圖5 F所示，高熔化金屬（本較佳 實施例中爲鎢）藉由濺射方法被沈積，然後被成型以形成 閘極409η及409p。 然後，低濃度的雜質（磷）4 1 0被植入半導體層，以 類似於第一至第三較佳實施例之方式。經由此步驟，沒有 被閘極409η及409p覆蓋之半導體層的區域407η及407p 成爲以低濃度的磷4 1 0摻雜之區域4 1 2，且沒有被閘極 魯 4 0 9η及409p罩住且沒有以雜質410摻雜之區域後來將成 爲η —通道TFT及p —通道TFT之通道區域411η及411ρ 。此狀態表示於圖5 F中。 然後，如圖6Α所示，光阻摻雜罩413擺設於η—通 道TFT中，以覆蓋閘極409η，半導體層的周圍部份被暴 露。在此時，沒有罩提供在ρ—通道TFT上，使得TFT 被完全暴露。然後，提供P -型導電性之雜質（硼）被植 入活化區，使用光阻罩413及ρ—通道TFT之閘極409ρ φ 作爲罩藉著離子摻雜方法。二硼烷（Β 2 Η 6 )最好被使用作 爲摻雜氣體，加速電壓最好設定爲例如約40kV至約80kV (例如約7〇kV )，且劑量最好設定爲例如約1 X 1 2 至約1 X ] 0 1 6 c m — 2 (例如約7 X 1 0】5 c m — 2 )。經由此步驟， 沒有被罩413罩住之n一通道TFT的半導體層407η的區 域4 1 5以高濃度的硼被摻雜。在閘極4 0 9ρ下方的通道區 域411ρ以外的Ρ —通道TFT之半導體層407ρ之區域416 以高濃度的硼4 1 4被摻雜。已預先以低濃度的η -型雜質 -80- (78) (78)200427096 (隣）搶雜之區域416的導電型式從η型被轉換成p型， 藉著高濃度的P -型雜質（硼）。在此點，區域4 1 5及區 域4 1 6中的p —型雜質元素（硼）之濃度最好爲約1 . 5 X 1 0]9/cm3 至約 3 X 1 021/cm3。 然後，如圖6B所示，閘絕緣薄膜4 0 8被蝕刻，藉著 使用光阻罩413及p —通道TFT之閘極4 0 9p，其已被使 用於η -型雜質摻雜步驟，以形成選擇性地薄化之閘絕緣 薄膜 4 1 7。在本較佳實施例中，閘絕緣薄膜被鈾刻約 馨 5 0nm，使用CHF3作爲蝕刻氣體藉由RIE (反應離子蝕刻 )方法。用於選擇性地蝕刻閘絕緣薄膜之方法另一種方式 可以是一般電漿蝕刻方法，且蝕刻氣體另一種方式可以是 例如CF4或SF6之其它適當的CFC氣體。注意雖然在本 較佳實施例中閘絕緣薄膜408被蝕刻於乾處理中，另一種 方式可以是藉由使用氫氟酸或其它適當的材料被濕蝕刻。 經由此步驟’在沒有被p-通道TFT之閘極409ρ或罩 413覆蓋的區域中，閘絕緣薄膜408被薄化。在本較佳實 φ 施例中，控制鈾刻處理使得蝕刻量爲例如約5 Onm。所以 ，在η —通道TFT的半導體層407η之區域415及p -通 道TFT的半導體層4 07ρ之區域416上，選擇性地薄化之 閘絕緣薄膜4 1 7的厚度爲例如約5 Onm。 然後，在光阻罩4 1 3被移除之後，提供光阻摻雜罩 418及419，如圖6C所示。在η—通道TFT之半導體層 4 0 7η上提供具有厚側壁之光阻摻雜罩4 1 8，以覆蓋閘極 4〇9η，如圖6C所示。在ρ —通道TF 丁中，提供具有更厚 -81 - (79) 200427096 的側壁之光阻摻雜罩4 1 9以覆蓋閘極409p，只有 4〇7p之周圍部份被暴露，如圖6C所示。然後，高 雜質（磷）420被植入半導體層，使用光阻罩418 藉由離子摻雜方法。最好使用磷化氫（PH3 )作爲 體，加速電壓最好設定爲例如約60kV至約90kV ( 7〇kV)，且劑量最好設定爲例如約2xl015cm—2至 1016cm — 2 (例如約5 X 1 015cm — 2 )。當在此步驟中 罩418及419覆蓋之半導體層407η及407p的區域 摻雜經過上方閘絕緣薄膜4 1 7，已被薄化的上方閘 膜4 1 7之區域及其它區域以非常不同的方式以磷摻 於上方閘絕緣薄膜4 1 7的厚度之差異。 圖19指出摻雜輪廓。區域422以磷被摻雜經 例如約 1 00 nm之厚度的上方閘絕緣薄膜4 1 7。所 1 9中之例如約1 0 0 0 A至約1 5 0 0 A (約1 0 0 nm至約 )之深度範圍代表被植入區域4 2 2中之矽薄膜的磷 。相反地，在區域424η及424p中，在本較佳實施 方閘絕緣薄膜已被薄化至例如約5 Oiim。所以，圖 如約5 Ο Ο A至約1 Ο Ο Ο A (約5 0 n m至約1 Ο Ο η m )之 圍代表被植入區域4 2 4 η及4 2 4 p中之磷的濃度。於 區域422與上方閘絕緣薄膜已被薄化的區域424η ； 之間有明顯的濃度差異，雖然這些區域在相同的摻 中被摻雜，區域424η及42 4ρ中磷之實際量大於區 中約5或更大的因數。此外，在上方閘絕緣薄膜已 的區域4 2 4 η及42.4ρ中，磷離子被植入半導體層， 活化區 濃度的 及419 摻雜氣 例如約 約lx 沒有被 以磷被 絕緣薄 雜，由 過具有 以，圖 1 5 0 n m 之濃度 例中上 1 9中例 深度範 是，在 5： 424p 雜步驟 域4 22 被薄化 以比閘 - 82- (80) (80)200427096 絕緣薄膜厚的區域422更高的加速電壓，且離子彼此以更 高的碰撞能量碰撞，藉以非晶化半導體層，藉著破壞區域 4 2 4 η及4 2 4 p中的結晶構造。相反地，在區域4 2 2中，藉 著出現閘絕緣薄膜，減小離子碰撞能量，使得半導體層沒 有被非晶化且保持其結晶構造。 在η —通道TFT中，區域422後來將成爲tft之源/ 汲區’且區域 4 2 4 η後來將成爲吸收區域。在半導體層 4 0 7 η中，沒有被光阻罩4 1 8覆蓋且沒有以高濃度的磷4 2 〇 摻雜之區域成爲以低濃度的磷摻雜之區域，其形成LDD (輕度摻雜汲）區域。在Ρ —通道TFT中，以高濃度的雜 質（磷）420摻雜之區域424p後來將成爲吸收區域，且 沒有被光阻罩4 1 9覆蓋且沒有以高濃度的磷摻雜之區域 423成爲ρ —型雜質區域，且後來將成爲p 一通道TFT之 源/汲區。在此點，吸收區域4 2 4 η及4 2 4 ρ以硼4 1 4 (在先 則步驟中）及以局濃度的磷420 (在目前步驟中）被摻雜 。於是，吸收區域及源/汲區可以容易地被一起形成，同 時給予適於各別的區域之不同特性。在此點，吸收區域 4 24η及4 24ρ中的η-型雜質元素（磷）之濃度例如最好 爲約1 X 1 0 ]9 / C m °至約1 X 1 〇2 V c m 3。此外，η 一通道T F τ之 LDD區域421中的η一型雜質元素（磷）41〇之濃度例如 最好爲約1 X 1 0] 7/cm3至約1 X 1 019/cm3之範圍內，在此範 圍內區域作用爲LDD區域。 然後’在光阻罩4 1 8及4 1 9被移除之後，在惰性氣氛 (例如氮氣氛）中執行第二加熱處理。在本較佳實施例中 -83- (81) (81)200427096 ，在約5 5 0 °C執行加熱處理接近4小時。在此加熱處理步 驟中，以高濃度分別被摻雜進入形成在半導體層407η及 4 〇7ρ中之源/汲區的外側之吸收區域424η及4 24ρ之磷及 硼，增加區域對於鎳之固體溶解能力，且亦形成鎳之分開 場所。此外，在摻雜步驟中區域424η及42 4ρ被非晶化， 因爲上方閘絕緣薄膜已被薄化，且鎳之自由能量被降低’ 使得結晶缺陷及懸垂鍵亦作用爲鎳之分開場所。這些因數 協同作用地增加吸收效果。結果，在η —通道TFT之半導 馨 體層407η中，出現在通道區域411n、LDD區域421及源 /汲區422中之鎳從通道區域被移動至LDD區域、源/汲區 及吸收區域424η，如圖6D中的箭頭425所示。雖然只以 磷摻雜的源/汲區422具有吸收效果，以更多的磷被摻雜 且被非晶化且亦以硼摻雜的吸收區域424η，具有更高的 吸收能力，使得鎳被收集進入吸收區域424η。此外，在ρ 一通道TFT之半導體層40 7ρ中，形成在源/汲區外側的吸 收區域424ρ具有非常高的吸收能力，如同η—通道TFT φ 之吸收區域424η，於是移動出現在通道區域41 lp及源/汲 區4 2 3中之鎳，從通道區域至源/汲區及至吸收區域，如 箭頭42 5所示。在用於吸收之第二加熱處理中，觸媒元素 移動進入吸收區域424n及424p，使得其中之觸媒元素的 濃度例如最好爲約〗xl〇19/cm3或更大。 此加熱處理步驟亦活化被摻雜進入η -通道TF T之 LDD區域421及源/汲區422的η—型雜質（磷）及被摻 雜進入Ρ —通道TFT之源/汲區42 3的ρ —型雜質（硼）。 -84- (82) (82)200427096 結果，η —通道 TFT之源/汲區 422的片電阻値爲約 0.5kD/平方至約ΙΙςΩ/平方，且LDD區域421之片電阻値 爲約30kn/平方至約60kQ/平方。此外，ρ—通道TFT之 源/汲區423的片電阻値爲約lkQ/平方至約ukn/平方。 然而，吸收區域424η及424p已被完全非晶化，使得其結 晶度無法被上述加熱處理恢復，且這些區域成爲非晶成份 。雖然這些區域具有非常高的電阻，它們與源或汲區分開 地形成，不會干擾TFT之操作期間的載子之移動。在此 鲁 步驟之後，拉曼頻譜中非晶矽的TO -聲子尖峰P a與結晶 矽的TO —聲子尖峰Pc之間的pa/pc比，如由雷射拉曼光 譜學所測量，在吸收區域中比在通道區域或源/汲區中更 大。即使在完成TFT之後保持此條件，因爲在此加熱處 理步驟之後沒有執行高溫步驟。 然後，如圖6E所示，形成一中間層絕緣薄膜。在本 較佳實施例中，具有例如約200nm之厚度的矽氮化物薄 膜426及具有例如約700nm之厚度的矽氧化物薄膜427 φ 被彼此沈積，藉以提供雙層薄膜。然後，在約3 00 °C至約 5 〇 0 °C執行另一加熱處理約1小時。執行此步驟用於終止 及非活化破壞TFT特性之懸垂鍵，藉著從中間層絕緣薄 膜（特別是矽氮化物薄膜426 )供給氫原子至半導體層與 閘絕緣薄膜之間的介面。 然後，在中間層絕緣薄膜中做成接觸孔，且藉著使用 例如雙層薄膜的鈦氮化物及鋁，形成TFT之電極/線428 。鈦氮化物薄膜是一障壁薄膜，用於避免鋁擴散進入半導 - 85 - (83) (83)200427096 體層。最後，在約3 5 0 °C執行退火處理接近1小時，藉以 得到η—通道TFT429及p —通道TFT430’如圖6E所示 。如果需要，在閘極409η及409ρ上可做成額外的接觸孔 ，用於提供電極與線4 2 8之間的需要連接。此外，在各 TFT上可進一步提供由氮化矽或其它適合的材料做成之保 護薄膜，爲了保護TFT之目的。 依據本較佳實施例所製造之各TFT表現理想的場效 移動率及理想的臨限電壓，如同第三較佳實施例。此外， 鲁 由於本較佳實施例之η-通道TFT及p-通道TFT各具有 專屬吸收區域，具有在半導體層中強的吸收能力，可以執 行強的吸收處理，藉以進一步減小通道區域與源/汲區之 間的接面中及通道區域中的鎳濃度。依據本較佳實施例所 製造的η —通道TFT及p —通道TFT表現出TFT關閉狀態 漏電流沒有異常增加，此異常增加常見於習知技術，且對 重覆的操作之耐性、對偏壓電壓之耐性及對熱應力之耐性 的測試中，沒有觀察到特性變差，表示比習知技術之半導 φ 體裝置更高的可靠度。 此外，在本較佳實施例中，對於各η -通道TFT及p 一通道T F T，吸收區域可形成於源/汲區形成步驟中。所 以，可以減少吸收處理之額外步驟（光石印步騾、摻雜步 驟及退火步驟）。結果，可以簡化製造方法，同時減小半 導體裝置之製造成本並改善產量。此外，當依據本較佳實 施例所製造的具有互補組的η -通道T F T及p —通道T F T 之C Μ Ο S電路使用於例如反向器鏈及環振盪器中的不同電 -86- (84) (84)200427096 路，電路表現出比第三較佳實施例更高的可靠度及更穩定 的電路特性。 第五較佳實施例 現在將敘述本發明之第五較佳實施例。.本較佳實施例 亦關於一種方法，在玻璃基體上製造具有CMOS電路之電 路，CMOS電路包括一互補組的n-通道TFT及p-通道 TFT ° 圖7A至圖7F及圖8A至8E爲剖面圖，依序地指出 製造本較佳實施例之TFT的步驟。 參見圖7A，作爲下第一基膜5 02之矽氮氧化物薄膜 及作爲第二基膜5 03之矽氧化物薄膜，以此順序形成在玻 璃基體501之TFT側上，且具有例如約50nm之厚度的a 一 S i薄膜5 0 4例如形成在其上，以類似於第一至第三較 佳實施例之方式。然後，如圖7 B所示，小量的鎳5 0 5被 加至a — S 1薄膜5 0 4的表面，以類似於第一至第三較佳實 施例之方式。 然後，執行第一加熱處理以結晶固相的a 一 S i薄膜 504，使用加至a-Si薄膜504之鎳505作爲觸媒，藉以 得到結晶矽薄膜5 04 a。此狀態表示於圖7 c中。然後，如 圖7D所示，以雷射光5 0 6照射結晶矽薄膜5 04 a，以類似 於第一至第二較佳實施例之方式，以改善其結晶度，藉以 得到高品質的結晶矽薄膜5 0 4 b。 然後’藉由移除不需要部份的結晶矽薄膜5 〇 4 b執行 (85) (85)200427096 裝置隔離處理。經由此步驟，形成島狀結晶矽薄膜5 0 7 η 及5 0 7ρ ’如圖7Ε所示，其將分別成爲^一通道TFT及ρ 一通道TFT之半導體層。 然後’具有例如約1 〇 〇 n m之厚度的矽氧化物薄膜例 如被沈積作爲閘絕緣薄膜5 0 8，以覆蓋結晶矽薄膜5 0 7η 及5 07ρ ’其將成爲活化區，以類似於第一至第三較佳實 施例之方式。然後，如圖7F所示，高熔化金屬（本較佳 實施例中爲鎢）藉由濺射方法被沈積，然後被成型以形成 · 閘極509η及509ρ。 然後，低濃度的雜質（磷）5 1 0被植入半導體層，以 類似於第一至第三較佳實施例之方式。經由此步驟，沒有 被閘極509η及509ρ覆蓋之半導體層的區域507η及50 7ρ 成爲以低濃度的磷 5 1 0摻雜之區域 5 1 2，且沒有被閘極 5 0 9η及5 0 9ρ罩住且沒有以雜質510摻雜之區域後來將成 爲η —通道TFT及ρ —通道TFT之通道區域511η及511ρ 。此狀態表示於圖7F中。 φ 然後，提供光阻摻雜罩5 1 3及5 1 4，如圖8 Α所示。 在η—通道TFT之半導體層5 07η上提供具有厚側壁之光 阻摻雜罩513，以覆蓋閘極5 09η，如圖8Α所示。在ρ — 通道TFT中，提供具有更厚的側壁之光阻摻雜罩5 1 4，以 覆蓋閘極5 09p，只有活化區5 0 7p之周圍部份被暴露，如 圖8 A所示。然後，高濃度的雜質（磷）5 1 5被植入半導 體層，使用光阻罩5 1 3及5 1 4藉由離子摻雜方法。最好使 用磷化氫（PH3 )作爲摻雜氣體，加速電壓最好設定爲例 -88- (86) 200427096 如約60kV至約90kV (例如約80kV )，且劑量 爲例如約2 X 1 〇】5 c m — 2至約1 X 1 0】6 c m - 2 (例 1015cm — 2 )。經由此步驟，在η —通道TFT之 5 〇 7 η中，沒有被罩5 ；[ 3罩住之區域5 1 7被摻雜 的磷。在半導體層507η.中，被光阻罩513覆蓋 摻雜以高濃度的磷5 1 5之區域成爲以低濃度的磷 域，其形成LD D (輕度摻雜汲）區域。此外，在 T F Τ中，沒有被罩5〗4罩住之區域5〗8以高濃度 雜。區域517及518中η-型雜質元素（磷）51 例如最好爲約lxlOI9/cm3至約lxl021/cm3。此夕彳 道TFT之LDD區域5.16中的η—型雜質元素（磷 濃度例如最好爲約lxl017/cm3至約lxl019/cm3 ，在此範圍內此區域作用爲LDD區域。 然後，如圖8 B所示，閘絕緣薄膜5 0 8被蝕 使用光阻罩5 1 3及5 1 4，其已被使用於η -型雜 驟，以形成選擇性地薄化之閘絕緣薄膜5 1 9。在 施例中，使用 CHF3作爲蝕刻氣體藉由RIE (反 刻）方法執行蝕刻處理。經由此步驟，閘絕緣薄j 沒有被罩5 1 3及5 I 4覆蓋的區域中被薄化。在本 例中，控制蝕刻處理，使得蝕刻量爲約5 Onm。 η—通道TFT之半導體層5 07η的區域517及p — 之半導體層5 0 7ρ的區域518上，選擇性地薄化 薄膜519之厚度爲約50nm。 然後，在光阻罩5 1 3及5 1 4被移除之後，在 最好設定 如約 5 X 半導體層 以高濃度 且沒有被 摻雜之區 P-通道 的磷被摻 5的濃度 卜，η —通 )510 之 之範圍內 刻，藉著 質摻雜步 本較佳實 應離子蝕 膜5 0 8在 較佳實施 所以，在 通道TFT 之閘絕緣 η -通道 - 89 - (87) (87)200427096 TFT之半導體層5 0 7η上形成另一光阻摻雜罩5 20以覆蓋 閘極5 0 9 η，半導體層5 0 7 η的周圍部份被暴露，如圖8 C 所示。在此時，在ρ-通道TFT上沒有提供罩，使得TFT 被完全暴露。然後，提供p -型導電性之雜質（硼）5 21 被植入半導體層·，使用光阻罩5 2 0及ρ -通道TFT之閘極 5 0 9p作爲罩藉由離子摻雜方法。二硼烷（B2h6 )最好被 使用作爲摻雜氣體，加速電壓最好設定爲例如約40kV至 約80kV (例如約70kV )，且劑量最好設定爲例如約1 X φ 10】5cm_ 2 至約 1 X 1 0I6cm - 2 (例如約 7 X 1 015cm- 2 )。當 在此步驟中，沒有被罩5 20及ρ-通道TFT之閘極5 0 9p 覆蓋之半導體層5 0 7η及5 0 7p的區域被摻雜以硼經過上方 閘絕緣薄膜5 1 9，在上方閘絕緣薄膜5 1 9已被薄化的區域 524η及524p與其它區域523被摻雜以不同量的硼，且所 得到的區域具有不同的結晶條件。在區域5 24η及5 24 ρ中 ，閘絕緣薄膜3 1 9是薄的，與區域5 2 3相比，硼濃度較高 。此外，在區域524η及5 24ρ中，上方閘絕緣薄膜319是 φ 薄的，硼離子被植入半導體層，以比區域5 2 3高的加速電 壓’且離子彼此以較高的碰撞能量碰撞，使得結晶構造在 區域5 24η及5 24ρ中被破壞較多。相反地，在區域5 23中 ’離子碰撞能量藉著出現閘絕緣薄膜而被減小，使得保持 半導體層之理想的結晶構造。 經由此步驟，已預先以低濃度的η -型雜質（磷） 5 1〇摻雜之ρ—通道TFT的半導體層507ρ之區域523的 導電型式從η型被轉換成ρ型，且區域5 2 3後來將成爲 -90- (88) (88)200427096 TFT之源/汲區。此外，已預先以高濃度的磷515摻雜之 區域5 24p，被進一步摻雜以高濃度的硼521，且其結晶構 造被破壞，使得區域5 2 4 p作用爲吸收區域。類似地，η -通道TFT之半導體層5 0 7 η的區域5 24η以高濃度被摻雜 以磷及硼，如同區域5 24ρ，且其結晶構造被破壞，使得 區域5 24η作用爲吸收區域。被光阻罩5 2 0覆蓋且沒有摻 雜以硼之區域522成爲η-型雜質區域，且後來將成爲η 一通道TFT之源/汲區。於是，吸收區域及源/汲區可容易 泰 地被一起形成，同時給予適於各別的區域之不同特性。在 此點，區域524η及524p中的p —型雜質元素（硼）521 之濃度例如最好爲約1.5xl019/cm3至約3xl021/cm3。 然後，在光阻罩520被移除之後，在惰性氣氛（例如 氮氣氛）中執行第二加熱處理。在本較佳實施例中，使用 RTA (快速熱退火）處理。所使用的RTA裝置爲能在氮 氣氛中執行退火處理之裝置，同時快速增加及減小溫度， 藉著吹入高溫氮氣體至基體之表面。特別是，基體被保持 φ 在約5 5 0 °C至約7 5 0 °C約3 0秒至1 0分鐘，最好是在約 6 〇(TC至約70 (TC約1至7分鐘。在本較佳實施例中，在 約67 0 °C執行RTA處理接近5分鐘。溫度增加速率及溫度 減小速率最好爲約1 〇〇 °C /分鐘或以上（在本較佳實施例中 約2 5 0 °C /分鐘）。在此加熱處理步驟中，分別以高濃度被 摻雜進入形成在半導體層5 0 7 η及5 0 7p中的源/汲區外側 之吸收區域524η及5 24p之磷及硼，增加區域對於鎳之固 體溶解能力，且亦形成鎳之分開場所。此外，區域5 2 4η -91 - (89) (89)200427096 及5 24p在摻雜步驟中被非晶化，因爲上方閘絕緣薄膜已 被薄化，使得結晶缺陷及其中的懸垂鍵亦作用爲鎳之分開 場所。這些因數協同作用地增加吸收效果。結果，在η 一 通道TFT之半導體層507η中’出現在通道區域511η、 LDD區域516及源/汲區522中之鎳從通道區域被移動至 L D D區域、源/汲區及吸收區域5 2 4 η，如圖8 D中的箭頭 5 2 5所示。雖然只以磷摻雜的源/汲區5 22具有吸收效果， 除了磷之外以硼被摻雜且被更加非晶化之吸收區域5 2 4 η φ 具有更局的吸收能力，使得鎳被收集進入吸收區域5 2 4 η 。此外，在Ρ —通道TFT之半導體層507ρ中，形成在源/ 汲區外側的吸收區域5 24ρ具有非常高的吸收能力，如同 η—通道TFT之吸收區域524η，於是移動出現在通道區域 5 lip及源/汲區5 23中之鎳，從通道區域至源/汲區及至吸 收區域5 2 4 ρ，如箭頭5 2 5所示。在用於吸收之第二加熱 處理中，觸媒元素移動進入吸收區域524η及52 4p，使得 其中之觸媒元素的濃度例如最好爲約I xl0]9/cm3或更大 φ 〇 此加熱處理步驟亦活化被摻雜進入η -通道TFT之 LDD區域516及源/汲區522的η —型雜質（磷）及被摻 雜進入Ρ -通道TFT之源/汲區5 2 3的ρ —型雜質（硼）。 結果，η —通道 TFT之源/汲區 522的片電阻値爲約 0.5kQ/平方至約lkQ/平方，且LDD區域516之片電阻値 爲約40k-Q/平方至約801ίΩ/平方。此外，ρ—通道TFT之 源/汲區5 2 3的片電阻値爲約lk_Q/平方至約2kD/平方。在 -92- (90) (90)200427096 吸收區域524 η及524p中，由η—型雜質元素（碟）及p 一型雜質元素（硼）導入的載子（電子及電洞）彼此取消 ，且吸收區域5 2 4 η及5 2 4 p受到植入損壞’因爲上方閘絕 緣薄膜已被薄化。所以，吸收區域5 2 4 η及5 2 4 ρ之片電阻 値爲約1 〇 k Ω /平方之級數，使得區域5 2 4 η及5 2 4 Ρ無法作 用爲源/汲區。然而，吸收區域524η及524Ρ是一種方式 形成與源區及汲區分開，使得它不會干擾TFT中之載子 的移動。所以，吸收區域5 2 4 η及5 2 4 ρ之片電阻値不會防 馨 礙電晶體之操作。在此步驟之後’拉曼頻譜中非晶矽的 TO—聲子尖峰Pa與結晶矽的TO—聲子尖峰Pc之間的 Pa/Pc比，如由雷射拉曼光譜學所測量，在吸收區域524n 及524p中比在通道區域或源/汲區中更大。 然後，如圖8 E所示，形成一中間層絕緣薄膜。在本 較佳實施例中’具有例如約2 0 0 nm之厚度的矽氮化物薄 膜5 2 6及具有例如約7 0 〇 n m之厚度的砂氧化物薄膜5 2 7 被彼此沈積，藉以提供雙層薄膜。然後’在約3 00 °C至約 φ 5 〇 〇 °C執行另一加熱處理約1小時。執行此步驟用於終止 及非活化破壞TFT特性之懸垂鍵，藉著從中間層絕緣薄 膜（特別是矽氮化物薄膜526 )供給氫原子至半導體層與 閘絕緣薄膜之間的介面。 然後，在中間層絕緣薄膜中做成接觸孔，且藉著使用 一金屬薄膜，例如雙層薄膜的鈦氮化物及鋁’形成TFT 之電極/線5 2 8。最後，在約3 5 0 °C執行退火處理接近1小 時，藉以得到n一通道丁打5 2 9及ρ —通道TFT 5 3 0，如圖 -93- (91) 200427096 8 E所示。如果需要，在閘極5 0 9 η及5 0 9 p上可做成額外 的接觸孔，用於提供電極與線5 2 8之間的需要連接。此外 ，在各TFT上可進一步提供由氮化矽或其它適合的材料 做成之保護薄膜，爲了保護T F T之目的。
依據本較佳實施例所製造之各TFT表現理想的場效 移動率及理想的臨限電壓，如同第三及第四較佳實施例。 此外，如同第四較佳實施例，由於本較佳實施例之；η -通 道TFT及ρ-通道TFT各具有專屬吸收區域，具有在半 導體層中強的吸收能力，可以執行強的吸收處理，藉以進 一步減小通道區域與源/汲區之間的接面中及通道區域中 的鎳濃度。依據本較佳實施例所製造的η -通道TFT及ρ -通道TFT表現出TFT關閉狀態漏電流沒有異常增加， 此異常增加常見於習知技術，且對重覆的操作之耐性、對 偏壓電壓之耐性及對熱應力之耐性的測試中，沒有觀察到 特性變差，表示比習知技術之半導體裝置更高的可靠度。
此外，在本較佳實施例中，如同第四較佳實施例，對 於各η-通道TFT及ρ —通道TFT，吸收區域可形成於源/ 汲區形成步驟中。所以，可以減少吸收處理之額外步驟（ 光石印步驟、摻雜步驟及退火步驟）。結果，可以簡化製 造方法，同時減小半導體裝置之製造成本並改善產量。 第六較佳實施例 現在將敘述本發明之第六較佳實施例。本較佳實施例 亦關於一種方法，在玻璃基體上製造具有CMOS電路之電 -94_ (92) (92)200427096 路，CMOS電路包括一互補組的η -通道TFT及p -通道 TFT。 圖9A至圖9F及圖10A至10E爲剖面圖，依序地指 出製造本較佳實施例之TFT的步驟。 參見圖9A，作爲下第一基膜602之矽氮氧化物薄膜 及作爲第二基膜6 0 3之矽氧化物薄膜，以此順序形成在玻 璃基體601之TFT側上，且具有例如約50nm之厚度的a 一 S i薄膜6 04例如形成在其上，以類似於第一至第三較 佳實施例之方式。然後，如圖9 B所示，小量的鎳6 0 5被 加至a — S i薄膜6 0 4的表面，以類似於第一至第三較佳實 施例之方式。 然後，執行第一加熱處理以結晶固相的a — S i薄膜 6 04，使用加至a— Si薄膜604之鎳605作爲觸媒，藉以 得到結晶矽薄膜6 0 4 a。此狀態表示於圖9 C中。然後，如 圖9 D所示，以雷射光6 0 6照射結晶矽薄膜6 0 4 a，以類似 於第一至第三較佳實施例之方式，以改善其結晶度，藉以 得到局品質的結晶砂薄膜6 0 4 b。 然後，藉由移除不需要部份的結晶矽薄膜604b執行 裝置隔離處理。經由此步驟，形成島狀結晶矽薄膜60 7η 及6 07ρ ’如圖9Ε所示，其將分別成爲η —通道TFT及ρ 一通道TFT之半導體層。 然後，如圖9F所示，例如形成具有例如1 〇〇nm之厚 度的閘絕緣薄膜6 0 8，且藉由濺射方法、C V D方法或其它 適當的方法形成導電薄膜609。導電薄膜的材料可爲W、 •95- (93) (93)200427096
Ta、Ti、Mo的其中之一，其爲高熔化金屬，或其合材料 〇 然後，在導電薄膜609上形成光阻罩610及611。此 狀態如圖9F所示。然後，導電薄膜6 0 9被蝕刻以形成第 二閘極導電層6 1 2及第一閘極6 1 3。形成第二閘極導電層 612以完全覆蓋η-通道TFT之半導體層607n。第一閘極 613爲p—通道TFT之閘極。 然後，在光阻罩610及611被移除之後，提供p-型 φ 導電性之雜質（硼）614被植入p—通道TFT之半導體層 607p，使用第二閘極導電層612及第一閘極613作爲罩藉 由離子摻雜方法，如圖10A所示。二硼烷（B2H6 )最好 被使用作爲摻雜氣體，加速電壓最好設定爲例如約40kV 至約8 Ok V (例如約7 Ok V )，且劑量最好設定爲例如約1 X 1 0 1 5 c m 一 2 至約 1 X 1 0 】6 c m 一 2 (例如約 5 x 1 0 15 c m 一 2 )。經 由此步驟，在第一閘極613下方之通道區域615p以外的 P—通道TFT之半導體層60 7p的區域被摻雜以高濃度的 φ 硼 6 1 4，於是形成以p —型雜質摻雜之區域6 1 6。另一方 面，η —通道TFT之半導體層607η沒有以硼614摻雜， 因爲它完全被第二閘極導電層612覆蓋。注意雖然在本較 佳實施例中在光阻罩6 1 0及6 1 1被移除之後執行摻雜步驟 ，另一種方式可以在出現光阻罩6 1 0及6 1 1中執行，隨後 移除光阻罩6 1 0及6 1 1。 然後，如圖1 0Β所示，在第二閘極導電層6 1 2上提供 光阻摻雜罩6 1 7，使得罩6 1 7的寬度小於第二閘極導電層 -96- (94) 200427096 612，在p —通道TFT之半導體層’ 6 0 7p上，提供具有厚側 壁之光阻摻雜罩618，以覆蓋第一閘極613，只有半導體 層607p之周圍部份被暴露。
然後，使用光阻罩6 1 7及6 1 8，第二閘極導電層6 1 2 被蝕刻以形成第二閘極6 1 9，同時鈾刻閘絕緣薄膜6.0 8之 未罩住部份，以形成選擇性地薄化之閘絕緣薄膜62 0。第 二閘極6 1 9爲η -通道TFT之閘極。在此步驟中，沒有被 光阻罩618或第二閘極導電層612之閘絕緣薄膜608的部 份，從開始蝕刻處理時受到蝕刻氣氛。於是，當形成第二 閘極61 9時，閘絕緣薄膜60 8的部份被薄化。在本較佳實 施例中，控制蝕刻處理使得閘絕緣薄膜60 8被蝕刻例如約 3 Onm的蝕刻量。結果，選擇性地薄化之閘絕緣薄膜620 之薄化部份的厚度例如最好約7 0 nm。
然後，如圖10C所示，η—型雜質元素（在本較佳實 施例中爲磷）621被植入。最好使用磷化氫（ΡΗ3 )作爲 摻雜氣體，加速電壓最好設定爲例如約60kV至約90kV ( 例如約 80kV)，且劑量最好設定爲例如約2xlO]5cm 一 2 至約1 X 1 0 16cm — 2 (例如約5 X 1 0 15cm — 2 )。經由此步驟， η —通道TFT之半導體層607η的區域622，其沒有被第二 閘極619罩住，被摻雜以雜質（磷）621，且區域622後 來將成爲η-通道TFT之源/汲區。在第二閘極619下方 之區域615η，其沒有摻雜以磷，後來將成爲η-通道TFT 之通道區域。在P —通道TFT之半導體層60 7p中，高濃 度的磷62 1被植入沒有被光阻罩6 1 8罩住且閘絕緣薄膜 -97- (95) (95)200427096 620已被薄化之區域624。區域624中η —型雜質元素（ 磷）621的濃度例如爲約lxl〇19/cm3至約lxl02]/cm3’且 區域624作用爲p-通道TFT中之吸收區域。此外，沒有 被光阻罩618罩住且沒有以磷摻雜之區域623成爲P-型 雜質區域5且後來將成爲P-通道TFT之源/·汲區。 雖然以相同的摻雜步驟形成P -通道TFT之吸收區域 624及η —通道TF丁之源/汲區622，這些區域不同地以磷 摻雜，因爲吸收區域624上方之上方閘絕緣薄膜620與源 /汲區622上方的不同。區域622被摻雜以磷經過具有約 100nm厚度之上方閘絕緣薄膜620，而區域624被摻雜以 磷經過具有例如在本較佳實施例中約7 Onm厚度之上方閘 絕緣薄膜620，使得區域624被摻雜以較高濃度的磷。圖 19指出約70kV之加速電壓之摻雜輪廓。約80kV之加速 電壓之摻雜輪廓，如同在本較佳實施例中，藉著將圖19 之水平軸乘上8/7可被計算出來。所以，可以看出p-通 道TFT之吸收區域624中的磷濃度約爲η —通道TFT的 源/汲區622三倍高。此外，在上方閘絕緣薄膜的厚度被 減小之區域624中，磷離子被植入半導體層，以高於閘絕 緣薄膜是厚的之區域622中之加速電壓，且離子彼此以更 高的碰撞能量碰撞，藉以非晶化半導體層，藉著破壞區域 624中的結晶構造。相反地，在區域622中，藉著出現閘 絕緣薄膜，減小離子碰撞能量，使得半導體層沒有被非晶 化且保持其結晶構造。 然後，在光阻罩6 1 7及6 1 8被移除之後，在惰性氣氛 -98· (96) (96)200427096 (例如氮氣氛）中執行第二加熱處理。在本較佳實施例中 ，使用一共同擴散爐在約5 5 0 t執行加熱處理接近4小時 。對於加熱處理可使用其它的方法，且對於各特定應用可 適當地決定其條件。在此加熱處理步驟中，被植入η -通 道TFT之半導體層607η中的源/汲區622之磷增加區域對 於鎳之固體溶解能力。然後，出現在通道區域6 1 5 η中之 鎳從通道區域被移動至源/汲區6 2 2，如圖1 0 D之箭頭6 2 5 所示。此外，以高濃度被摻雜進入形成在ρ -通道TFT之 半導體層6 0 7 p中的源/汲區外側之吸收區域6 2 4的磷及硼 與結晶缺陷等等，其爲非晶成份，移動出現在通道區域 6 1 5p及源/汲區623中之鎳，從通道區域至源/汲區及至吸 收區域624，如箭頭625所示。由於在加熱處理步驟中鎳 移動進入吸收區域624，吸收區域624中之鎳濃度最好爲 約1 X 1 〇]9/cm3或更大。注意在本較佳實施例中，源/汲區 6 22被使用作爲η —通道TFT中之吸收區域。所以，n — 通道TFT之吸收效果小於具有專屬吸收區域624之ρ-通 道TFT。然而，可以得到某程度的吸收效果，因爲吸收區 域可形成具有大面積，且吸收所需之距離減小。 此加熱處理步驟亦活化被摻雜進入η -通道TFT之源 /汲區622的η -型雜質（磷）及被摻雜進入ρ —通道TFT 之源/汲區623的ρ —型雜質（硼）。結果，η-通道TFT 之源/汲區622的片電阻値爲約（K5kQ/平方至約lkQ/平方 ，且P—通道TFT之源/汲區623之之片電阻値爲約lkQ/ 平方至約1.5kΩ/平方。在吸收區域624中，由η —型雜質 -99- (97) (97)200427096 元素（磷）及p-型雜質元素（硼）導入的載子（電子及 電洞）彼此取消，且吸收區域6 2 4受到植入損壞，因爲上 方閘絕緣薄膜已被薄化。所以，吸收區域624之片電阻値 爲約1 OkD/平方之級數，使得區域624無法作用爲源/汲區 。然而，在P—通道TFT之半導體層中，吸收區域624是 一種方式形成與源區及汲區分開，使得它不會干擾TFT 中之載子的移動。所以，吸收區域624之片電阻値不會防 礙電晶體之操作。在此步騾之後，拉曼頻譜中非晶矽的 TO—聲子尖峰Pa與結晶矽的TO-聲子尖峰Pc之間的 P a / P c比，如由雷射拉曼光譜學所測量，在吸收區域6 2 4 中比在通道區域61 5p或源/汲區623中更大。 然後，如圖1 0E所示，形成一中間層絕緣薄膜。在本 較佳實施例中，具有例如約200nm之厚度的矽氮化物薄 膜62 6及具有例如約700nm之厚度的矽氧化物薄膜627 被彼此沈積，藉以提供雙層薄膜。 然後，在約3 00°C至約5 00 °C執行另一加熱處理約1 小時。執行此步驟用於終止及非活化破壞TFT特性之懸 垂鍵，藉著從中間層絕緣薄膜（特別是矽氮化物薄膜626 )供給氫原子至半導體層與閘絕緣薄膜之間的介面。 然後，在中間層絕緣薄膜中做成接觸孔，且藉著使用 一金屬薄膜，形成TFT之電極/線62 8，藉以完成η-通道 TFT629及Ρ -通道TFT630，如圖10Ε所示。如果需要， 在閘極6 1 9及6 ] 3上可做成額外的接觸孔，用於提供電極 與線6 2 8之間的需要連接。 -100- (98) (98)200427096 依據本較佳實施例所製造之各TFT表現理想的場效 移動率’如同上述其它較佳實施例。此外，在本較佳實施 例中’與第三至第五較佳實施例相比，在形成各η _通道 TFT及ρ—通道TFT之源/汲區與吸收區域之步驟中，閘 極可被使用作爲摻雜罩。所以，可以進一步減少光石印步 驟’使得可以簡化製造方法，同時減小半導體裝置之製造 成本並改善產量。 第七較佳實施例 現在將敘述本發明之第七較佳實施例。本較佳實施例 亦關於一種方法，在玻璃基體上製造具有CMOS電路之電 路，CMOS電路包括一互補組的η-通道TFT及ρ —通道 TFT 〇 圖11A至圖11F及圖12A至12E爲剖面圖，依序地 指出製造本較佳實施例之TFT的步驟。 參見圖11A，作爲下第一基膜702之矽氮氧化物薄膜 及作爲第二基膜7 03之矽氧化物薄膜，以此順序形成在玻 璃基體701之TFT側上，且具有例如約5〇nm之厚度的a 一 Si薄膜704例如形成在其上，以類似於第一至第三較 佳實施例之方式。然後，如圖Π B所示，小量的鎳70 5被 加至a - Si薄膜704的表面，以類似於第一至第三較佳實 施例之方式。 然後，執行第一加熱處理以結晶固相的a - S i薄膜 7 0 4，使用加至a - S i薄膜7 0 4之鎳7 0 5作爲觸媒，藉以 -101 - (99) (99)200427096 得到結晶矽薄膜7(Ua。此狀態表示於圖〗丨c中。然後， 如圖1 1D所示，以雷射光7 0 6照射結晶矽薄膜7〇4a，以 類似於第一至第三較佳實施例之方式，以改善其結晶度， 錯以得到局品質的結晶砂薄膜7 〇 4 b。 然後’藉由移除不需要部份的結晶矽薄膜7〇4b執行 裝置隔離處理。經由此步驟，形成島狀結晶矽薄膜7〇7ll 及707p，如圖11E所示，其將分別成爲n —通道TFT及p 一通道TFT之半導體層。 鲁 然後，例如形成具有例如約1 0 0 n m之厚度的閘絕緣 薄膜708，且藉由濺射方法、CVD方法或其它適當的方法 形成導電薄膜709。導電薄膜的材料可爲w、Ta、Ti、Mo 的其中之一，其爲高熔化金屬，或其合材料。在本較佳實 施例中，使用W。然後，在導電薄膜7 0 9上形成光阻罩 7 1 0及7 1 1。罩7 1 0及7 1 1爲用於形成閘極之罩。在本較 佳實施例中，第二閘極導電層被使用作爲一罩，用於形成 其中提供P —型導電性之雜質元素被加至η-通道TFT中 φ 之半導體層的區域（吸收區域）。所以，η —通道TFT之 罩7 1 〇的寬度大於P —通道TFT之罩7 1 1。此狀態如圖 1 1 F所示。 然後，導電薄膜709被鈾刻以形成第二閘極導電層 712及第一閘極713。在n一通道TFT中，第二閘極導電 層712覆蓋半導體層707n，只有半導體層707 η的周圍部 份被暴露。第一閘極7 1 3爲ρ —通道TFT之閘極。然後， 在光阻罩7 1 0及7 ] 1被移除之後，提供p -型導電性之雜 -102 - (100) (100)200427096 質（硼）7 1 4被植入半導體層，使用第二閘極導電層7 J 2 及第一閘極7 1 3作爲罩藉由離子摻雜方法，如圖1 2 A所 示。二硼烷（B2H6 )最好被使用作爲摻雜氣體，加速電壓 最好設定爲例如約40kV至約80kV (例如約7〇kV )，且 劑量最好設定爲例如約1 X 1 0 15 c m — 2至約1 X 1 〇 16 c m — 2 ( 例如約5 X 1 0 15cirT 2 )。經由此步驟，η-通道TFT之半 導體層7〇7n的區域716，其沒有被第二閘極導電層712 罩住，以硼被摻雜。在ρ —通道TFT之半導體層707ρ中 ，第一閘極7 1 3下方之通道區域7 1 5 ρ以外的區域7 1 7被 摻雜以7 1 4。在此點，區域7 1 6及區域7 1 7中之ρ —型雜 質元素（硼）的濃度例如最好爲約1.5xl〇I9/cm3至約 3 X 1 021 /cm3 〇 然後，形成光阻罩7 1 8，用於蝕刻η -通道TFT之第 二閘極導電層712成一預定圖案，且形成光阻罩719，用 於形成P -通道TFT之半導體層中的吸收區域。形成罩 7 1 8使得罩7 1 8之寬度小於第二閘極導電層7 1 2。此狀態 表示於圖1 2 B。 然後，藉由鈾刻處理在η—通道TFT中形成具有預定 形狀之第二閘極 720。在本較佳實施例中，使用以 2 5/25 / 1 0 ( seem )之流動速率比的CF4、Cl2、〇2之鈾刻氣 體藉由ICP (感應耦合電漿）蝕刻方法，且藉著以約ipa 之壓力供給約5 0 〇 W的RF (約1 3 . 5 6 Μ Η z )功率經過線圈 電極，執行蝕刻處理。且對基體（樣品階段）供給約 1 5 0 W的R F (約1 3 . 5 6 Μ Η ζ )功率，藉以施加一負自動偏 -103- (101) (101)200427096 壓電壓。在此蝕刻步驟中，沒有被第二閘極導電層7 1 2或 光阻罩7 1 9罩住之閘絕緣薄膜7 0 8的部份，從開始蝕刻處 理時受到蝕刻氣氛。於是，閘絕緣薄膜7 0 8的部份被薄化 。藉著調整蝕刻氣體之間的流動速率比，可以控制閘絕緣 薄膜7 〇 8被薄化的量。在本較佳實施例中，控制蝕刻處理 使得閘絕緣薄膜7 0 8被蝕刻例如約5 Onm的蝕刻量。於是 ’在此步驟中，當形成第二閘極7 2 0時，閘絕緣薄膜7 0 8 被薄化，藉以得到選擇性地薄化之閘絕緣薄膜7 2 1。在本 較佳實施例中，閘絕緣薄膜7 2 1之薄化部份的厚度最好例 如爲約50nm。第二閘極720爲η—通道TFT之閘極。 然後，如圖12C所示，高濃度的雜質（磷）722藉由 離子摻雜方法被植入半導體層。在n —通道TFT之半導體 層7 0 7η中，磷被植入閘極72〇下方以外的區域，而在p 一通道TFT中，磷被植入沒有被光阻罩719罩住之半導 體層7 Ο 7p的區域，其形成有厚側壁以覆蓋閘極7〗3，只 有半導體層7〇7p之周圍部份被暴露。最好使用磷化氫（ PI )作爲摻雜氣體，加速電壓最好設定爲例如約6〇kV 至約90kV (例如約70kV ),且劑量最好設定爲例如約2 X 1 〇15cm_ 2 至約 1 X i 0i6cm - 2 (例如約 $ χ ! 〇15cm — 2 )。半 導體層被摻雜以磷722經過上方閘絕緣薄膜721。所以， 鬧絕緣薄膜已被薄化之區域及其它區域，由於上方閘絕緣 薄膜72 1之厚度的差異，以非常不同地方式被摻雜以磷。 圖1 9指出摻雜輪廓。區域7 2 3以磷被摻雜經過具有 例如約1 0 0 n m之厚度的上方閘絕緣薄膜7 2丨。所以，圖 -104 - (102) (102)200427096 19中之例如約ΙΟΟΟΑ至約1 5 0 0A (約l〇0nm至約15〇nm )之深度範圍代表被植入區域723中之矽薄膜的磷之濃度 。相反地，在區域7 25η及7 25p中，在本較佳實施例中上 方閘絕緣薄膜已被薄化至例如約5 Onm。所以’圖1 9中例 如約5 0 0A至約1 0 0 0A (約50nm至約l〇0nm )之深度範 圍代表被植入區域725η及725p中之磷的濃度。於是，在 區域723與上方閘絕緣薄膜已被薄化的區域725η及725p 之間有明顯的濃度差異，雖然這些區域在相同的摻雜步驟 · 中被摻雜，區域72 5 η及725p中磷之實際量大於區域723 中約5或更大的因數。此外，在上方閘絕緣薄膜已被薄化 的區域725η及725p中，磷離子被植入半導體層，以比閘 絕緣薄膜厚的之區域723更高的加速電壓，且離子彼此以 更高的碰撞能量碰撞，藉以非晶化半導體層，藉著破壞區 域72 5 η及7 2 5p中的結晶構造。相反地，在區域723中， 藉著出現閘絕緣薄膜，減小離子碰撞能量，使得半導體層 沒有被非晶化且保持其結晶構造。 在η-通道TFT中，位在閘極72 0下方且沒有摻雜以 磷之區域715η及區域723與區域72 5η後來將分別成爲η 一通道TFT之源/汲區與吸收區域。在ρ—通道TFT中， 以高濃度的雜質（磷）722摻雜之區域72 5p後來將成爲 吸收區域，且被光阻罩7 1 9覆蓋且沒有被摻雜以高濃度的 磷之區域7 24成爲ρ -型雜質區域，且後來將成爲ρ-通 道TFT之源/汲區。在此點，吸收區域72 5η及72 5p以硼 7 14 (在先前步驟中）及以高濃度的磷722 (在目前步騾 -105- (103) (103)200427096 中）被摻雜。於是，吸收區域及源/汲區可以容易地被一 起形成，同時給予適於各別的區域之不同特性。在此點， 吸收區域7 2 5 η及7 2 5 p中的n —型雜質元素（磷）7 2 2之 濃度例如最好爲約lxl〇I9/cm3至約lxl〇21/cm3。 然後，在光阻罩7 1 8及7 1 9被移除之後，在惰性氣氛 (例如氮氣氛）中執行第二加熱處理。在本較佳實施例中 ，使用 RTA (快速熱退火）處理。特別是，藉著使用 RTA裝置，能藉由將高壓氮氣吹至基體的表面快速增加及 減小溫度，在氮氣氛中於約6 7 0 °C執行RT A處理接近5分 鐘。在此加熱處理步驟中，分別以高濃度被摻雜進入形成 在半導體層707η及707p中的源/汲區外側之吸收區域 7 2 5 η及72 5p之磷及硼，增加區域對於鎳之固體溶解能力 ，且亦形成鎳之分開場所。此外，區域72 5 η及72 5p在摻 雜步驟中被非晶化，因爲上方閘絕緣薄膜已被薄化，使得 結晶缺陷及其中的懸垂鍵亦作用爲鎳之分開場所。這些因 數協同作用地增加吸收效果。結果，在η -通道TFT之半 導體層707η中，出現在通道區域715η及源/汲區723中 之鎳從通道區域被移動至源/汲區及吸收區域72 5 η，如圖 1 2D中的箭頭726所示。雖然只以磷摻雜的源/汲區723 具有吸收效果，以更多的磷摻雜且被非晶化且亦以硼摻雜 之吸收區域72 5η，具有更高的吸收能力，使得鎳被收集 進入吸收區域72 5 η。此外，在Ρ—通道TFT之半導體層 7 0 7p中，形成在源/汲區外側的吸收區域7 25p具有非常高 的吸收能力，如同η—通道TFT之吸收區域72 5 η，於是 -106- (104) (104)200427096 移動出現在通道區域71 5p及源/汲區724中之鎳，從通道 區域至源/汲區及至吸收區域7 2 5 p，如箭頭72 6所示。在 用於吸收之第二加熱處理中，觸媒元素移動進入吸收區域 7 2 5 η及72 5p，使得其中之觸媒元素的濃度例如最好爲約 lxl0]9/cm3 或更大。 此加熱處理步驟亦活化被摻雜進入η -通道TFT之源 /汲區7 23的η —型雜質（磷）及被摻雜進入p —通道TFT 之源/汲區724的p —型雜質（硼）。結果，η—通道TFT 之源/汲區723的片電阻値爲約0.51<:Ω/平方至約lkQ/平方 ，且P —通道TFT之源/汲區724之片電阻値爲約lkD/平 方至約2kQ/平方。然而，吸收區域725 η及72 5p已被完 全地非晶化，使得其結晶度無法被上述加熱處理恢復，於 是這些區域成爲具有非晶成份。雖然這些區域具有非常高 的電阻，它們被形成與源或汲區分開，在TFT之操作期 間不會干擾載子之移動。在此步驟之後’拉曼頻譜中非晶 矽的TO-聲子尖峰Pa與結晶矽的TO—聲子尖峰Pc之間 的 Pa/Pc比，如由雷射拉曼光譜學所測量，在吸收區域 72 5 η中比在通道區域或源/汲區中更大。此外，即使在完 成TFT之後保持此條件，因爲在此加熱處理步驟之後沒 有執行高壓步驟。 然後，如圖1 2E所示，形成一中間層絕緣薄膜。在本 較佳實施例中，具有例如約 2 OOnm之厚度的矽氮化物薄 膜7 2 7及具有例如約7〇〇nm之厚度的矽氧化物薄膜728 被彼此沈積，藉以提供雙層薄膜。 -107- (105) (105)200427096 然後，在約300°C至約5 00 °C執行另一加熱處理約1 小時。執行此步驟用於終止及非活化破壞TFT特性之懸 垂鍵，藉著從中間層絕緣薄膜（特別是矽氮化物薄膜727 )供給氫原子至半導體層與閘絕緣薄膜之間的介面。 然後，在中間層絕緣薄膜中做成接觸孔，且藉著使用 一金屬薄膜，形成TFT之電極/線729，藉以完成η-通道 TFT 730及ρ —通道TFT 7 31，如圖12Ε所示。如果需要， 在閘極7 1 3及720上可做成額外的接觸孔，用於提供電極 與線7 2 9之間的需要連接。 依據本較佳實施例所製造之各TFT表現理想的場效 移動率，如同上述其它較佳實施例。這些TFT表現出在 TFT關閉狀態漏電流中沒有異常增加，其常見於習知技術 中，且對重覆的操作之耐性、對偏壓電壓之耐性及對熱應 力之耐性的測試中，沒有觀察到特性變差。此外，當依據 本較佳實施例所製造的具有互補組的η -通道TFT及ρ -通道TFT之CMOS電路使用於例如反向器鏈及環振盪器 中的不同電路，電路表現比習知技術更高的可靠度及更穩 定的電路特性。 此外，在本較佳實施例中，與第四及第五較佳實施例 相比，在形成各η-通道TFT及ρ —通道TFT之源/汲區 及吸收區域的步驟中，閘極被使用作爲一摻雜罩。所以， 可以進一步減少光石印步驟，使得可以簡化製造方法，同 時減小半導體裝置之製造成本並改善產量。 * 108- (106) (106)200427096 第八較佳實施例 現在將敘述本發明之第八較佳實施例。本較佳實施例 亦關於一種方法，在玻璃基體上製造具有CMOS電路之電 路，CMOS電路包括一互補組的„ 一通道TFT及p 一通道 TFT 〇 圖13A至圖13F及圖14A至14E爲剖面圖，依序地 指出製造本較佳實施例之TF T的步驟。 參見圖1 3 A，作爲下第一基膜8 〇2之矽氮氧化物薄膜 及作爲第二基膜8 0 3之矽氧化物薄膜，以此順序形成在玻 璃基體8 0 1之T F T側上，且具有例如約5 0 n m之厚度的a - S i薄膜8 04例如形成在其上，以類似於第一至第三較 佳實施例之方式。然後，如圖1 3 B所示，小量的鎳8 0 5被 加至a — Si薄膜804的表面，以類似於第一至第三較佳實 施例之方式。 然後，執行第一加熱處理以結晶固相的 a 一 S i薄膜 8〇4，使用加至a — Si薄膜8 04之鎳8 05作爲觸媒，藉以 得到結晶砂薄膜8 0 4 a。此狀態表示於圖1 3 C中。然後， 如圖1 3D所示，以雷射光8〇6照射結晶矽薄膜804a，以 類似於第一至第三較佳實施例之方式，以改善其結晶度， 藉以得到高品質的結晶矽薄膜8 0 4 b。 然後’藉由移除不需要部份的結晶矽薄膜8 04b執行 裝置隔離處理。經由此步驟，形成島狀結晶矽薄膜8 〇 7n 及807p’如圖13E所示，其將分別成爲n—通道丁打及p 一通道TFT之半導體層。 -109- (107) (107)200427096 然後，例如形成具有例如約1 00 nm之厚度的閘絕緣 薄膜808 ’且藉由《I射方法、CVD方法或其它適當的方法 形成導電薄膜809。導電薄膜的材料可爲w、Ta、以、 的其中之一’其爲高熔化金屬，或其合材料。在本較佳實 施例中，形成W薄膜至例如約4 5 0 nm之厚度。然後，在 導電薄膜809上形成光阻罩810及811。罩81〇及811爲 用於形成閘極之罩。在本較佳實施例中，p 一通道TFT之 鬧極被使用作爲一罩’用於形成其中提供n 一型導電性之 鲁 雜質元素被加至半導體層8 0 7p的區域（吸收區域）。所 以，P —通道TFT之罩811的寬度大於^ 一通道TFT之罩 8 1 〇。此狀態如圖1 3 F所示。 然後，導電薄膜809被蝕刻以形成第一閘極812及第 二閘極導電層8 1 3。第一*閘極8 1 2爲η —通道τ F T之閘極 。然後，在光阻罩810及811被移除之後，η—型雜質元 素（在本較佳實施例中爲磷）8 1 4被加入（第一摻雜步驟 )，以形成 η -型雜質區域 8 1 6及8 1 7，含有例如約 φ 1 X 1 019/cm3至約1 X 1 02]/cm3之濃度的η —型雜質元素，如 圖14Α所示。注意位在第一閘極812之下方的半導體層 8 0 7η之區域815η沒有被摻雜以磷，且後來將成爲^ 一通 道TFT之通道區域。 然後，形成光阻罩819，用於蝕刻p —通道TFT之第 二閘極導電層8 1 3成一預定圖案，且形成光阻罩8 18，用 於形成η -通道TFT之半導體層中的吸收區域。形成罩 8 1 9使得罩8 1 9之寬度小於第二閘極導電層8 ] 3。此外， •110- (108) (108)200427096 在η—通道TFT中，形成罩818具有厚側壁以覆蓋閘極 812，只有半導體層8 0 7p之周圍部份被暴露。此狀態表示 於圖]4 B。 然後，藉由蝕刻處理在p -通道TFT中形成具有預定 形狀之第二閘極8 2 0。如同第七較佳實施例中，使用c F4 、C 12、〇 2之蝕刻氣體藉由I C P蝕刻方法執行蝕刻處理。 在此蝕刻步驟中，沒有被第二閘極導電層 8 1 3或光阻罩 8 1 8罩住之閘絕緣薄膜8 0 8的部份，從開始飽刻處理時受 到蝕刻氣氛。於是，閘絕緣薄膜8 0 8的部份被薄化。藉著 調整蝕刻氣體之間的流動速率比，可以控制閘絕緣薄膜 8 0 8被薄化的量。在本較佳實施例中，控制蝕刻處理使得 閘絕緣薄膜8 0 8被蝕刻例如約3 Onm的蝕刻量。於是，在 此步驟中，當形成第二閘極820時，閘絕緣薄膜8 08被薄 化，藉以得到選擇性地薄化之閘絕緣薄膜82 1。在本較佳 實施例中，閘絕緣薄膜82 1之薄化部份的厚度最好例如爲 約7 Onm。第二閘極820爲p —通道TFT之閘極。 然後，如圖14C所示，提供p —型導電性之雜質（硼 )8 22，使用光阻罩818及p-通道TFT之閘極820作爲 罩，藉由離子摻雜方法被植入半導體層。最好使用磷化氫 (PHs )作爲摻雜氣體，加速電壓最好設定爲例如約70kv ，且劑量最好設定爲例如約7 X 1 0 1 6cm — 2。當在此步驟中 ，沒有被罩818及p -通道TFT之閘極820覆蓋之半導體 層8 07η及8 0 7p的區域被摻雜以硼經過上方閘絕緣薄膜 821，在上方閘絕緣薄膜821已被薄化的區域82 5 η及 -111 - (109) (109)200427096 8 2 5 p與其它區域8 2 4被摻雜以不同量的硼，且所得到的 區域具有不同的結晶條件。在區域825η及8 2 5p中，閘絕 緣薄膜82 1是薄的，與區域8 24相比，硼濃度較高。此外 ，在區域8 2 5 η及8 2 5p中，上方閘絕緣薄膜821是薄的， 硼離子被植入半導體層，以比區域824高的加速電壓，且 離子彼此以較高的碰撞能量碰撞，使得結晶構造在區域 82i5n ^ 8 2 5P中被破壞較多。相反地，在區域824中，離 子碰撞能量藉著出現閘絕緣薄膜而被減小，使得保持半導 體層之理想的結晶構造。 P—通道TFT之半導體層8 07p的區域824後來將成 爲P—通道TFT之源/汲區，且先前已被摻雜以磷814之 區域8 2 5 p，被進一步摻雜以高濃度的硼822，且其結晶構 造被破壞，使得區域8 2 5 p作用爲吸收區域。位在閘極 8 2 0下方且沒有被摻雜以硼之區域8 1 5 p後來將成爲p -通 道TFT之通道區域。類似地，η-通道TFT之半導體層 8 0 7η的區域8 2 5 η被摻雜以高濃度的磷及硼，如同區域 82 5ρ ’且其結晶構造被破壞，使得區域825η作用爲吸收 區域。被光阻罩818覆蓋且沒有被摻雜以硼之區域823成 爲η—型雜質區域，且後來將成爲^ 一通道TFT之源/汲區 。於是’吸收區域及源/汲區可以容易地被一起形成，同 時給予適於各別的區域之不同特性。在此點，吸收區域 82 5η及8 2 5p中的p —型雜質元素（硼）8 22之濃度例如 最好爲約 1.5xl0】9/cm3 至約 3x]02]/cm3。 然後，在光阻罩8 1 8及8 1 9被移除之後，在惰性氣氛 • 112 - (110) (110)200427096 (例如氮氣氛）中執行第二加熱處理。在本較佳實施例中 ，在約6 7 0 °C執行RTA處理接近5分鐘。所使用RTA裝 置爲一種裝置，能在氮氣氛中執行退火處理，同時藉由將 高壓氮氣吹至基體的表面快速增加及減小溫度。在此加熱 處理步驟中，分別以高濃度被摻雜進入形成在半導體層 8 07η及8 0 7P中的源/汲區外側之吸收區域82 5η及825p之 磷及硼，增加區域對於鎳之固體溶解能力，且亦形成鎳之 分開場所。此外，區域8 2 5 η及8 2 5 p在摻雜步驟中被非晶 化，因爲上方閘絕緣薄膜已被薄化，使得結晶缺陷及其中 的懸垂鍵亦作用爲鎳之分開場所。這些因數協同作用地增 加吸收效果。結果，在η-通道TFT之半導體層8 07η中 ，出現在通道區域815η及源/汲區8 2 3中之鎳從通道區域 被移動至源/汲區及吸收區域 8 2 5 η，如圖1 4 D中的箭頭 8 2 6所示。雖然只以磷摻雜的源/汲區8 2 3具有吸收效果， 除了磷之外被摻雜以硼且被非晶化較多之吸收區域825η ，具有更高的吸收能力，使得鎳被收集進入吸收區域 8 2 5 η。此外，在Ρ—通道TFT之半導體層8 07ρ中，形成 在源/汲區外側的吸收區域8 2 5 ρ具有非常高的吸收能力， 如同η-通道TFT之吸收區域8 2 5 η，於是移動出現在通 道區域815ρ及源/汲區824中之鎳，從通道區域至源/汲 區及至吸收區域825ρ，如箭頭826所示。在用於吸收之 第二加熱處理中，觸媒元素移動進入吸收區域8 2 5 η及 8 2 5 ρ，使得其中之觸媒元素的濃度例如最好爲約 ]X 1 0 ] 9 / c m 3 或更大。 -113^ (111) (111)200427096 此加熱處理步驟亦活化被摻雜進入η -通道TFT之源 /汲區823的：η —型雜質（磷）及被摻雜進入P —通道TFT 之源/汲區8 24的p—型雜質（硼）。結果，η —通道TFT 之源/汲區8 2 3的片電阻値爲約0.5 kO/平方至約1.5 k.Q/平 方，且P-通道TFT之源/汲區824之片電阻値爲約IkD/ 平方至約2kn/平方。在吸收區域8 2 5 η及8 2 5ρ中，由η — 型雜質元素（磷）及ρ-型雜質元素（硼）導入的載子（ 電子及電洞）彼此取消，且吸收區域8 2 5 η及8 2 5 ρ受到植 入損壞，因爲上方閘絕緣薄膜已被薄化。所以’吸收區域 825η及825ρ之片電阻値爲約lOkH/平方之級數，使得區 域 8 2 5 η及 8 2 5 ρ無法作用爲源/汲區。然而’吸收區域 825 η及825ρ是一種方式形成與源區及汲區分開’使得它 不會千擾TF Τ中之載子的移動。所以，吸收區域8 2 5 η及 82 5 ρ之片電阻値不會防礙電晶體之操作。在此步驟之後 ，拉曼頻譜中非晶矽的TO —聲子尖峰Pa與結晶矽的TO 一聲子尖峰pc之間的Pa/Pc比，如由雷射拉曼光譜學所 測量，在吸收區域 8 2 5 n及 8 2 5 P中比在通道區域或源/汲 區中更大。 然後，如圖I 4 E所示，形成一中間層絕緣薄膜。在本 較佳實施例中，具有例如約20 0nm之厚度的矽氮化物薄 膜8 2 7及具有例如約7 〇 〇 n m之厚度的矽氧化物薄膜8 2 8 被彼此沈積，藉以提供雙層薄膜。 然後，在約3 0 0 °C至約5 0 (TC執行另一加熱處理約1 小時。執行此步驟用於終止及非活化破壞TFT特性之懸 -114 - (112) (112)200427096 垂鍵，藉著從中間層絕緣薄膜（特別是矽氮化物薄膜8 2 7 )供給氫原子至半導體層與閘絕緣薄膜之間的介面。 然後，在中間層絕緣薄膜中做成接觸孔，且藉著使用 一金屬薄膜，形成TFT之電極/線8 2 9，藉以完成η-通道 TFT830及ρ —通道TFT831，如圖14Ε所示。如果需要， 在閘極8 1 2及8 2 0上可做成額外的接觸孔，用於提供電極 與線82 9之間的需要連接。 依據本較佳實施例所製造之各 TF Τ表現理想的場效 移動率，如同上述其它較佳實施例。此外，這些TFT表 現出在TFT關閉狀態漏電流中沒有異常增加，其常見於 習知技術中，且對重覆的操作之耐性、對偏壓電壓之耐性 及對熱應力之耐性的測試中，沒有觀察到特性變差。此外 ，當依據本較佳實施例所製造的具有互補組的η -通道 TFT及ρ—通道TFT之CMOS電路使用於例如反向器鏈及 環振盪器中的不同電路，電路表現比習知技術更高的可靠 度及更穩定的電路特性。 此外，在本較佳實施例中，與第三較佳實施例相比， 在形成各η —通道TFT及ρ-通道TFT之源/汲區及吸收 區域的步驟中，閘極被使用作爲一摻雜罩。所以，可以進 一步減少光石印步驟，使得可以簡化製造方法，同時減小 半導體裝置之製造成本並改善產量。 第九較佳實施例 本較佳實施例是關於一種結晶方法，不同於第一至第 -115- (113) (113)200427096 八較佳實施例。參見圖1 5 A至1 5 E，將敘述本較佳實施例 。圖1 5 A至圖1 5 E爲剖面圖，依序地指出本較佳實施例 之製造步驟。 首先’如同第一至第八較佳實施例，在基體（在本較 佳貫施例中爲玻璃基體）9 0 1上，形成例如砂氧化物薄膜 、矽氮化物薄膜或矽氮氧化物薄膜之基膜，用於避免雜質 從基體9 0 1擴散。在本較佳實施例中，矽氮化物薄膜被沈 積作爲低第一基膜902，且矽氧化物薄膜被沈積作爲第一 基膜902上之弟一基膜903。然後，形成a— Si薄膜90 4 至例如約30nm至約80nm之厚度，藉由類似於第一至第 八較佳實施例之方法。在此步驟中，基絕緣薄膜及非晶半 導體薄膜可被連續地形成，沒有暴露基體至大氣空氣。 然後，形成由矽氧化物做成的罩絕緣薄膜905至例如 約200nm之厚度。罩絕緣薄膜包括一開口 9 00，經此開口 觸媒元素被加至半導體薄膜，如圖1 5 A所示。 然後，如圖1 5 B所示，藉由旋轉塗覆方法施加一水性 溶液（水溶性醋酸鎳溶液），含有1 OOppm重量的觸媒元 素（在本較佳實施例中爲鎳），藉以形成觸媒元素層906 。在此步驟中，觸媒元素906選擇性地接觸罩絕緣薄膜 905之開口 900中的a - Si薄膜9 〇4，藉以形成一觸媒元 素加入區域。 雖然在本較佳實施例中藉由旋轉塗覆方法加入鎳，另 一種方式可藉由蒸氣沈積方法、濺射方法或其它適當的方 法，在a — S i薄膜1 〇 4上形成觸媒元素的薄膜（在本較佳 -116· (114) (114)200427096 實施例中爲鎳薄膜）。 然後，在約5 0 0 °C至約6 5 0 t (最好約5 5 0 °C至約6 0 0 °C )執行一加熱處理接近6至2 0小時（最好，接近8至 1 5小時）。在本較佳實施例中，在約5 7 0 °C執行加熱處理 接近1 4小時。結果，如圖〗5 C所示，觸媒元素加入區域 9 0 0中形成結晶晶核，且區域9 0 0中之a — S i薄膜首先被 結晶成爲結晶矽薄膜9 0 4 a。從結晶區域開始，結晶進一 步進行於與基體平行的方向（如箭頭907所示），藉以形 成一結晶矽薄膜904b，其中結晶成長方向是均勻的。在 此步驟中，出現在罩9 0 5之上方的鎳906被罩薄膜遮住且 沒有到達下方a - S i薄膜。所以，a _ S i薄膜9 04之結晶 只受被導入區域900中之鎳影響。此外，側向成長前線沒 有到達之區域成爲非晶區域9 0 4 c。然而，視配置而定， 來自相鄰開口之二側向成長結晶區域可彼此碰撞，以在其 間形成一邊界，在此情形中不會出現此一非晶區域。 在被使用作爲罩之矽氧化物薄膜905被移除之後，所 得到的結晶矽薄膜可以雷射光照射，如圖1 5 D所示，以 改善結晶度，如同第一至第八較佳實施例。於是，側向成 長結晶區域9(Mb中之結晶矽薄膜在品質上被進一步改善 ，並形成一結晶矽薄膜904d。 然後，側向成長結晶區域904d中之結晶矽薄膜被蝕 刻成預定圖案，藉以形成TFT之半導體層909。 本較佳實施例之結晶方法可被應用於第一至第八較佳 實施例之結晶步驟，以實現具有較高電流驅動電力及較高 -117- (115) (115)200427096 性能之TFT。 第十較佳實施例 本較佳實施例是關於如何在T F T之半導體層中擺設 用於移動觸媒元素之吸收區域，觸媒元素用於結晶半導體 薄膜’如第一至第八較佳實施例所示。參見圖16A至圖 16D及圖17A至圖17B，將敘述本較佳實施例。 藉著應用本較佳實施例至第一至第八較佳實施例之 · TFT製造方法，可以在n一通道TFT及p 一通道TFT之半 導體層中形成不同形狀的吸收區域。此外，n 一通道TFT 中之觸媒元素吸收效率可與p-通道TFT匹配，藉著控制 η—通道TFT之半導體層中的吸收區域之面積等於p一通 道TFT中之活化區，同時控制從吸收區域至η —通道TFT 中的通道區域之距離等於p -通道TFT。現在將指出形成 於半導體層中的吸收區域之形狀。 注意控制η —通道TFT之半導體層中的吸收區域之面 鲁 積等於P—通道TFT中之半導體層意指控制n -通道TFT 中的比値S/W等於p-通道TFT，這裡W爲半導體層（ 通道區域）之寬度，且S爲吸收區域之面積。 圖16A指出一例子，其中各吸收區域13a及14a被擺 設成在閘極15a下方遠離半導體層中之通道區域（ 半導體層之周圍部份中），且具有大致矩形的狀狀， 平行於閘極1 5 a延伸，其角隅部份與半導體層之角隅部份 對齊。 -118- (116) (116)200427096 圖16B指出一例子，其中各吸收區域13b及14b被擺 設成在閘極15b下方遠離半導體層中之通道區域（ 半導體層之周圍部份中），且具有大致矩形的狀狀， 垂直於閘極I 5 b延伸，其角隅部份與半導體層之角隅部份 對齊。 圖16C指出一例子，其中各吸收區域13c及14c被擺 設成在閘極1 5 c下方遠離半導體層中之通道區域（ 半導體層之周圍部份中），且具有一複雜形狀，包括 一矩形成份’平行於閘極1 5 c延伸，及其它矩形成份，垂 直於閘極1 5 c延伸，其角隅部份與半導體層之角隅部份對 齊。以此擺設，與圖1 6 A及圖1 6 B相比，吸收區域之面 積可被增加，藉以增加觸媒元素吸收效率。 在任何這些擺設中，擺設吸收區域以不阻礙形成於源 區及汲區中的接觸部份之間的電流流動（在這裡所使用的 術語”接觸部份”係指一用於電氣地連接TFT在一起之電線 被連接至半導體層之部份）。特別是，擺設圖16A之吸 收區域1 3 a及1 4 a以不阻礙形成於源區1 1 a中的接觸部份 1 6 a與汲區1 2 a中的接觸部份1 7 a之間的電流流動。 此外，擺設圖1 6 B之吸收區域1 3 b及1 4 b以不阻礙形 成於源區1 1 b中的接觸部份1 6 b與汲區1 2 b中的接觸部份 1 7 b之間的電流流動。 此外，擺設圖1 6 C之吸收區域1 3 c及1 4 c以不阻礙形 成於源區]1 c中的接觸部份1 6 c與汲區1 2 c中的接觸部份 1 7 c之間的電流流動。 -119- (117) (117)200427096 圖16D指出一擺設，其基本上與圖16C相同，除了 吸收區域13d及14d分別重疊接觸部份16d及17d，以進 一步增加吸收區域1 3 d及1 4d之面積，以進一步改善吸收 區域1 3 d及1 4 d之吸收效率。基本上，吸收區域1 3 d及 14d與接觸部份16d及17d之間的某些重疊不會產生問題 。然而，重疊的面積不應超過接觸部份1 6 d及1 7 d之面積 的一半。所以，有鑑於使用於欲形成的各區域之光石印步 驟中的曝光裝置之對齊精準度，需要適當地決定接觸部份 16d及17d與吸收區域13d及14d之間的距離。注意吸收 區域之擺設並不限於較佳實施例，亦可以是任何其它的擺 設，只要它不會影響（阻礙）源區與汲區之間的電流流動 〇 圖17A指出一例子，其中許多閘極15e經過半導體層 ，許多通道區域被設置在閘極1 5 e下方。源區1 1 e (或汲 區】2 e )、吸收區域1 8 e及接觸部份1 9 e置於許多鬧極之 間。注意吸收區域13e及14e置於半導體層的周圍部份， 如同圖1 6 A至圖〗6 D所示的擺設，且源區1 1 e或汲區1 2 e 與接觸部份16e及17e置於吸收區域13e及14e之間。而 且在圖1 7 A的擺設中，吸收區域1 3 e可以另一種方式重疊 接觸部份16e。然而，重疊的面積不應超過接觸部份16e 或17e之面積的一半。 圖1 7 B亦指出一例子，其中許多閘極1 5 f經過半導體 層，許多通道區域被設置在閘極1 5 f下方。在圖1 7B的擺 設中，兩個TFT彼此並聯地連接，同時共享一個半導體 -120- (118) (118) 200427096 層，且沒有在其間的接面提供接觸部份。於是，這是一種 擺設，當不需從接面取出電氣信號時，可使用此擺設。此 -TFT電路實際地使用於時鐘反向器、閂鎖電路等等。 源區1 1 f (或汲區1 2 f )及吸收區域]8 f置於許多閘極之 間。注意吸收區域1 3 f及1 4f置於半導體層的周圍部份， 如同圖16A至圖16D所示的擺設，且源區1 If或汲區I2f 與接觸部份1 6 f及1 7 f置於吸收區域1 3 f及1 4 f之間。在 接面區域中’區域1 8 f被擺設成至少不阻礙從接觸部份 16f至接觸部份17f之電流流動。 注意TFT之半導體層的形狀是視TFT所需的電流之 量而改變。本發明可以使用於，，無腰式（waistless )，，擺設 ，源/汲區之寬度與通道區域相同，如同圖16A至圖16D 及圖17A與17B所示的擺設，或者使用於，，沙漏形（ hourglass— shaped) ”擺設，通道區域之寬度比源/汲區窄 〇 無論吸收區域的形狀，吸收區域中的觸媒元素濃度增 加至約1 xl〇19/cm3或更大，當觸媒元素移動進入在吸收 加熱處理中的吸收區域。 本較佳實施例可與上述第一至第八較佳實施例一起使 用0 第Η 較佳實施例 圖18Α與圖18Β是方塊圖，各指出依據本發明之較 佳實施例所製造的半導體裝置。注意圖〗8 a指出用於類 -121- (119) (119)200427096 比驅動之電路造形。本較佳實施例之半導體裝置包括一源 驅動電路2 0、一像素部份2 1及一閘驅動電路2 2。注意這 裡所使用的術語”驅動電路”是一通稱術語，包含源驅動電 路及閘驅動電路。 源驅動電路2 0包括一移位暫存器2 0 a、~緩衝器2 0 b 及取樣電路（轉換閘）20c。閘驅動電路22包括一移位暫 存器22a、一位準移位器22b及一緩衝器22c。如果需要 ’在取樣電路與移位暫存器之間可提供一位準移位器電路 〇 此外，在本較佳實施例中，像素部份2 1包括許多像 素，各包括一 TFT元件。 注意另一種方式可從閘驅動電路22在像素部份2 1的 另一側上提供另一閘驅動電路（未示）。 圖1 8B指出用於數位驅動之電路造形。本較佳實施例 之半導體裝置包括一源驅動電路23、一像素部份24及一 閘驅動電路2 5。用於數位驅動，可提供閂鎖（A ) 2 3 b及 閂鎖（B ) 23c而不是取樣電路，如圖18B所示。源驅動 電路23包括移位暫存器23a、閂鎖（A) 23b、閂鎖（B) 23c、D/A轉換器23d及緩衝器23e。閘驅動電路25包括 移位暫存器25a、位準移位器25b及緩衝器25c。如果需 要，在閂鎖（B ) 23c與D/A轉換器23d之間可提供一位 準移位器電路。 · 藉著上述第一至第十較佳實施例之製造方法可實現上 述造形。雖然在本較佳實施例只有指出像素部份及驅動電 -122 - (120) (120)200427096 路，依據本發明之不同較佳實施例的製造方法，可形成一 記憶體或一微處理器。 第十二較佳實施例 依據本發明之不同較佳實施例所製造的CMOS電路及 像素部份可被使用於主動矩陣液晶顯示裝置或有機EL顯 示裝置。於是，本發明可使用於含有此一液晶顯示裝置或 有機EL顯示裝置在其顯示部份中之任何電子裝置。 此一電子裝置包括視頻照相機、數位照相機、投影器 (背光型或前光型）、頭戴式顯示（護目鏡型顯示）、個 人電腦、可攜式資訊終端機（例如行動電腦、可攜式電話 或電子書）等等。 使用本發明之較佳實施例，使用觸媒元素，可形成具 有理想的結晶度之結晶半導體薄膜。此外，觸媒元素可被 充分地吸收，使得可以改善η-通道TFT及p -通道丁FT 之特性，於是實現具有高可靠度及穩定的電路特性之理想 的CMOS驅動電路。此外，即使使用其關閉狀態漏電流已 成爲問題之這些TFT，包括像素切換TFT及類比切換部 份的取樣電路之TFT，可以充分地抑制漏電流，這是由於 觸媒元素的分離。結果，可以實現不具有顯示不均勻度之 理想的顯示。由於得到不具有顯示不均勻度之理想的顯示 ，可以節省使用光源以及電力消耗。所以，可以實現具有 減小的電力消耗之電子裝置（例如可攜式電話、可攜式電 子書及顯示器）。 -123- (121) (121)200427096 如上所述，本發明之較佳實施例可使用於不同的應用 ，且可使用於任何種類的電子裝置。此外，藉著使用根據 第一至第十一較佳實施例的一種或以上而製造的顯示裝置 ，可以實現第十二較佳實施例之電子裝置。 本發明並不限於上述所提出之較佳實施例，根據本發 明之技術觀念可以做成許多不同的修改。 例如，本發明之半導體薄膜並不限於使用於上述較佳 實施例之純矽薄膜，另一種方式可以是鍺與矽的混合膜（ 矽一鍺薄膜）或純鍺薄膜。 此外，雖然在上述較佳實施例中，藉著施加鎳監溶液 至非晶矽薄膜的表面而導入鎳，另一種方式鎳可在非晶矽 薄膜的沈積之前被導入基膜之表面，使得當鎳從非晶矽薄 膜下方的層擴散時，執行結晶成長。此外，導入鎳之方法 可以是任何適當的方法。例如SOG (玻璃上紡紗）材料可 被使用作爲鎳鹽之溶劑，以從Si 02薄膜擴散鎳。另一種 方式，藉著使用濺射方法、蒸氣沈積方法或電鍍方法，可 以薄膜的形狀導入鎳，或者鎳可藉著離子摻雜方法被直接 導入。 此外，雖然在上述較佳實施例中的吸收處理最好使用 磷，另一種方式亦可使用砷或銻。此外，氬與氪之外，作 爲吸收處理之稀有氣體元素，氙亦是非常有效的。 此外，雖然在上述某些較佳實施例中’在源/汲區與 通道區域之間提供LDD區域，另一種方式LDD區域可直 接提供在閘極下方，而不是在閘極旁邊，如同上述較佳實 ^ 124- (122) (122)200427096 施例。使用此一構造，雖然減少TFT關閉狀態電流的效 果被減小，熱載子電阻增加，藉以得到具有更高可靠度之 TFT 〇 此外，η —型及ρ —型雜質元素被植入半導體之順序 不限於上述較佳實施例所示，亦可以由各特定應用而適當 地決定。此外，執行薄化閘絕緣薄膜之步驟不限於上述較 佳實施例所示。可以得到本發明之效果，只要在爲了形成 吸收區域之目的而執行的摻雜步驟之前執行即可。此外， 對於各特定應用，可適當地決定閘絕緣薄膜被薄化的量。 使用本發明，可以充分地減小餘留在結晶半導體薄膜 之裝置區域（特別是通道區域或通道區域與源區之間的接 面或通道區域與汲區之間的接面）中之觸媒元素的量，藉 著使用觸媒元素而製造具有理想的結晶度之結晶半導體薄 膜。以使用此一半導體薄膜之TFT，可以抑制及減小漏電 流的發生並改善可靠度，且可以小的特性改變實現具有穩 定的特性之高性能半導體元件。此外，可以吸收處理之額 外步驟，藉以簡化製造方法。結果，可以明顯地改善產量 ’且減小半導體裝置之製造成本。 使用本發明，可以實現高性能半導體元件，且可以使 用簡單的製造方法得到局度集積、高性能半導體裝置。特 別是，使用液晶顯示裝置，本發明提供在像素切換TFT 之切換特性的大幅改善，其是主動矩陣基體所需要的，且 大幅改善特性及集積的程度，其是週邊驅動電路部份所需 要的。所以，在形成於相同基體上具有主動矩陣部份及週 -125 - (123) (123)200427096 邊驅動電路部份之驅動器-單片主動矩陣基體中，可以明 顯地減小模組之尺寸，改善其特性，並減小其成本。 雖然已對於較佳實施例來敘述本發明，對熟於此技藝 者可容易想到以許多方式來修改本發明，並做成上述特別 地提出以外的許多實施例。因此，欲以所附的申請專利範 圍來涵盖在本發明之真貫精神及朝圍內的全部修改。 本案是根據2003年1月7日申請之日本專利申請案 第2003— 001434號，在這裡一倂參考其整個內容。 【圖式簡單說明】 圖1 A至圖1 Η是剖面圖’指出用於製造依據本發明 之較佳實施例的半導體裝置之步驟。 圖2Α至2Η是剖面圖，指出用於製造依據本發明之 較佳實施例的半導體裝置之步驟。 圖3Α至3F是剖面圖’指出用於製造依據本發明之 較佳實施例的半導體裝置之步驟。 圖4 Α至4 Ε是剖面圖，指出用於製造依據本發明之 較佳竇施例的半導體裝置之步驟（從圖3 F繼續）。 圖5 A至5 F是剖面圖，指出用於製造依據本發明之 較佳實施例的半導體裝置之步驟。 圖6A至6E是剖面圖’指出用於製造依據本發明之 較佳實施例的半導體裝置之步驟（從圖5F繼續）。 圖7 A至7 F是剖面圖，指出用於製造依據本發明之 較佳實施例的半導體裝置之步驟。 -126- (124) (124)200427096 圖8 A至8 E是剖面圖，指出用於製造依據本發明之 較佳實施例的半導體裝置之步驟（從圖7F繼續）。 圖9A至9F是剖面圖，指出用於製造依據本發明之 較佳實施例的半導體裝置之步驟。 圖10A至10E是剖面圖，指出用於製造依據本發明 之較佳實施例的半導體裝置之步驟（從圖9F繼續）。 圖1 1 A至1 1 F是剖面圖’指出用於製造依據本發明 之較佳實施例的半導體裝置之步驟。 圖12A至12E是剖面圖’指出用於製造依據本發明 之較佳實施例的半導體裝置之步驟（從圖1 1 F繼續）。 圖13A至13F是剖面圖’指出用於製造依據本發明 之較佳實施例的半導體裝置之步驟。 圖14A至14E是剖面圖，指出用於製造依據本發明 之較佳實施例的半導體裝置之步驟（從圖1 3 F繼續）。 圖1 5 A至1 5 E是剖面圖’指出用於製造依據本發明 之較佳實施例的半導體裝置之步驟。 圖1 6 A至1 6 D是圖形，各指出依據本發明之較佳實 施例之吸收區域的另一種配置。 圖17A與17B是圖形，各指出依據本發明之較佳實 施例之吸收區域的另一種配置。 圖]8 A與1 8 B是圖形，各指出依據本發明之較佳實 施例之半導體裝置的造形。 圖1 9是一圖形，指出磷摻雜輪廓。 圖20A至20C是圖形，指出錯由本發明之不同的較 -127- (125) (125)200427096 佳實施例所得到的結晶矽薄膜之結晶朝向。 元件符號表 1 1 a〜1 1 f :源區 1 2 a〜1 2 f :汲區 13a〜13f， 14a〜14f:吸收區域 1 5a〜1 5f :閘極 16a〜16f :接觸部份 _ 17 3〜17:^接觸部份 20 :源驅動電路 20a :移位暫存器 20b緩衝器 2 1 :像素部份 22 :閘驅動電路 2 3 :源驅動電路 2 3 a :移位暫存器 φ 2 3 b :閂鎖（A ) 23c :閂鎖（B ) 23d : D/A轉換器 24 :像素部份 2 5 :閘驅動電路 2 5 a :移位暫存器 2 5 b :位準移位器 2 5 c :緩衝器 -128- (126) (126)200427096 101 :基體 102 :第一基膜 1 0 3 :第二基膜 1 0 4 : a — S i 薄膜 1 0 4 a :結晶砂薄膜 1 0 4 b :結晶砂薄膜 105 :鎳 1 〇 6 :雷射光 _ 107 :島狀結晶矽薄膜 1 0 8 :閘絕緣薄膜 1 0 9 :闊極 1 1 0 :磷 111 ·區域 1 1 2 :區域 1 1 3 :光阻罩 1 1 4 :閘絕緣薄膜 φ 1 15 :稀有氣體元素 1 ] 6 :源及汲區 1 1 7 :吸收區域 1 1 8 :箭頭 1 1 9 :中間層絕緣薄膜 1 20 :電極/線 1 2 1 :薄膜電晶體 201 :基體 -129- (127) (127)200427096 2 02 :第一基膜 2 0 3 :第二基膜 2 0 4 : a — S i 薄膜 2 0 4 a :結晶砂薄膜 2 0 4 b :結晶砂薄膜 2 0 5 :鎳 2 0 7 :雷射光 2 0 8 :閘絕緣薄膜 · 2 0 9 :閘極 210 :磷 2 1 1 :區域 2 12 ·區域 2 1 3 :光阻罩 2 1 4 :選擇性蝕刻的閘絕緣薄膜 2 1 5 :光阻罩 216 : LDD區域 春 2 1 6 p :憐 2 1 7 :區域 2 18.區域 2 1 9 :箭頭 220 :中間層絕緣薄膜 2 2 1 :電極/線 2 8 1 :基絕緣體 2 82 :非晶半導體薄膜 •130- (128) (128)200427096 2 8 3 :結晶半導體薄膜 2 8 4 :觸媒元素化合物 2 8 5 :結晶平面 3 0 1 :基體 3 02 :第一基膜 3 0 3 :第二基膜 3 04 ： a — S i 薄膜 3 0 4a:結晶砂薄膜 304b:結晶砂薄膜 3 05 :鎳 3 〇 6 :雷射光 3 07η :島狀結晶矽薄膜 3〇7p :島狀結晶矽薄膜 3 0 8 :閘絕緣薄膜 3 0 9 π ·鬧極 3 0 9 p :閘極 3 1 0 :磷 3 1 1 η :通道區域 3 1 1 ρ :通道區域 3 1 2 :區域 3 1 3 :光阻摻雜罩 3 ] 4 :光阻摻雜罩 3 1 5 :磷 3 16: LDD 區域 (129) (129)200427096 3 1 7 :區域 3 1 8 :區域 3 1 9 :閘絕緣薄膜 3 2 0 :光阻罩 321 :硼 3 2 2 :區域 3 2 3 :區域 324 :箭頭 3 2 5 :矽氮化物薄膜 3 26 :矽氧化物薄膜 3 27 :電極/線 3 2 8* π —通道 3 2 9 : p —通道 4 0 1 :玻璃基體 402 :第一基膜 4 0 3 :第二基膜 404 ： a— Si 薄膜 4 04a :結晶砂薄膜 4 0 4b:結晶砂薄膜 4 0 5 :鎳 4 0 6 :雷射光 4〇7n :島狀結晶矽薄膜 4 0 7ρ :島狀結晶矽薄膜 4 0 8 :閘絕緣薄膜 (130) (130)200427096 409η ：閘極 4 0 9 ρ :閘極 4 1 0 :磷 4 1 1 η .通道區域 4 1 1 ρ :通道區域. 4 1 2 :區域 4 1 3 :光阻摻雜罩 4 14 :硼 φ 4 1 5，4 1 6 :區域 4 1 7 :選擇性蝕刻的閘絕緣薄膜 4 1 8 :光阻摻雜罩 4 1 9 :光阻摻雜罩 420 :碟 421 ： L D D 區域 422 :區域 423 ··區域 φ 424η :吸收區域 4 2 4 ρ :吸收區域 425 :箭頭 426 :矽氮化物薄膜 427 :矽氧化物薄膜 428 :電極/線
429 ： η —通道 TFT 4 3 0 : ρ —通道 TFT > 133- (131) (131)200427096 5 〇 1 :玻璃基體 5 02 :第一基膜 5 0 3 :第二基膜 5 04 ： a — S i 薄膜 5 04 a :結晶矽薄膜 5 04b :結晶矽薄膜 5 05 :鎳 5 〇 6 :雷射光 _ 5 07η :島狀結晶矽薄膜 5〇7ρ :島狀結晶矽薄膜 5 〇 8 :閘絕緣薄膜 5 0 9 η :聞極 5 0 9 ρ :閘極 510 :磷 5 1 1 η :通道區域 5 1 1 ρ :通道區域 φ 5 1 2 :區域 5 1 3 :光阻摻雜罩 5 1 4 :光阻摻雜罩 5 1 5 :磷 516 ·區域 5 1 7 :區域 518 ·區域 5 1 9 :閘絕緣薄膜 -134 - (132) (132)200427096
5 2 0 :光阻摻雜罩 521 :硼 5 2 2 :源/汲區 5 2 3 :源/汲區 5 24η :吸收區域 5 2 4 ρ :吸收區域 5 2 5 :箭頭 5 2 6 :矽氮化物薄膜 5 2 7 :矽氧化物薄膜 5 2 8 :電極/線 529 ： η —通道 TFT
5 3 0 ： ρ —通道 TFT 6 0 1 :玻璃基體 602 :第一基膜 603 :第二基膜 604 ： a— Si 薄膜 604a ：結晶砂薄膜 604b :結晶矽薄膜 6 05 :鎳 6 0 6 :雷射光 6 0 7η :島狀結晶矽薄膜 607Ρ :島狀結晶矽薄膜 60 8 :閘絕緣薄膜 6 09 :導電薄膜 (133) (133)200427096 6 1 0 :光阻罩 6 11 ：光阻罩 6 1 2 ::第二閘極導電層 6 ] 3 :第一閘極 6 1 4 :硼 615η :通道區域 615ρ :通道區域 6 1 6 :區域 6 1 7 :光阻摻雜罩 6 1 8 :光阻摻雜罩 6 1 9 :第二閘極 620 :選擇性蝕刻的閘絕緣薄膜 62 1 :憐 622 :源/汲區 623 :源/汲區 6 2 4 :吸收區域 625 :箭頭 626 :矽氮化物薄膜 627 :矽氧化物薄膜 6 2 8 :電極/線
629 : η -通道 TFT
63 0 ： p -通道 TFT 7 〇 1 :玻璃基體 7 02 :第一基膜 (134) (134)200427096 7 0 3 :第二基膜 7 04 : a— Si 薄膜 7〇4a :結晶矽薄膜 7〇4b :結晶矽薄膜 7 05鎳 7 0 6 :雷射光 7 0 7η :島狀結晶矽薄膜 7〇7ρ :島狀結晶砂薄膜 φ 7 0 8 :閘絕緣薄膜 7 0 9 :導電薄膜 7 1 0 :光阻罩 7 1 1 :光阻罩 7 1 2 :第二閘極導電層 7 1 3 :第一閘極 714 :硼 715η :通道區域 φ 715ρ :通道區域 7 16 ·區域 7 1 7 :區域 7 1 8 :光阻罩 7 1 9 :光阻罩 720 :第二閘極 72 1 :上方閘絕緣薄膜 72 2 :磷 -137 - (135)200427096 723 :源/汲區 7 24 :源/汲區 72 5 η :吸收區域 72 5ρ :吸收區域 726 :箭頭 727 :矽氮化物薄膜 72 8 :矽氧化物薄膜 729 :電極/線 73 0 ： η —通道丁FT 73 1： p —通道 TFT 8 0 1 :玻璃基體 8 02 :第一基膜 8 0 3 :第二基膜 8 04 : a— Si 薄膜 8 04a :結晶矽薄膜 8 04b :結晶矽薄膜 8 0 5 :鎳 8 0 6 :雷射光 8 0 7η :島狀結晶矽薄膜 8 0 7ρ :島狀結晶矽薄膜 8 0 8 :閘絕緣薄膜 809 :導電薄膜 8 1 0 :光阻罩 8 1 1 :光阻罩 - 138- (136) (136)200427096 8 1 2 :第一閘極 8 13::第二閘極導電層 814 :磷 815η ：通道區域 815ρ:通道區域 8 1 6 : η —型雜質區域 8 1 7 : ρ —型雜質區域 8 1 8 :光阻罩 籲 8 1 9 :光阻罩 8 2 0 :第二閘極 82 1 :選擇性蝕刻的閘絕緣薄膜 8 22 :硼 8 2 3 :源/汲區 8 2 4 :源/汲區 8 2 5 η ：吸收區域 8 2 5 ρ :吸收區域 φ 8 2 6 :箭頭 8 2 7 :矽氮化物薄膜 8 2 8 :矽氧化物薄膜 829 :電極/線
8 3 0 ： 11—通道 TFT
83 1： P —通道 TFT 900 :開口 901 :基體 -139 > (137) (137)200427096 902 :第一基膜 9 0 3 :第二基膜 904 ： a— Si 薄膜 904a :結晶矽薄膜 904b :結晶矽薄膜 9 0 4 c :非晶區域 904d :結晶矽薄膜 9 05 :罩絕緣薄膜 906 :觸媒元素 907 :箭頭 909 :半導體層

Claims (1)

  1. (1) (1)200427096 拾、申請專利範圍 1· 一種半導體裝置，包括： 至少一薄膜電晶體，包括一半導體層，其具有一結晶 區域’包括通道區域、源區及汲區；一閘絕緣薄膜，置於 至少半導體層之通道區域、源區及汲區上；及一閘極，擺 設成經由閘絕緣薄膜與通道區域相對， 其中至少一部份的半導體層包括一觸媒元素，能提升 結晶’且半導體層進一步包括一吸收區域，其包括濃度高 於通道區域或源區及汲區之觸媒元素，且 吸收區域上之閘絕緣薄膜的厚度小於源區及汲區上的 厚度，或閘絕緣薄膜沒有置於吸收區域上。 2 ·如申請專利範圍第1項之半導體裝置，其中該半 導體層進一步包括一非晶區域，且至少一部份的吸收區域 置於非晶區域中。 3 ·如申請專利範圍第1項之半導體裝置，其中至少 一部份的該吸收區域置於該結晶區域中。 4.如申請專利範圍第3項之半導體裝置，其中置於 該結晶區域中的至少一部份的該吸收區域，相較於該通道 區域或該源區及該汲區，具有較大的非晶成分含量及較小 的結晶成分含量。 5 ·如申請專利範圍第]項之半導體裝置，進一步包 括一 P -通道薄膜電晶體及一 η -通道薄膜電晶體，其中 至少一薄膜電晶體是Ρ -通道薄膜電晶體。 6 ·如申請專利範圍第1項之半導體裝置，進一步包 -141 - (2) (2)200427096 括一 P -通道薄膜電晶體及一 η -通道薄膜電晶體，其中 至少一薄膜電晶體是η -通道薄膜電晶體。 7.如申請專利範圍第1項之半導體裝置，其中該至 少一薄膜電晶體包括一 ρ —通道薄膜電晶體及一 η -通道 薄膜電晶體。 8 .如申請專利範圍第1項之半導體裝置，其中該吸 收區域位在電子或電洞於該至少一薄膜電晶體操作期間移 動之區域的外側。 9. 如申請專利範圍第1項之半導體裝置，其中該吸 收區域擺設成不與該通道區域相鄰。 10. 如申請專利範圍第1項之半導體裝置，進一步包 括一電線，連接至該至少一薄膜電晶體，其中該吸收區域 位在該半導體層的周圍部份中，該電線的電氣連接是做成 於至少一部份的該源區或該汲區中，且電線沒有連接至該 吸收區域。 11. 如申請專利範圍第1項之半導體裝置，進一步包 括一電線，連接至該至少一薄膜電晶體，其中該吸收區域 位在該半導體層的周圍部份中，且該電線的電氣連接是做 成於至少一部份的該源區或該汲區中及一部份的該吸收區 域中。 12. 如申請專利範圍第1項之半導體裝置，其中該至 少一薄膜電晶體包括一 η -通道薄膜電晶體，且該η -通 道薄膜電晶體之該吸收區域包括一 VB族雜質元素，以高 於該源區或該汲區之濃度提供η -型導電性。 -142- (3) (3)200427096 1 3 ·如申請專利範圍第1項之半導體裝置，其中該吸 收區域包括一吸收元素，能吸引該觸媒元素。 1 4 ·如申請專利範圍第1 3項之半導體裝置，其中該 吸收區域包括一 V B族雜質元素，提供^ -型導電性，及 一 IIΙΒ族雜質元素，提供ρ 一型導電性，各作爲吸收元素 〇 1 5 .如申請專利範圍第〗4項之半導體裝置，其中該 吸收區域包括以約lxl〇]9/cm3至約lx102Vcm3之濃度提 供η—型導電性之雜質元素，及以約i.5xi〇】9/Cm3至約 3 X 1 Ο”/cm3之濃度提供ρ 一型導電性之雜質元素。 1 6 .如申請專利範圍第1 3項之半導體裝置，其中該 吸收元素包括至少一稀有氣體元素，選自 Ar、Kr及Xe 的族群。 1 7 .如申請專利範圍第1 6項之半導體裝置，其中該 吸收區域中該至少一稀有氣體元素的濃度是約1 x 1 0 19原 子/cm3至約3χ102]原子/cm3。 18. 如申請專利範圍第1項之半導體裝置，其中該觸 媒元素包括至少一元素，選自、Co、Sn、Pb、Pd、Fe 及Cu之群族。 19. 如申請專利範圍第1項之半導體裝置，其中該吸 收區域中之該觸媒元素的濃度是約5x1018原子/cm3或更 大。 20. 如申請專利範圍第1項之半導體裝置’其中該閘 極包括至少一金屬元素，選自w、Ta、Ti及M〇之族群。 ^ 143- (4) (4)200427096 2 1 ·如申請專利範圍第1項之半導體裝釐，其中該結 晶區域進一步包括在該通道區域與該源區之間的接面及/ 或該通道區域與該汲區之間的接面之LDD區域。 22· —種製造半導體裝置之方法，包括以下步驟： 提供一非晶半導體薄膜，包括在其至少一部份中之觸 媒元素，該觸媒元素能提升非晶半導體薄膜之結晶； 執行第一加熱處理於非晶半導體薄膜上，以結晶至少 一部份的該非晶半導體薄膜，藉以得到一半導體薄膜，包 括一結晶區域； 成型半導體薄膜，以形成一島狀半導體層，包括結晶 區域； 形成一閘絕緣薄膜於該島狀半導體層上； 選擇性地薄化或選擇性地移除位在形成通道區域、源 區及汲區之該島狀半導體層的區域外側之一部份的閘絕緣 薄膜； 形成一吸收區域，能吸引該島狀半導體層上的閘絕緣 薄膜已被薄化或移除之區域中的該觸媒元素； 以用於形成該源區及該汲區之雜質，摻雜該島狀半導 體層之該結晶區域；及 執行一第二加熱處理，以移動至少該島狀半導體層中 的一部份該觸媒元素至該吸收區域。 23.如申請專利範圍第22項之製造半導體裝置之方 法，其中該島狀半導體層進一步包括一非晶區域，且至少 一部份的該吸收區域形成在該非晶區域中。 • 144- (5) (5)200427096 24. 如申請專利範圍第22項之製造半導體裝置之方 法，其中至少一部份的該吸收區域形成於該結晶區域中。 25. 如申請專利範圍第22項之製造半導體裝置之方 法，其中該雜質摻雜步驟包括一步驟，在執行該第二加熱 處理之前，摻雜η-型雜質與p-型雜質的至少其中之一 〇 26. 如申請專利範圍第22項之製造半導體裝置之方 法，其中形成吸收區域之步驟包括一步驟’以能吸引該觸 媒元素之吸收元素摻雜該島狀半導體層。 27·如申請專利範圍第26項之製造半導體裝置之方 法，其中至少一部份的雜質摻雜步驟是在該吸收元素摻雜 步驟之前執行。 28·如申請專利範圍第26項之製造半導體裝置之方 法’其中至少一部份的雜質摻雜步驟是在該吸收元素摻雜 步驟之後執行。 29·如申請專利範圍第26項之製造半導體裝置之方 法’其中至少一部份的雜質摻雜步驟是與該吸收元素摻雜 步驟同時執行。 30·如申請專利範圍第26項之製造半導體裝置之方 法’其中吸收元素摻雜步驟是藉著以吸收元素選擇性地摻 雜該閘絕緣薄膜已被薄化或移除的該島狀半導體層之區域 而執行。 31·如申請專利範圍第25項之製造半導體裝置之方 法’其中吸收元素摻雜步驟包括一步驟，以濃度高於源區 -145- (6) (6)200427096 及汲區之吸收元素，摻雜該閘絕緣薄膜已被薄化或移除的 該島狀半導體層之區域。 32.如申請專利範圍第26項之製造半導體裝置之方 法，其中該吸收元素包括提供η 一型導電性之V B族雜質 元素。 33·如申請專利範圍第26項之製造半導體裝置之方 法，其中該吸收元素包括提供η -型導電性之V Β族雜質 元素，及提供Ρ-型導電性之IIΙΒ族雜質元素。 34.如申請專利範圍第26項之製造半導體裝置之方 法，其中該吸收元素包括至少一元素，選自 Ar、Kr、Xe 之族群。 35·如申請專利範圍第26項之製造半導體裝置之方 法，其中該吸收區域中該吸收元素之濃度是約1 X 1 0 19原 子/cm3至約3χ1021原子/cm3。 36. 如申請專利範圍第22項之製造半導體裝置之方 法，其中吸收區域形成步驟包括一步驟，將該閘絕緣薄膜 已被薄化或移除之該島狀半導體層的區域非晶化，至高於 該源區及該汲區之程度。 37. 如申請專利範圍第22項之製造半導體裝置之方 法，其中該吸收區域形成於該島狀半導體層中，在電子或 電洞移動的區域之外側。 3 8. —種製造方法，用於製造如如申請專利範圍第 2 1項之半導體裝置，其中形成吸收區域與該源區及該汲 區的至少其中之一相鄰，且不與該通道區域相鄰。 -146· (7) (7)200427096 39. 一種製造方法，用於製造如如申請專利範圍第 21項之半導體裝置’進一步包括一步驟，在該第二加熱 處理步驟之後，形成一電線，其與包括至少一部份的該源 區或該汲區之區域接觸。 40. —種製造半導體裝置之方法，包.括以下步驟： 提供一非晶半導體薄膜，包括在其至少一部份中之觸 媒元素，該觸媒元素能提升該非晶半導體薄膜之結晶； 執行第一加熱處理於該非晶半導體薄膜上，以結晶至 少一部份的該非晶半導體薄膜，藉以得到一半導體薄膜， 包括一結晶區域； 成型該半導體薄膜，以形成許多島狀半導體層，各包 括結晶區域； 形成閘絕緣薄膜上之閘極於各許多島狀半導體層上； 選擇性地薄化或選擇性地移除一部份的該閘絕緣薄膜 ，其位在形成源區及汲區之許多島狀半導體層的至少其中 之一的區域之外側，及位在沒有形成閘極的區域中； 執行一摻雜處理，用於形成該源區及該汲區於各許多 島狀半導體層中，且用於形成一吸收區域，能吸引該閘絕 緣薄膜已被薄化或移除的至少一島狀半導體層之區域中之 該觸媒元素；及 執行一第二加熱處理，以移動至少一島狀半導體層中 的至少一部份該觸媒元素至該吸收區域。 41. 如申請專利範圍第40項之製造半導體裝置之方 法，其中該島狀半導體層進一步包括一非晶區域，且至少 -147- (8) (8)200427096 一部份的該吸收區域形成在該非晶區域中。 42. 如申請專利範圍第40項之製造半導體裝置之方 法，其中至少一部份的該吸收區域形成在該結晶區域中。 43. 如申請專利範圍第40項之製造半導體裝置之方 法，其中至少一島狀半導體層包括η -通道薄膜電晶體之 島狀半導體層及Ρ-通道薄膜電晶體之島狀半導體層，該 摻雜步驟包括： 一 η —型摻雜步驟，以提供η —型導電性之雜質元素 ，摻雜形成該源區及該汲區之η -通道薄膜電晶體的島狀 半導體層之區域及形成該吸收區域之Ρ -通道薄膜電晶體 的島狀半導體層之區域；及 一 Ρ-型摻雜步驟，在該η-型摻雜步驟之後，以提 供Ρ —型導電性之雜質元素，摻雜形成該源區、該汲區及 該吸收區域之Ρ —通道薄膜電晶體的該島狀半導體層之區 域。 44. 如申請專利範圍第40項之製造半導體裝置之方 法，其中至少一島狀半導體層包括Ρ -通道薄膜電晶體之 島狀半導體層，且許多島狀半導體層進一步包括η—通道 薄膜電晶體之島狀半導體層，該摻雜步驟包括： 一 Ρ —型摻雜步驟，以提供Ρ -型導電性之雜質元素 ，摻雜形成該源區、該汲區及該吸收區域之Ρ -通道薄膜 電晶體的島狀半導體層之區域；及 一 η —型摻雜步驟，在該ρ -型摻雜步驟之後，以提 供η —型導電性之雜質元素，摻雜形成該源區及該汲區之 -148- (9) (9)200427096 η -通道薄膜電晶體的區域，及形成該吸收區域之p -通 道薄膜電晶體的該島狀半導體層之區域。 4 5.如申請專利範圍第4 0項之製造半導體裝置之方 法，其中至少一島狀半導體層包括：η -通道薄膜電晶體 之島狀半導體層及Ρ-通道薄膜電晶體之島狀半導體層， 該摻雜步驟包括： 一 η —型摻雜步驟，以提供η -型導電性之雜質元素 ，摻雜形成該源區、該汲區及該吸收區域之η -通道薄膜 電晶體的該島狀半導體層之區域及形成該吸收區域之Ρ -通道薄膜電晶體的該島狀半導體層之區域；及 一 Ρ —型摻雜步驟，在該η —型摻雜步驟之後，以提 供ρ —型導電性之雜質元素，摻雜形成該源區、該汲區及 該吸收區域之Ρ -通道薄膜電晶體的該島狀半導體層之區 域及形成該吸收區域之11 -通道薄膜電晶體的該島狀半導 體層之區域。 46.如申請專利範圍第40項之製造半導體裝置之方 法，其中至少一島狀半導體層包括：η -通道薄膜電晶體 之島狀半導體層及ρ -通道薄膜電晶體之島狀半導體層， 該摻雜步驟包括： 一 Ρ —型摻雜步驟，以提供Ρ —型導電性之雜質元素 ，摻雜形成該源區、該汲區及該吸收區域之Ρ —通道薄膜 電晶體的該島狀半導體層之區域及形成該吸收區域之η -通道薄膜電晶體的該島狀半導體層之區域；及 -η —型摻雜步驟，在該ρ —型摻雜步驟之後，以提 - 149- (10) (10)200427096 供η -型導電性之雜質元素，摻雜形成該源區、該汲區及 該吸收區域之η -通道薄膜電晶體的該島狀半導體層之區 域及形成該吸收區域之ρ -通道薄膜電晶體的該島狀半導 體層之區域。 47·如申請專利範圍第40項之製造半導體裝置之方 法，其中選擇性地薄化或選擇性地移除至少一島狀半導體 層之一部份的閘絕緣薄膜之步驟包括：一步驟，形成一罩 於至少一島狀半導體層之該源區及該汲區上；及一步驟， 使用該罩蝕刻該閘絕緣薄膜，且 該罩被使用於該摻雜步驟中。 48·如申請專利範圍第43項之製造半導體裝置之方 法，其中選擇性地薄化或選擇性地移除至少一島狀半導體 層之一部份的閘絕緣薄膜之步驟是在該η -型摻雜步驟與 該Ρ -型摻雜步驟之間被執行。 49. 如申請專利範圍第44項之製造半導體裝置之方 法，其中選擇性地薄化或選擇性地移除至少一島狀半導體 層之一部份的閘絕緣薄膜之步驟是在該η -型摻雜步驟與 該Ρ -型摻雜步驟之間被執行。 50. 如申請專利範圍第48項之製造半導體裝置之方 法，其中 該Ρ—型摻雜步驟包括一步驟，形成一罩，覆蓋不需 要以提供Ρ -型導電性之雜質元素摻雜之各許多島狀半導 體層之區域，且 該罩被使用於選擇性地薄化或選擇性地移除至少一島 -150- (11) (11)200427096 狀半導體層之一部份的閘絕緣薄膜之步驟中。 5 1 ·如申請專利範圍第4 9項之製造半導體裝置之方 法，其中 該η—型摻雜步驟包括一步驟，形成一罩，覆蓋不需 要以提供η —型導電性之雜質元素摻雜之各許多島狀半導 體層之區域，且 該罩被使用於選擇性地薄化或選擇性地移除至少一島 狀半導體層之一部份的閘絕緣薄膜之步驟中。 修 52·如申請專利範圍第50項之製造半導體裝置之方 法，其中選擇性地薄化或選擇性地移除至少一島狀半導體 層之一部份的閘絕緣薄膜之步驟包括移除該罩之步驟。 5 3 . —種製造半導體裝置之方法，包括·· 一第一步驟，提供一非晶半導體薄膜，包括在其至少 一部份中之觸媒元素，該觸媒元素能提升非晶半導體薄膜 之結晶； 一第一步驟，執行第一加熱處理於非晶半導體薄膜上 | ’以結晶至少一部份的該非晶半導體薄膜，藉以得到一半 導體薄膜，包括一結晶區域； 一第二步驟’成型該半導體薄膜，以形成許多島狀半 導體層，包括ρ-通道薄膜電晶體之島狀半導體層及η — 通道薄膜電晶體之島狀半導體層，各許多島狀半導體層包 括結晶區域； 一第四步驟，形成閘絕緣薄膜於各許多島狀半導體層 上； -151 > (12) (12)200427096 一第五步驟，形成一導電薄膜於閘絕緣薄膜上且成形 導電薄膜以形成閘絕緣薄膜上之第一閘極於P -通道薄膜 電晶體之島狀半導體層上； 一第六步驟，使用第一閘極作爲一罩，以提供P -型 導電性之雜質元素摻雜P -通道薄膜電晶體之島狀半導體 層，以形成源區、汲區及能夠吸引觸媒元素之吸收區域； 一第七步驟，在導電薄膜上形成一罩，其暴露P-通 道薄膜電晶體的一部份島狀半導體層，覆蓋第一閘極，且 界定一第二閘極，形成於η -通道薄膜電晶體之島狀半導 體層上； 一第八步驟，使用該罩成形導電薄膜，以形成第二閘 極； 一第九步驟，以提供η -型導電性之雜質元素，摻雜 有被罩覆盍的許多島狀半導體層之區域、第一鬧極或第 二閘極，藉以進一步以η -型雜質摻雜ρ—通道薄膜電晶 體之島狀半導體層的吸收區域，同時形成η -通道薄膜電 晶體之島狀半導體層的源區及汲區；及 一第十步驟，執行一第二加熱處理，以移動至少ρ -通道薄膜電晶體之島狀半導體層中的一部份觸媒元素至吸 收區域，及至少η-通道薄膜電晶體之島狀半導體層中的 一*部份觸媒元素至源區及汲區， 其中選擇性地薄化或選擇性地移除Ρ 一通道薄膜電晶 體之島狀半導體層的吸收區域上的一部份閘絕緣薄膜之步 驟，在第七步驟之後與在第八步驟之後的時間內，在任意 -152- (13) (13)200427096 點被執行至少一次。 54.如申請專利範圍第53項之製造 、 斧颺裝置之方 法，其中選擇性地薄化或選擇性地移除 m ^選薄膜電晶 體之島狀半導體層的吸收區域上的一部份 丨刀|利絶緣薄膜之步 驟’是與第八步驟同時被執行，使用暴露 趨道薄膜電 晶體之一部份的島狀半導體層之罩。 5 5 · —種製造半導體裝置之方法，包括以下步驟· 一第一步驟，提供一非晶半導體薄膜，包括在其至少 一部份中之觸媒元素，該觸媒元素能提升非晶半導體薄膜 之結晶； 一第二步驟，執行第一加熱處理於非晶半導體薄膜上 ’以結晶至少一部份的非晶半導體薄膜，藉以得到一半導 體薄fl吴’包括一結晶區域； 桌一步驟，成型半導體薄膜，以形成許多島狀半導 體層，包括p—通道薄膜電晶體之島狀半導體層及η 一通 道溥Μ % 體之島狀半導體層，各許多島狀半導體層包括 結晶區域； 一第四步驟，形成閘絕緣薄膜於各許多島狀半導體層 上； 一第五步驟’形成一第一閘極於η一通道薄膜電晶體 之島狀半導體層的閘絕緣薄膜上，且形成一第二閘極導電 層於ρ —通道薄膜電晶體之島狀半導體層的閘絕緣薄膜上 一第六步驟，使用第一閘極及第二閘極導電層作爲一 -153- (14) (14)200427096 罩’以提供P -型導電性之雜質元素摻雜島狀半導體層， 以形成η -通道薄膜電晶體之島狀半導體層中的源區及汲 區’同時形成能夠吸引ρ -通道薄膜電晶體之島狀半導體 層中的觸媒元素之吸收區域； 一第七步驟，形成一罩，其覆蓋η -通道薄膜電晶體 之島狀半導體層及一部份的第二閘極導電層； 一第八步驟，使用罩成形第二閘極導電層，以形成第 二閘極； · 一第九步驟，以提供Ρ -型導電性之雜質元素，摻雜 沒有被罩覆蓋的許多島狀半導體層之區域或第二閘極，藉 以進一步以ρ—型雜質摻雜Ρ-通道薄膜電晶體之島狀半 導體層的吸收區域，同時形成源區及汲區；及 一第十步驟，執行一第二加熱處理，以移動至少Ρ -通道薄膜電晶體之島狀半導體層中的一部份觸媒元素至吸 收區域，及至少η-通道薄膜電晶體之島狀半導體層中的 一部份觸媒元素至源區及汲區， · 其中選擇性地薄化或選擇性地移除ρ -通道薄膜電晶 體之島狀半導體層的吸收區域上的一部份閘絕緣薄膜之步 驟，在第五步驟之後與在第八步驟之後的時間內，在任意 點被執行至少一次。 5 6 ·如申請專利範圍第5 5項之製造半導體裝置之方 法，其中選擇性地薄化或選擇性地移除ρ —通道薄膜電晶 體之島狀半導體層的吸收區域上的一部份閘絕緣薄膜之步 驟是與第八步驟同時執行，使用第一閘極作爲一罩。 •154- (15) (15)200427096 5 7. —種製造半導體裝置之方法，包括以下步驟： 一第一步驟’提供一非晶半導體薄膜，包括在其至少 一部份中之觸媒元素，該觸媒元素能提升非晶半導體薄膜 之結晶； 一第二步驟’執行第一加熱處理於非晶半導體薄膜上 ’以結晶至少一部份的非晶半導體薄膜，藉以得到一半導 體薄膜，包括一結晶區域； 一第三步驟，成型半導體薄膜，以形成許多島狀半導 · 體層，包括η-通道薄膜電晶體之島狀半導體層及p-通 道薄膜電晶體之島狀半導體層，各許多島狀半導體層包括 結晶區域； 一第四步驟，形成閘絕緣薄膜於許多島狀半導體層上 9 一第五步驟，形成一第一閘極於Ρ -通道薄膜電晶體 之島狀半導體層的閘絕緣薄膜上，且形成一第二閘極導電 層於η —通道薄膜電晶體之島狀半導體層的閘絕緣薄膜上 · 一第六步驟，使用第一閘極及第二閘極導電層作爲一 罩，以提供Ρ -型導電性之雜質元素摻雜島狀半導體層’ 以形成源區、汲區及能夠吸引Ρ -通道薄膜電晶體之島狀 半導體層中的觸媒元素之吸收區域，同時形成能夠吸引η 一通道薄膜電晶體之島狀半導體層中的觸媒元素之吸收區 域； 一第七步驟，形成一罩，其暴露ρ—通道薄膜電晶體 -155- (16) (16)200427096 之一部份島狀半導體層，且覆蓋第一閘極及一部份第二閘 極導電層； 一第八步驟，使用罩成形第二閘極導電層，以形成第 二閘極； 一第九步驟，以提供η -型導電性之雜質元素，.摻雜 沒有被罩覆蓋的許多島狀半導體層之區域或第二閘極，藉 以將Ρ —通道薄膜電晶體之島狀半導體層的吸收區域非晶 化，同時在η -通道薄膜電晶體之島狀半導體層中形成一 φ 源區及一汲區，且進一步以提供η -型導電性之雜質元素 摻雜吸收區域；及 一第十步驟，執行一第二加熱處理，以移動至少ρ -通道薄膜電晶體之島狀半導體層中的一部份觸媒元素至吸 收區域，及至少η -通道薄膜電晶體之島狀半導體層中的 一部份觸媒元素至吸收區域， 其中選擇性地薄化或選擇性地移除η -通道薄膜電晶 體之島狀半導體層及/或ρ-通道薄膜電晶體之島狀半導體 φ 層的吸收區域上的一部份閘絕緣薄膜之步驟，在第五步驟 之後與在第八步驟之後的時間內，在任意點被執行至少一 次。 5 8 .如申請專利範圍第5 7項之製造半導體裝置之方 法，其中選擇性地薄化或選擇性地移除η -通道薄膜電晶_ 體之島狀半導體層及/或ρ-通道薄膜電晶體之島狀半導體 層的吸收區域上的一部份閘絕緣薄膜之步驟是與第八步驟 同時執行，且包括一步驟，選擇性地薄化或選擇性地移除 -156- (17) (17)200427096 沒有被第二閛極導電層覆蓋的P -通道薄膜電晶體之島狀 半導體層上的一部份閘絕緣薄膜，及沒有被罩覆蓋的P -通道薄膜電晶體之島狀半導體層上的一部份閘絕緣薄膜。 5 9 . —種製造半導體裝置之方法，包括以下步驟： 一第一步驟’提供一非晶半導體薄膜，包括在其至少 一部份中之觸媒元素’該觸媒元素能提升非晶半導體薄膜 之結晶； 一第二步驟’執行第一加熱處理於非晶半導體薄膜上 · ，以結晶至少一部份的非晶半導體薄膜，藉以得到一半導 體薄膜，包括一結晶區域； 一第三步驟，成型半導體薄膜，以形成許多島狀半導 體層，包括η-通道薄膜電晶體之島狀半導體層及p-通 道薄膜電晶體之島狀半導體層，各許多島狀半導體層包括 結晶區域； 一第四步騾，形成閘絕緣薄膜於許多島狀半導體層上 一第五步驟，形成一第一閘極於η -通道薄膜電晶體 之島狀半導體層上的閘絕緣薄膜上，且形成一第二閘極導 電層於Ρ —通道薄膜電晶體之島狀半導體層上的閘絕緣薄 膜上； 一弟/、步驟’使用弟一闊極及弟一鬧極導電層作爲一 罩，以提供η -型導電性之雜質元素摻雜島狀半導體層， 以形成源區、汲區及能夠吸引η -通道薄膜電晶體之島狀 半導體層中的觸媒元素之吸收區域，同時形成能夠吸引ρ -157 - (18) (18)200427096 -通道薄膜電晶體之島狀半導體層中的觸媒元素之吸收區 域； 一第七步驟，形成一罩，其暴露η-通道薄膜電晶體 之一部份島狀半導體層，且覆蓋第一閘極及一部份第二閘 極導電層； 一第八步驟，使用罩成形第二閘極導電層，以形成第 二閘極； 一第九步驟，以提供ρ -型導電性之雜質元素，摻雜 沒有被罩覆蓋的許多島狀半導體層之區域或第二閘極，藉 以將η -通道薄膜電晶體之島狀半導體層的吸收區域非晶 化’同時在η-通道薄膜電晶體之島狀半導體層中形成一 源區及一汲區，且進一步以提供ρ-型導電性之雜質元素 摻雜吸收區域；及 一第十步驟，執行一第二加熱處理，以移動至少Ρ -通道薄膜電晶體之島狀半導體層中的一部份觸媒元素至吸 收區域，及至少η -通道薄膜電晶體之島狀半導體層中的 一部份觸媒元素至吸收區域， 其中選擇性地薄化或選擇性地移除η -通道薄膜電晶 體之島狀半導體層及/或ρ-通道薄膜電晶體之島狀半導體 層的吸收區域上的一部份閘絕緣薄膜之步驟，在第五步驟 之後與在第八步驟之後的時間內，在任意點被執行至少一 次。 60.如申請專利範圍第59項之製造半導體裝置之方 法，其中選擇性地薄化或選擇性地移除η 一通道薄膜電晶 -158- (19) (19)200427096 體之島狀半導體層及/或P-通道薄膜電晶體之島狀半導體 層的吸收區域上的一部份閘絕緣薄膜之步驟是與第八步驟 同時執行，且包括一步驟，選擇性地薄化或選擇性地移除 沒有被罩覆蓋的η-通道薄膜電晶體之島狀半導體層上的 一部份閘絕緣薄膜，及沒有被第二閘極導電層覆蓋的Ρ -通道薄膜電晶體之島狀半導體層上的一部份閘絕緣薄膜。 6 1 .如申請專利範圍第5 5項之製造半導體裝置之方 法，其中在通道寬度方向上第二閘極導電層的寬度是大於 第二閘極的寬度。 62. 如申請專利範圍第40項之製造半導體裝置之方 法，其中提供η —型導電性用於摻雜吸收區域之雜質元素 的濃度是約1χ1〇ϊ9原子/cm3至約lxl〇2]原子/cm3，且提 供ρ -型導電性用於摻雜吸收區域之雜質元素的濃度是約 1.5xl019 原子 /cm3 至約 3χ1021 原子 /cnl3。 63. 如申請專利範圍第22項之製造半導體裝置之方 法，其中執行該第二加熱處理以活化提供η -型導電性之 雜質及提供Ρ -型導電性之雜質的至少其中之一，其被植 入許多島狀半導體層之源區及汲區。 64·如申請專利範圍第22項之製造半導體裝置之方 法，其中提供非晶半導體薄膜之步驟包括以下步驟： 形成在非晶半導體薄膜上具有開口之罩；及 經由該開口以觸媒元素摻雜非晶半導體薄膜之選定區 域。 65.如申請專利範圍第22項之製造半導體裝置之方 -159 - (20) (20)200427096 法，其中該觸媒元素是至少一元素，選自 Ni、Co、Sn、 Pb、Pd、Fe及Cu之族群。 6 6 .如申請專利範圍第22項之製造半導體裝置之方 法，進一步包括一步驟，在第一加熱處理之後，以雷射光 照射半導體薄膜。 67· —種半導體裝置，由如申請專利範圍第22項之 製造半導體裝置之方法製造。 6 8. —種電子裝置，包括如申請專利範圍第1項之半 導體裝置。 6 9 ·如申請專利範圍第6 8項之電子裝置，進一步包括 一顯示部份，該顯示部份包括如申請專利範圍第6 8項之半 導體裝置。 -160-
TW092137128A 2003-01-07 2003-12-26 Semiconductor device and method for manufacturing the same TWI245425B (en)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2003001434A JP4115283B2 (ja) 2003-01-07 2003-01-07 半導体装置およびその製造方法

Publications (2)

Publication Number Publication Date
TW200427096A true TW200427096A (en) 2004-12-01
TWI245425B TWI245425B (en) 2005-12-11

Family

ID=32708813

Family Applications (1)

Application Number Title Priority Date Filing Date
TW092137128A TWI245425B (en) 2003-01-07 2003-12-26 Semiconductor device and method for manufacturing the same

Country Status (5)

Country Link
US (3) US7148093B2 (zh)
JP (1) JP4115283B2 (zh)
KR (1) KR100583346B1 (zh)
CN (1) CN100438077C (zh)
TW (1) TWI245425B (zh)

Families Citing this family (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4115158B2 (ja) * 2002-04-24 2008-07-09 シャープ株式会社 半導体装置およびその製造方法
US7067439B2 (en) 2002-06-14 2006-06-27 Applied Materials, Inc. ALD metal oxide deposition process using direct oxidation
JP4115283B2 (ja) * 2003-01-07 2008-07-09 シャープ株式会社 半導体装置およびその製造方法
US8119210B2 (en) 2004-05-21 2012-02-21 Applied Materials, Inc. Formation of a silicon oxynitride layer on a high-k dielectric material
JP4160550B2 (ja) * 2004-10-29 2008-10-01 株式会社東芝 不揮発性半導体記憶装置
US20060105114A1 (en) * 2004-11-16 2006-05-18 White John M Multi-layer high quality gate dielectric for low-temperature poly-silicon TFTs
JP4734944B2 (ja) * 2005-02-02 2011-07-27 セイコーエプソン株式会社 薄膜半導体装置の製造方法
KR100721577B1 (ko) 2005-04-27 2007-05-23 삼성에스디아이 주식회사 박막트랜지스터, 그 제조방법, 상기 박막트랜지스터를포함하는 평판표시장치 및 그 제조방법
US7837838B2 (en) 2006-03-09 2010-11-23 Applied Materials, Inc. Method of fabricating a high dielectric constant transistor gate using a low energy plasma apparatus
US7645710B2 (en) 2006-03-09 2010-01-12 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
US7678710B2 (en) 2006-03-09 2010-03-16 Applied Materials, Inc. Method and apparatus for fabricating a high dielectric constant transistor gate using a low energy plasma system
EP1863090A1 (en) * 2006-06-01 2007-12-05 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for manufacturing semiconductor device
US7902018B2 (en) 2006-09-26 2011-03-08 Applied Materials, Inc. Fluorine plasma treatment of high-k gate stack for defect passivation
JP2008091599A (ja) * 2006-10-02 2008-04-17 Sony Corp 薄膜トランジスタおよびその製造方法ならびに表示装置
US9318327B2 (en) * 2006-11-28 2016-04-19 Cree, Inc. Semiconductor devices having low threading dislocations and improved light extraction and methods of making the same
WO2008114599A1 (ja) * 2007-03-16 2008-09-25 Sharp Kabushiki Kaisha アクティブマトリクス基板
CN101636828B (zh) * 2007-03-16 2011-09-21 夏普株式会社 有源矩阵基板
JP2008258345A (ja) * 2007-04-04 2008-10-23 Sony Corp 薄膜トランジスタおよびその製造方法ならびに表示装置
JPWO2008132862A1 (ja) * 2007-04-25 2010-07-22 シャープ株式会社 半導体装置およびその製造方法
KR100875432B1 (ko) 2007-05-31 2008-12-22 삼성모바일디스플레이주식회사 다결정 실리콘층의 제조 방법, 이를 이용하여 형성된박막트랜지스터, 그의 제조방법 및 이를 포함하는유기전계발광표시장치
JP2008300779A (ja) * 2007-06-04 2008-12-11 Elpida Memory Inc 半導体装置及びその製造方法
KR100848341B1 (ko) * 2007-06-13 2008-07-25 삼성에스디아이 주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR100889626B1 (ko) * 2007-08-22 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 이를 구비한유기전계발광표시장치, 및 그의 제조방법
KR100889627B1 (ko) * 2007-08-23 2009-03-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 구비한유기전계발광표시장치
JP5499455B2 (ja) * 2007-10-22 2014-05-21 株式会社デンソー ＳＯＩ（Ｓｉｌｉｃｏｎｏｎｉｎｓｕｌａｔｏｒ）構造の半導体装置およびその製造方法
US7868329B2 (en) * 2008-02-21 2011-01-11 Chi Mei El Corp. Semiconductor device and method for fabricating the same
KR100982310B1 (ko) * 2008-03-27 2010-09-15 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR100989136B1 (ko) * 2008-04-11 2010-10-20 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
KR101002666B1 (ko) * 2008-07-14 2010-12-21 삼성모바일디스플레이주식회사 박막트랜지스터, 그의 제조방법, 및 이를 포함하는유기전계발광표시장치
JP5453832B2 (ja) * 2009-02-20 2014-03-26 ソニー株式会社 固体撮像装置および撮像装置
JP2011077504A (ja) * 2009-09-02 2011-04-14 Semiconductor Energy Lab Co Ltd 半導体装置の作製方法
KR101860859B1 (ko) * 2011-06-13 2018-05-25 삼성디스플레이 주식회사 박막트랜지스터의 제조 방법, 상기 방법에 의해 제조된 박막트랜지스터, 유기발광표시장치의 제조방법, 및 상기 방법에 의해 제조된 유기발광표시장치
KR101559055B1 (ko) 2014-07-22 2015-10-12 엘지디스플레이 주식회사 유기발광 표시패널 및 그 제조방법
DE102015112729A1 (de) * 2015-08-03 2017-02-09 Infineon Technologies Dresden Gmbh Halbleiterbauelement mit einem lateral variierenden Dotierprofil und ein Verfahren zu dessen Herstellung
CN105390451B (zh) * 2015-12-03 2018-03-30 深圳市华星光电技术有限公司 低温多晶硅tft基板的制作方法
US9613808B1 (en) * 2016-01-19 2017-04-04 United Microelectronics Corp. Method of forming multilayer hard mask with treatment for removing impurities and forming dangling bonds
JP6855124B2 (ja) * 2017-05-08 2021-04-07 株式会社ディスコ ゲッタリング層形成方法
JP6855125B2 (ja) * 2017-05-08 2021-04-07 株式会社ディスコ ゲッタリング層形成方法
CN109637932B (zh) 2018-11-30 2020-11-10 武汉华星光电技术有限公司 薄膜晶体管及其制备方法
JP7628397B2 (ja) * 2020-05-25 2025-02-10 日東電工株式会社 光透過性導電性シート、タッチセンサ、調光素子、光電変換素子、熱線制御部材、アンテナ、電磁波シールド部材および画像表示装置
TWI813944B (zh) 2021-02-08 2023-09-01 友達光電股份有限公司 主動元件基板及主動元件基板的製造方法
KR20230060581A (ko) * 2021-10-27 2023-05-08 삼성디스플레이 주식회사 박막 트랜지스터 어레이 기판 및 그 제조 방법

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5481121A (en) * 1993-05-26 1996-01-02 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device having improved crystal orientation
US5915174A (en) 1994-09-30 1999-06-22 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and method for producing the same
JP3894969B2 (ja) * 1994-09-30 2007-03-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
KR100265179B1 (ko) * 1995-03-27 2000-09-15 야마자끼 순페이 반도체장치와 그의 제작방법
JP3295679B2 (ja) 1995-08-04 2002-06-24 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3544280B2 (ja) 1997-03-27 2004-07-21 株式会社半導体エネルギー研究所 半導体装置の作製方法
US6274887B1 (en) * 1998-11-02 2001-08-14 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device and manufacturing method therefor
TW515104B (en) 2000-11-06 2002-12-21 Semiconductor Energy Lab Electro-optical device and method of manufacturing the same
JP3961240B2 (ja) * 2001-06-28 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP3961310B2 (ja) 2002-02-21 2007-08-22 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP4115283B2 (ja) * 2003-01-07 2008-07-09 シャープ株式会社 半導体装置およびその製造方法

Also Published As

Publication number Publication date
JP4115283B2 (ja) 2008-07-09
KR100583346B1 (ko) 2006-05-24
US8067278B2 (en) 2011-11-29
KR20040063782A (ko) 2004-07-14
TWI245425B (en) 2005-12-11
JP2004214507A (ja) 2004-07-29
US20070096207A1 (en) 2007-05-03
US20100291740A1 (en) 2010-11-18
US7148093B2 (en) 2006-12-12
US20040135180A1 (en) 2004-07-15
US7800178B2 (en) 2010-09-21
CN100438077C (zh) 2008-11-26
CN1518128A (zh) 2004-08-04

Similar Documents

Publication Publication Date Title
TW200427096A (en) Semiconductor device and method for manufacturing the same
US7396709B2 (en) Semiconductor device and method for manufacturing the same
JP4802364B2 (ja) 半導体層のドーピング方法、薄膜半導体素子の製造方法、及び半導体層の抵抗制御方法
US20120268681A1 (en) Semiconductor circuit for electro-optical device and method of manufacturing the same
JPH10335672A (ja) 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置
WO2015123903A1 (zh) 一种低温多晶硅薄膜晶体管、阵列基板及其制作方法
US7049183B2 (en) Semiconductor film, method for manufacturing semiconductor film, semiconductor device, and method for manufacturing semiconductor device
KR20060062139A (ko) 이중 열처리에 의한 다결정 박막트랜지스터 제조방법
JPWO2006038351A1 (ja) 結晶質半導体膜およびその製造方法
JP4115441B2 (ja) 半導体装置およびその製造方法
JP5540723B2 (ja) 薄膜トランジスタの製造方法
JP4115406B2 (ja) 半導体装置およびその製造方法
JP3765936B2 (ja) 半導体装置の作製方法
Li Investigation on solid-phase crystallization techniques for low temperature polysilicon thin-film transistors
JP3859516B2 (ja) 半導体装置の製造方法
JP3630917B2 (ja) 半導体装置の作製方法
JP3765975B2 (ja) 半導体装置
TWI223455B (en) Crystalline silicon TFT panel having multi-gate structure used for LCD or OELD
KR20130115625A (ko) 비정질 실리콘 박막의 결정화 방법 및 이를 이용한 다결정 박막 트랜지스터의 제조방법
JP2008270637A (ja) 薄膜トランジスタの製造方法及び薄膜トランジスタ
JP2006135348A (ja) 半導体装置およびその作製方法
Lai et al. Defect passivation by selenium-ion implantation for poly-Si thin film transistors
Zhang Thin-film transistors with metal-replaced source and drain
JP2001135826A (ja) 薄膜トランジスタ及び薄膜トランジスタを用いた半導体装置
JP2015043388A (ja) 半導体装置、半導体装置の製造方法、電子機器

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees