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TW200416901A - Heterojunction field effect type semiconductor device having high gate turn-on voltage and low on-resistance and its manufacturing method - Google Patents

Heterojunction field effect type semiconductor device having high gate turn-on voltage and low on-resistance and its manufacturing method Download PDF

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TW200416901A
TW200416901A TW092133132A TW92133132A TW200416901A TW 200416901 A TW200416901 A TW 200416901A TW 092133132 A TW092133132 A TW 092133132A TW 92133132 A TW92133132 A TW 92133132A TW 200416901 A TW200416901 A TW 200416901A
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TW
Taiwan
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layer
semiconductor device
item
heterojunction field
gaas
Prior art date
Application number
TW092133132A
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English (en)
Inventor
Yasunori Bito
Original Assignee
Nec Compound Semiconductor
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Nec Compound Semiconductor filed Critical Nec Compound Semiconductor
Publication of TW200416901A publication Critical patent/TW200416901A/zh

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    • H10D62/13—Semiconductor regions connected to electrodes carrying current to be rectified, amplified or switched, e.g. source or drain regions
    • H10D62/149—Source or drain regions of field-effect devices

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  • Junction Field-Effect Transistors (AREA)

Description

200416901 五、發明說明（l) 一、 【發明所屬之技術領域】 本發明係關於一異質結場效型半導體裝置與其製造方 二、 【先前技術】 通常在行動手機的發射機中，功率放大器需要在較低 電壓下操作，並有較低的導通電阻。GaAs異質結場效型半 導體裝置用來作為此一功率放大器。 在第一先前技藝GaAs異質結場效型半導體裝置（參閱
Yasunori ΒΙΤ0 等人於 1998 年六月之1998 IEEE MTT-S Int· Microwave Symp-Dig·第 439 至 442 頁所發表之，，64% Efficiency Enhancement-Mode Power Heterojunction FET for 3.5V Li-Ion Battery Operated Personal Digital Cellular Phones” 之圖 2)，一 通道層、一未摻雜 AlGaAs蕭基（Schottky)層、一未摻雜GaAs層與一矽摻雜n+ 型覆蓋層依序以蠢晶成長程序成長，雙凹槽結構設置在石夕 摻雜n+型覆蓋層與未掺雜GaAs簫基層。然後，閘極經由雙 凹槽結構形成在未摻雜A 1G a A s蕭基層上，歐姆源極與歐姆 汲極形成在矽摻雜n+型覆蓋層。這將在後面詳細解釋。 在上述第一先前技藝GaAs場效型半導體裝置，因為採 用雙凹槽結構，能減少導通電阻。 然而，在上述第一先前技藝GaAs場效型半導體裝置， 因為閘極直接接觸未摻雜A1 GaAs蕭基層，其間的有效蕭基 阻障很小’亦即約1 · 〇 e V，造成閘導通電壓\小，亦即約
200416901 五、發明說明（2) 0 · 7 V。因此，在正常操作下，閘極主動地導通而造成閘極 漏電流。 在第二先前技藝GaAs異質結場效型半導體裝置（參閱 Shigeki WADA 等人於 1 998 年六月之 IEEE Transactions on Electron Devices第45冊第6號第1383至1389頁所發表 之 0·1 - //m p+-GaAs Gate HJFET’s Fabricated Using Two-Step Dry-Etching and Selective MOMBE Growth Techniques”），一通道層、一未摻雜AiGaAs蕭基層與一矽 摻雜n+型覆蓋層依序以第一磊晶成長程序成長，凹槽結構 ，置，石夕摻雜n+型覆蓋層。然後，一碳摻雜P+型GaAs層以 第二蠢晶成長程序成長於未摻雜A 1 GaAs蕭基層上。然後， 問極开y成在奴摻雜P+型A 1 G a A s簫基層上，歐姆源極與歐姆 汲極形成在矽摻雜n+型覆蓋層上。這也將在後面 釋。 叮、〜 田述第二先前技藝以^異質結場效墊半導體裝置， 口為反摻雜p+型GaAs層與底層形成一p+-n接面，實f增加 =奐A;通道 道内電子的有效γ基;且力 此有效蕭基阻障增加；δ炭摻雜+〗 到如約1.4ev的程度。 /雅P型GaAs層此γ 。而在上述第二先前技藝G a A s異質姓塥^# 裝置，雖然與上述箆一 =貝、、、口％效型丰導體 裝置比較，右对i 别技藝aAs異質結場效型半導體 有放蕭基阻障從約1 · 〇 e V到約1 〇· 4eV，作因么r山仏 4、4eV增加約 i因為奴摻雜p+ sGaAs層與未摻 直接接觸，關道、s ^ 、+、雜AlGaAs肅基層的 要觸閘導通電料從約〇7V到約〇肩僅增加約
IHSH 第8頁 200416901 五、發明說明（3) 0· 2V。因此，在正常操作下，閘極仍主動地導通而造成閘 極漏電流。 在第三先前技藝GaAs異質結場效型半導體裝置（參閱 K· NISHI 等人於 1 998 年之Extended Abstracts of the 1998 International Conference on Solid-State
Devices and Materials 第 396 至 39 7 頁所發表之” High
Current/gm se1f-A 1ignment PJ-HFET of Completely Enhancement-Mode Operation")，一 通道層、一未摻雜 AlGaAs蕭基層、一未摻雜GaAs蕭基層與一碳摻雜p+型GaAs 層依序以一蠢晶成長程序成長。閘極形成在石炭摻雜型 GaAs層上。此外，歐姆源極與歐姆汲極形成在#型接觸 區。這也將在後面詳細解釋。 在上述第三先前技藝GaAs異質結場效型半導體裝置 上，在奴摻雜P+型G a A s層上沒有造成缺陷，所以與上述第 二先前技藝GaAs異質結場效型羊導體裝置比較，閘導通電 壓Vf增加到約1 · 1 2 V，增加約〇 · 2 2 V。 然而，在上述第三先前技藝以^異質結場效型半導體 裝置上，導通電阻太大，之後將詳細解釋。 三、【發明内容】 本發明之一目的是提供一具有高閘導通電壓及低導通 電阻之異質結場效型半導體裝置。 如本發明，在異質結場效型半導體裝置中，通道層形 成在GaAs基板上，以及不包含鋁之第一半導體層形成在通
第9頁 200416901 五、發明說明（4) 一半導 —歐 的第二 體層隔 〇 中，至 型之寬 長程序 作為停 。然 二導電 第二半 極形成 上° 道層上。第一導電型的第一盥第一 體層上，而在第-半導體層上 電極分別形成在第一與第二覆蓋層上。弟 半導體層形成在第一半導體層上凹槽内，；導電型 離第一與第二覆蓋層。閘極形成在第二半 此外’在異質結場效型半導體裝置之製：：土 少-通道層、不包含鋁之第—半導體層、第 凹槽姓刻停止層、第一導電型覆蓋層以第一曰 成長在一GaAs基板上。然後，用寬凹槽蝕，曰曰f 止物選擇性去除覆蓋層，而在覆蓋層内造成二^ 後，由Si 〇2等等製成的一絕緣層沈積在全部表面上曰 後，絕緣層被貫穿而暴露第一半導體層。然後， 型的第一半導體層以第二磊晶成長程序成長，所以 導體層埋在凹槽並且接觸第一半導體層。然後，問 在第二半導體層上。最後，歐姆電極形成在覆蓋層 四、【實施方式】 在說明較佳實施例之前，將參照圖1、圖2與圖3解釋 先前技藝之GaAs異質結場效型半導體裝置（電晶體）。 在圖1，說明第一先前技藝GaAs異質結場效型半導體 裝置（參閱Yasunori ΒΙΤ0等人於1998年六月之1998 IEEE MTT-S Int· Microwave Symp - Dig·第 439 至 442 頁所發表 之丨丨 64% Efficiency Enhancement-Mode Power Heterojunction FET for 3.5V Li-Ion Battery
第10頁 200416901 五、發明說明（5)
Operated Personal Digital Cellular Phones"之圖 2)， 參考符號1表示一半絕緣GaAs基板。此外，以一磊晶成長 程序在GaAs基板1上依序成長一未掺雜A1GaAs緩衝層2，一 石夕摻雜n+型A IGa As電子供應層3、一未掺雜A 1 GaAs間隙層 4、一未摻雜InGaAs通道層5、一未摻雜AlGaAs間隙層6、 一矽摻雜n+型AlGaAs電子供應層7、一未摻雜AlGaAs簫基層 8、一未摻雜GaAs蕭基層9、一矽摻雜n+型AlGaAs寬凹槽蝕 刻停止層10、一矽摻雜n+型GaAs覆蓋層11。此外，二氧化 矽製成之一絕緣層1 2形成在未摻雜GaAs蕭基層9上。此 外，鋁等等製成之閘極13經由一在未摻雜GaAs蕭基層9内 之凹槽形成在未摻雜AlGaAs蕭基層8上。此外，AuGe/Au等 等製成之歐姆源極14S與歐姆汲極1 4D形成在矽摻雜n+型 GaAs覆蓋層11上。 在圖1之GaAs異質結場效型半導體裝置中，因為採用 雙凹槽結構，能減少歐姆源極1 4S與歐姆汲極1 4D之間的導 通電阻。 然而，在圖1之GaAs異質結場效型半導體裝置中，因 為閘極13直接接觸未摻雜AlGaAs蕭基層8，其間的有效蕭 基阻障很小，亦即約1. 0 eV，造成閘導通電壓Vf小，亦即約 〇· 7V。因此，在正常操作下，閘極13主動地導通而造成閘 極漏電流。
注意閘導通電壓定義成當閘極漏電流是1 mA/mm時。 在圖2，顯示第二先前技藝GaAs異質結場效型半導體 裝置（參閱Shigeki WADA等人於1998年六月之IEEE
第11頁 200416901 五、發明說明（6)
Transactions on Electron Devices 第45 冊第6 號第1383 至 1 389 頁所發表之”〇·1- //m p+-GaAs Gate HJFET，s Fabricated Using Two-Step Dry-Etching and Selective MOMBE Growth Techniques’'），參考符號201 表示一半絕緣 GaAs基板。此外，以第一磊晶成長程序在GaAs基板201上 依序成長一未摻雜AlGaAs緩衝層20 2、一矽摻雜n+型AlGaAs 電子供應層203、一未摻雜InGaAs通道層204、一石夕摻雜n+ 型AlGaAs電子供應層205、一未摻雜AlGaAs蕭基層206、一 石夕摻雜n+型G a A s覆蓋層2 0 7。此外，二氧化石夕製成之一絕緣 層2 08形成在未摻雜AlGaAs蕭基層2 0 6上。此外，碳摻雜p+ 型GaAs層209藉第二蠢晶成長程序經由在絕緣層2Q8内之凹 槽成長在未換雜AlGaAs蕭基層206。此外，铭等等势成之 閘極210形成在礙換雜ρ+型GaAs層209上。此外，AuGe/Au等 專製成之歐姆源極211S與歐姆及極211〇形成在石夕摻雜#型、 GaAs覆蓋層207上。 在圖2之GaAs異質結場效型半導體裝置中，因為碳摻 雜P+型GaAs層209與其底層形成一 p+-n接面，實質增加形成 在未摻雜InGaAs通道層20 4之通道内電子的有效蕭基阻
I5早。換a之’此有效蕭基阻卩早增加碳換雜型〇 a a s層2 〇 9能 帶到如約1. 4eV的程度。 S 然而’在圖2之G a A s異質結場效型半導體裝置，雖然 與圖1之GaAs異質結場效型半導體裝置比較，^效蕭基阻 障從約l.OeV到約1.4eV增加約(K4eV，而閘導通電壓&從約 0.7V到約0.9V僅增加約(K2V。因此，在正常操作下，閘極
第12頁 200416901 五'發明說明（7) 2 1 0仍主動地導通而造成閘極漏電流。 為什麼閘導通電壓Vf增加不多的-原因在於碳摻雜p+型 GaAs層20 9直接磊晶成長在未摻雜AiGaAs蕭基層20 6。換言 之，未掺雜AlGaAs蕭基層20 6暴露於空氣，未摻雜AlGaAs 蕭基層2 0 6的鋁成分活潑地與氧化應，所以在其上產生氧 化銘。因為氧化鋁難以去除，氧化鋁誘發磊晶成長之碳摻 雜P+型GaAs層20 9的缺陷，所以閘導通電壓Vf減小而造成一 閘極漏電流。 在圖3，顯示第三先前技藝GaAs異質結場效型半導體 裝置（參閱K· NISHI 等人於 1998 年之Extended Abstracts of the 1998 Internati ona1 Conference on Solid-State Devices and Materials 第 3 96 至 397 頁所發表 之"High Current/gm self-Alignment PJ-HFET of Completely Enhancement-Mode Operation’1)，參考符號 301表示一半絕緣GaAs基板。此外，以一磊晶成長程序在 GaAs基板301上依序成長一未掺雜AlGaAs緩衝層302、一石夕 摻雜型AlGaAs電子供應層3 0 3、一未摻雜A 1GaAs間隙層 3 04、一未摻雜inGaAs通道層3 0 5、一未摻雜AlGaAs間隙層 30 6、一矽摻雜#型A1GaAs電子供應層3〇7、一未掺雜 AlGaAs蕭基層3 08、一未摻雜GaAs蕭基層3〇9、一碳摻雜p+ 型GaAs層310。此外，WSi等等製成之閘極311形成在碳摻 雜P+型GaAs層310上。此外，n+型接觸區312S與312D藉矽離 子植入且自我對準於閘極311與碳摻雜1)+型以^層31〇，而 形成在基板301與3 0 2層至3 0 9層中。在此情形，閘極311盥
200416901 五、發明說明（8) 碳摻雜P+型GaAs層310大於圖3所示。在閘極311與碳摻雜p+ 型GaAs層310以蝕刻製程進一步減小之後，如圖3所示， 八1^6/^11等等製成之歐姆源極3133與歐姆汲極3130分別形 成在n+型接觸區312S與312D上。 在圖3之GaAs異質結場效型半導體裝置中，碳摻雜p+型 GaAs層310與其他302層到30 9層成長在相同磊晶成長程 序，且碳摻雜p+型GaAs層310未接觸未摻雜AlGaAs蕭基層 3 08，沒有氧化物在碳摻雜p+型GaAs層310的底部，所以磊 晶成長的碳摻雜p+型GaAs層31 0中沒有引發出缺陷，因此與 圖2之GaAs異質結場效型半導體裝置相比，增加閘導通電 壓 Vf 約 0 · 2 2 V，到約 1 · 1 2 V。 然而，在圖3之GaAs場效型半導體裝置，歐姆源極 3 1 3 S與歐姆汲極3 1 3 D之間的導通電阻很大。亦即，因為歐 姆源極313S與歐姆汲極3130分別連接到n+型接觸區312S與 3 1 2 D ’其間之接觸電阻很大會增加導通電阻。此外，因為 未摻雜InGaAs通道層305的通道與未摻雜GaAs蕭基層309表 面的距離很小，未掺雜GaAs蕭基層3 0 9的表面空乏區減少 通道中片載子濃度，所以閘極3 1 1與n+型接觸區3 1 2 S與3 1 2 D 之間區域片電阻很大，也會增加導通電阻。尤其是當圖3 之GaAs場效型半導體裝置應用到一具有正臨限電壓的^強 型％效電晶體’因為破換雜p+型GaAs層310與上述通道進一 步減小，通道中片載子濃度更減小，所以上述每單位面積 片電阻為數千歐姆。因此’圖3之GaAs場效型半導體事置、 不能應用到操作在如3 V低電壓的行動手機。
第14頁 200416901 五、發明說明（9) 在圖4，顯示如本發明之GaAs異質結場效塑半導體裝 置之第一實施例’對應於圖2之碳摻雜p+型GaAs層2〇 9的碳 摻雜P+型G a A s層1 5加入到圖1的元件中。此外，碳摻雜p+型 GaAs層15接觸未摻雜GaAs蕭基層9，而不是接觸未掺雜 AlGaAs蕭基層8。 因為碳摻雜P+型GaAs層15未接觸未摻雜A1GaAs蕭基層 8，其鋁成分輕易地氧化，閘導通電壓Vf能增加到約丨· 2V。 此外，以與圖1之GaAs異質結場效型半導體裝置相似 之方法’歐姆源極1 4 S與歐姆汲極1 4 D之間的導通電阻能很 小，即約2 Ω · mm。 圖4之GaAs異質結場效型半導體裝置之製造方法將參 照圖5 A到5 Η解釋。 首先，參照圖5Α，一約50nm厚的未摻雜AlGaAs緩衝層 2、一約4nm厚有3 X 1018矽原子cnr3摻雜的n+電子供 應層3、一約2nm厚的未摻雜AlGaAs間隙層4、一約15nm厚 的未摻雜InGaAs通道層5、一約2nm厚的未摻雜AlGaAs間隙 層6、一約9nm厚有3 X 1018矽原子cm-3摻雜的n+型^。^電子 供應層7、一約7nm厚的未摻雜AlGaAs蕭基層8、一約5nm厚 的未摻雜GaAs蕭基層9、一約5nm厚有4 X 1 018石夕原子cnr3摻雜 的n+型AlGaAs寬凹槽蝕刻停止層10、一約100nm厚有4 χ 1〇18 石夕原子cnr3摻雜的η+型GaAs覆蓋層11以分子束磊晶（||ΒΕ)法 或有機金屬氣相磊晶（M0VPE)法之第一磊晶成長程序依序 成長在一半絕緣GaAs基板1上。 接著，參照圖5B，光阻圖案2 1以微影製程形成。然
第15頁 200416901 五、發明說明（10) 後、’用光阻圖案21為光罩與n+型AiGaAs寬凹槽蝕刻停止層 10為停止物，進行乾蝕刻製程蝕刻n+型GaAs覆蓋層1 1。在 此情形’也姓刻一部分的n+型A丨GaAs寬凹槽蝕刻停止層 10。因此，一寬凹槽11a形成在n+ SGaAs覆蓋層U中。 接著，參照圖5C，n+型AlGaAs寬凹槽蝕刻停止層1〇的 乘J餘σ卩分以一沖洗製程完全去除。然後，去除光阻圖案 21。因此，寬凹槽lla更增加而形成一寬凹槽1〇8。 ’、 接著’參照圖5D，二氧化矽製成之絕緣層丨2以一化風 氣相沉積（CVD)製程沉積在全部表面上。 予 後 此 22 接著，參照圖5E，光阻圖案22以微影製程形成。然 用光阻圖案2 2為光罩進行蝕刻製程蝕刻絕緣層丨2。 暴露出未摻雜GaAs蕭基層9。然後，去除光阻圖案 接著，參照圖5F，-約8〇nm厚有約1χ 1〇20碳原 雜的型GaAs層15 HMOVPE法之第二遙晶成長程 =多 露的未摻雜GaAs蕭基層9上。 接者’參照圖5 G ’以一賤錢製藉带忐ψ c ·杂丨丄 13。然後，閘極13以微影與蝕刻製程圖案化。 肛 接著，參照圖5 Η，絕緣層1 2進一并· LV也办t 圖案化。因此，暴露出n+型GaAs層i i Γ H、银刻製程 最後’回到圖4 ’AuGe製成的歐姆層以蒸鍍及剝離製 程沉積在暴露的nIGaAs覆蓋層U。然後， 與蝕刻製程合金化與圖案化。因此，疮成A 9 攻〜 歐姆_14D。 心成歐姆源極與
第16頁 200416901
在圖6，顯示圖4之GaAs異質結場效型半導體裝置 一變化型，圖4之矽摻雜n+sA1GaAs寬凹槽蝕刻停止層 —矽摻雜n+型InGaP寬凹槽蝕刻停止層1〇，取代。即使9在 之GaAs異質結場效型半導體裝置，閘導通電壓^能增加 約1.2V。此外，導通電阻能很小，即約2Ω ·_。 在圖7，顯示圖4之GaAs異質結場效型半導體裝置之 二變化型，圖4之矽摻雜n+sA1GaAs寬凹槽蝕刻停止層“以 一，不包括易氧化之鋁的矽摻雜11+型111以？寬凹槽蝕刻停止厣 10取代。即使在圖7之GaAs異質結場效型半導體穿置，曰 閘導通電壓Vf能增加到約l2v。此外，導通電阻能很小， 即約2 Ω · mm。 虽製造圖7之GaAs異質結場效型半導體裝置，因為矽 摻雜型InGaP寬凹槽蝕刻停止層1〇，，的完全去除製程是 必要的，其製造步驟能夠簡化。 "疋 在圖8，顯示如本發明GaAs異質結場效型半導體裝置 之第二實施例，未摻雜AlGaAs閘極凹槽停止層16與未摻雜 GaAs層17加入圖4之GaAs異質結場效型半導體裝置之元 件，亚且經由在未摻雜AlGaAs閘極凹槽停止層16與未摻雜 GaAs層1 7的閘極凹槽，碳摻雜p+ sGaAs層15形成在未摻雜 GaAs蕭基層9上。 如圖4之GaAs異質結場效型半導體裝置相同方法，因 為碳摻雜P+型GaAs層15未接觸鋁成分易氧化之未摻雜 AlGaAs蕭基層8，閘導通電壓Vf能增加到約丨· 2V。此外，與 圖1之GaAs異質結場效型半導體裝置相似方法，歐姆源極”
200416901 五、發明說明（12) 1 4 S與歐姆汲極1 4 D之間的導通電阻能很小，即約 1· 6 Ω · nun。此外，互導增加到約47(imS/mm。 此外，因為碳摻雜p+型Ga As層15部分埋藏在未摻雜 AlGaAs閘極凹槽停止層16與未掺雜以^層17的閘極凹槽， 石夕摻雜n+型AlGaAs寬凹槽蝕刻停止層丨〇與一矽摻雜n+型 GaAs覆蓋層11之寬凹槽附近的片電阻能減少。換言之，半 導體表面之表面電位耗盡通道中的累積電子。InGaAs通道 層5與未摻雜GaAs層1 7之間距離的增加減少通道中累積電 子之表面電位效應。因此，通道中片載子濃度藉採用未摻 雜AlGaAs層16與未摻雜GaAs層17而增加。 舉例而言，如圖9A所示，顯示圖8半導體裝置為一具 有0.3V正臨限電壓之增強型半導體裝置之片電阻特徵，冬 未掺雜A1 GaAs閘極凹槽蝕刻停止層丨6與未摻雜以^層丨7 = 厶度：Ϊ之”凹槽深度大於-，通道中片載子濃度大 於lx UPcm-2摻雜，寬凹槽附近片電阻小於ι〇〇〇ω/ 告 極凹槽深度是2〇nm，通道中片載子濃度大於 ^ 雜，寬凹槽附近片電阻小於45〇 Ω/口。 W cm杉
此外，在圖8，因為蕭基阻障是由碳摻雜 的能：決：的’即使當碳摻雜p+__l5部分埋藏在曰間 極凹槽，此保持咼的閘極崩潰電壓。此外 GaAs層15之減少寄生電阻不僅減 ^里滅Ρ I 裝置的極大汲極電流。另一 電阻蔷並且也增加
AlGaAs蕾其MS命r λ „ 面在圖1 ，肅基阻障是由 八1(^“3蕭基層8與(^^層9兩者決定的。如 量增加，能降低閘極崩潰φ # 果閘極13的埋藏 朋，貝電昼，因為GaAs與間極之間的蕭 第18頁 200416901
基阻障是0· 3eV，低於AlGaAs與閘極之間的蕭基阻障。因 此，如圖9B所示，顯示閘極崩潰電壓對極大汲極電流的特 徵，圖8之裝置與圖1之裝置相比較，顯示出較高的極大汲 極電流與較高的閘極崩潰電壓。 圖8之GaAs異質結場效型半導體裝置之製造方法將參 照圖10A到10J解釋。 首先，參照圖10A，一約50nm厚的未摻雜AiGaAs緩衝 層2、一約4nm厚有3χ ΙΟ”矽原子cm，3摻雜的以型^以^電子 供應層3、一約2nm厚的未摻雜AiGaAs間隙層4、一約15nm
厚的未摻雜InGaAs通道層5、一約2nm厚的未摻雜AiGaAs間 隙層6、一約9ηιη厚有3x IIP矽原子⑽-3摻雜的^型^以^電 子供應層7、一約7nm厚的AiGaAs蕭基層8、一約5nm厚的未 摻雜GaAs蕭基層9、一約5nm厚的未摻雜A1GaAs閘極凹槽蝕 刻停止層16、一約15nm厚的GaAs層17、一約5nm厚有4 X 1〇18 矽原子cnr3摻雜的型AiGaAs寬凹槽蝕刻停止層1〇、一約 lOOrim厚有4 X 1018矽原子cdt3摻雜的n+ SGaAs覆蓋層u &mbe 法或MOVPE法之第一磊晶成長程序依序成長在一半絕緣 G a A s基板1上。
接著’參照圖10B，光阻圖案21以微影製程形成。然 後，用光阻圖案21為光罩與η+型AiGaAs寬凹槽蝕刻停止層 1 0為停止物，進行乾蝕刻製程蝕刻n+型GaAs覆蓋層1 1。在 此情形，也蝕刻一部分的n+型A1 GaAs寬凹槽蝕刻停止層 10。因此，一寬凹槽11a形成在n+型GaAs覆蓋層11。 接著，參照圖10C，n+型AiGaAs寬凹槽蝕刻停止層1〇的
第19頁 200416901 五、發明說明（14) 剩餘部分以一沖洗製程完全 21。因此，寬凹槽lla^h除/^，去除光阻圖案 接I，姿职 更曰加而形成一寬凹槽l〇a。 程沉積在全i : =D。’二氧化矽製成之絕緣層12以⑽製 後，ίί:參照圖1〇E ’光阻圖案22以微影製程形成。缺 ί 為光罩進行晴程她緣二因 雜層17。然後，去除光阻圖案I 雜AlGaAs fl ^ 11〇F ’用圖案化絕緣層12為光罩與未摻 程㈣未摻編_ =开為=二進:亍乾㈣製 ^AlGaAs^ie 〇 在此障形，也蝕刻-部分的未掺 =私f照圖1〇G，未摻雜A1GaAs閘極凹槽蝕刻停止 曰的剩餘部分以一沖洗製程完全去除。因此，A @ Α A 摻雜GaAs蕭基層9。 □此暴路出未
拎雜5著：參照圖10Η，一約80nm厚有約lx，碳原子U 去，—層15以啊法之第二⑨晶成長程序成長在 泰路的未摻雜GaAs蕭基層9上。 13。然後 接著 程圖案化 最後 接者，參照圖ιοί，以一濺鍍製程形成WSi製成的閘極 閘極1 3以微影與餘刻製程圖案化。 茶照圖1 0 J ’絕緣層1 2進一步以微影與蝕刻製 因此，暴露出n+型GaAs層11。 回到圖8 ’ AuGe製成的歐姆層以蒸鍍及剝離製 2積在暴露的n+型GaAs覆蓋層U。然I，歐姆層以微影 /、蝕刻製程合金化與圖案化。因此，形成歐姆源極14S與 第20頁 200416901 五 '發明說明（15) 歐姆汲極1 4 D。 在圖11，顯示圖8之GaAs異質結場效型半導體裳置之 第一變化型。圖8之矽摻雜n+型AlGaAs寬凹槽蝕刻停止層1〇 以一矽摻雜n+型InGaP寬凹槽蝕刻停止層1 0’取代。即使在 圖11之GaAs異質結場效型半導體裝置，閘導通電壓Vf能增 加到約1 · 2V。此外，導通電阻能很小，即約1. 6 Ω · mm。 在圖12，顯示圖8之Ga As異質結場效型半導體裝置之 第二變化型，圖8之矽摻雜n+型AlGaAs寬凹槽蝕刻停止層1〇 以一不包括易氧化之鋁的矽摻雜n+型InGaP寬凹槽蝕刻停止 層10’ ’取代。碳摻雜p+型GaAs層15接觸不包含易氧化之鋁 的矽摻雜n+型InGaP寬凹槽蝕刻停止層1〇，，。即使在圖12之 GaAs異質結場效型半導體裝置，閘導通電壓\能增加到約 1 · 2V。此外，導通電阻能很小，即約丨· 6 q · mni。 當製造圖12之Ga As異質結場效型半導體裝置，因為矽 掺雜n+型InGaP寬凹槽蝕刻停止層1〇，，的完全去除製程是不 必要的，其製造步驟能夠簡化。 在圖13 ’顯示圖8之Ga As異質結場效型半導體裝置之 第二變化型。刪除了圖8之矽摻雜n+電子供應層 3、未捧雜AlGaAs間隙層4與6、及未摻雜A1GaAs蕭基層8。 圖8之未摻雜inGaAs通道層5以矽摻雜以^通道層5，取代。 即使在圖13之GaAs異質結場效型半導體裝置，閘導通電壓 Vf能增加到約1 · 2 V。此外，導通電阻能很小，即約 1 ·6 Ώ · mm 0 當製造圖1 3之GaAs異質結場效型半導體裝置，因為
200416901 五、發明說明（16) 3、4、6、8層是不必要的’其製造步驟此夠簡化。 在圖14，顯示圖8之GaAs異質結場效型半導體裝置之 第四變化型。圖8之碳摻雜P+型GaAs層15以碳摻雜p+型 AlGaAs層 15’ 取代。 在圖14之GaAs異質結場效型半導體裝置’AlGaAs的能 帶一般大於GaAs的能帶（Eg = L 424eV)。亦即Al/ahAs的能 帶近似於
Eg = 1.424 + 1·247χ (0‘χ$〇·45) 二 1·900 + 0·125χ + 0·143χ2 (〇·45$χ$ΐ·〇) 因此，如果AlGaAs的能帶大於GaAs的能帶約〇· 3eV，有效 蕭基阻障為約1 · 7 e V。因此，閘導通電壓V f能增加到約 1· 5V。此外，歐姆源極14S與歐姆汲極14D之間的導通電阻 能很小，即約1 · 6 Ω · mm。 在圖1 5，顯示圖8之GaAs異質結場效型半導體裝置之 第五變化型。圖8之碳摻雜p+型GaAs層1 5以碳摻雜p+型 InGaP 層 15’ ’ 取代。 在圖15之GaAs異質結場效型半導體裝置，因為inGap 的能帶一般大於GaAs的能帶（Eg= 1.424eV)。亦即inGaP的能 帶Eg為1· 8到1· 9eV。如果InGaP的能帶大於GaAs的能帶約 0_ 4eV，有效蕭基阻障為約1· 8eV。因此，閘導通電壓Vf能 增加到約1.6V。此外，歐姆源極14S與歐姆汲極HD之^的 導通電阻能很小’即約1. 6 Ω · mm。 在圖16，顯示圖8 iGaAs異質結場效型半導體裝置之 第六變化型。圖8之未摻.GaAs蕭基層9以有約5 X 1〇1?矽原
第22頁 200416901 五、發明說明（ΙΌ 子CUT3摻雜的矽摻雜η+型以^蕭基層9，取代。 在圖162GaAs異質結場效型半導體裝置，因為GaAs蕭 基層9’是n+型’增加了碳摻雜p+型以^層15與矽摻雜n+型 GaAs蕭基層9之間的有效蕭基阻障，所以閘導通電壓\能 增加到約1· 2V。此外，因為矽摻雜n+型以^蕭基層9，造成 歐姆源極14S與歐姆汲極14D之間的接觸電阻減小，導通電 阻能很小，即約1. 6 Ω · mm。 在圖17 ’顯示圖8之Ga As異質結場效型半導體裝置之 第七變化型。圖8之未摻雜a 1 GaAs層1 6以有約5 X 1 017矽原子 cm-3摻雜的矽摻雜n+型A1GaAs層ι6，取代。 在胃圖17之GaAs異質結場效型半導體裝置，因為A1GaAs 層1 6疋n+型’增加了碳摻雜p+型以^層丨5與矽摻雜#型 AIGaAs層16之間的有效蕭基阻障，所以閘導通電壓、能增 加到約1. 2V。此外，因為矽摻雜n+型。“蕭基層6，造成歐 姆源極14S與歐姆汲極14d之間的接觸電阻減小，歐姆源極 1 4S與歐姆汲極丨4D之間的導通電阻能很小，即約 1 · 9 Ω ·随。 ^在圖1 8，顯不圖8 2GaAs異質結場效型半導體裝置之 第八變化型。圖8之矽摻雜寬凹槽蝕刻停止層 、夕払雜η型I n G a P寬凹槽餘刻停止層1 〇，取代，以及石夕摻 雜=型GaAs覆蓋層n以有約2χ 1〇19石夕原子^_3摻雜的秒摻雜 H 覆蓋層ll a與有約2x 1019矽原子cm_3摻雜的矽 / A \型In〇· 5Ga〇· 5AS覆蓋層11，b取代。因為InGaAs與 S阳格匹配，矽摻雜n+型InxGa卜xAs覆蓋層1 1，a(〇 〈
第23頁 200416901
與矽摻 3. 5)插入在矽摻雜n+型丨n G a p寬凹槽蝕刻停止層η 雜η+型I n〇 5 G aQ 5 A s覆蓋層11 ’ b之間。- 在圖18之GaAs異質結場效型半導體裝置，閘導通電壓 能增加到約1. 2V。此外，因為石夕播雜n^InGaAs覆蓋層 11 a與11 b造成歐姆源極14S與歐姆汲極14D之間的接觸電 阻減小，歐姆源極1 4S與歐姆汲極;[4D之間的導通電阻能很 小，即約1 · 5 Ω · mm。 如圖1 3、1 4、1 5、1 6與1 8所示之第二實施例之變化型 能應用於圖4之第一實施例。 在上述實施例’除了碳的p型雜質如鎂或辞能摻雜到p+ 型 GaAs 層 15、P+型 AlGaAs 層 15，或 p+型 InGaP 層 15，，。此 外，如果通道層容納P型載子，GaAs層15、AlGaAs層15，或 InGaP層15’ ’能夠是n+型。 此外，在上述實施例中，絕緣層1 2能夠由S i Nx或S i Nx 0 製成。 如在上文所解釋，如本發明，閘導通電壓Vf能夠增 加，導通電流能夠減少。
第24頁 200416901 圖式簡單說明 五、【圖式簡單說明： 從下述之說呀並參照附圖，本蘇 知明 ，顯示第一先前技藝GaAs異質結場 ，顯示第二先前技藝GaAs異質結場 ，顯示第三先前技藝GaAs異質結場 與先前技藝相較 將更清楚明瞭，其中 圖1是一橫剖面圖 效型半導體裝置； 圖2是一橫剖面圖 效型半導體裝置； 圖3是一橫剖面圖 效型半導體裝置； 圖4是一橫剖面圖，顯示如本發明之GaAs異質結 型半導體裝置之第一實施例； 圖5A至5H是橫剖面圖，解釋圖4之以^異質結場 半導體裝置之製造方法； t 半導變場效型 型半 w# s^aAS μ # “ 圖9Α疋一圖形，壯 圖9Β是一圖形，•亍^置之閘極凹槽深度特徵； 汲極電流之特徵；”、'、不圖8裝置之閘極崩潰電壓對極大 圖1 0 Α至1 〇 J是横剖 型半導體裝置之製造方法回、解釋圖8之GaAs異質結場效 圖11〜圖1 8是橫剖面圖/ 一 半導體裝置之第一至繁、c ”、、員不圖8之GaAs異質結場效型 王乐八變化型。
第25頁 200416901 圖式簡單說明 【符號之說明】 1 GaAs基板 2 未摻雜AlGaAs缓衝層 3 n+型AlGaAs電子供應層 4 未摻雜AlGaAs間隙層 5 未摻雜InGaAs通道層 6 未摻雜AlGaAs間隙層 7 n+型A 1 G a A s電子供應層 8 未摻雜AlGaAs蕭基層 9 未摻雜GaAs蕭基層 9’ 矽摻雜n+型GaAs蕭基層 10 石夕摻雜n+型A 1 G a A s寬凹槽钱刻停止層 10’ 矽掺雜n+型InGaP寬凹槽蝕刻停止層 10’ ’ 矽摻雜n+型InGaP寬凹槽蝕刻停止層 11 矽摻雜n+型GaAs覆蓋層 1 1 ’ a 石夕摻雜η—型I r^Ga^ As覆蓋層 1 Γ b 石夕摻雜n+型I nQ 5GaQ 5 As覆蓋層 12 絕緣層 13 閘極 1 4 D 歐姆沒極 1 4 S 歐姆源極 15 碳摻雜p+型G a A s層 15’ 竣摻雜p+型A1 G a A s層
200416901 圖式簡單說明 15’ ’ 碳摻雜p+型InGaP層 16 未摻雜A IGaAs閘極凹槽停止層 16’ 石夕摻雜n+型AlGaAs層 17 未摻雜GaAs層 21 光阻圖案 22 光阻圖案 10a 寬凹槽 11a 寬凹槽 2 01 GaAs 基板 20 2 未摻雜AlGaAs緩衝層 20 3 矽摻雜n+型AlGaAs電子供應層 2 0 4 未摻雜InGaAs通道層 2 0 5 矽摻雜n+型AlGaAs電子供應層 2 0 6 未摻雜AlGaAs蕭基層 2 0 7 石夕摻雜n+型GaAs覆蓋層 20 8 絕緣層 2 0 9 礙摻雜p+型G a A s層 210 閘極 2 11 D 歐姆汲極 2 1 1 S 歐姆源極 3 01 GaAs 基板 302 未摻雜AlGaAs緩衝層 303 矽摻雜n+型A IGa As電子供應層 304 未摻雜AlGaAs間隙層
第27頁 200416901 圖式簡單說明 305 未摻雜I nGaAs通道層 306 未摻雜AlGaAs間隙層 307 矽摻雜n+型AlGaAs電子供應層 308 未摻雜AlGaAs蕭基層 309 未摻雜GaAs蕭基層 310 碳摻雜P+型G a A s層 311 閘極 312D n+型接觸區 312S n+型接觸區 313D 歐姆汲極 313S 歐姆源極
第28頁

Claims (1)

  1. 200416901 六、申請專利範圍 1. 一種異質結場效型半導體裝置，包含： 一 GaAs 基板（1); 一通道層（5, 5，），形成在該以^基板上； 一不包含鋁之第一半導體層（9，Θ，），形成在該通道 層上； ,第一導電型的第一與第二覆蓋層（n， u，， lr a， 11 ’ b)，形成在該第一半導體層上，該第一與第二覆蓋層 在該，一半導體層上造成一第一凹槽（lla); 第一與第二歐姆電極（14S， 14D)分別形成在該第一與 第二覆蓋層上； :第一導電型的弟一半導體層（15， 15,， 15，，），形成 在，第半導體層上的該第一凹槽内，該第二半導體層隔 離該第一與第二覆蓋層；以及 一閘極（13)，形成在該第二半導體層上。 2 ·如申睛專利範圍第1項之異質結場效型半導體裝置，其 中該通道層包含一未摻雜InGaAs層（5)。 3·如申請專利範圍第1項之異質結場效型半導體裝置，其 中該通道層包含一第一導電型之GaAs層（5,）。 4 ·如申請專利範圍第1項之異質結場效型半導體裝置，其 中該第一半導體層包含一未摻雜GaAs層（9)。 第29頁 200416901 六、申請專利範圍 5. 如申請專利範圍第1項之異質結場效型半導體裝置，其 中該第一與第二覆蓋層每一層包含一 GaAs層。 6. 如申請專利範圍第1項之異質結場效型半導體裝置，更 包含一第一導電型之寬凹槽蝕刻停止層（10， 10’）在該第 一與第二覆蓋層之下。 7. 如申請專利範圍第6項之異質結場效型半導體裝置，其 中該寬凹槽钱刻停止層包含一 AlGaAs層（10)。 8. 如申請專利範圍第6項之異質結場效型半導體裝置，其 中該寬凹槽姓刻停止層包含一 InGaP層（10， 10’）。 9. 如申請專利範圍第8項之異質結場效型半導體裝置，其 中該InGaP層（10’’）接觸該第二半導體層。 1 0.如申請專利範圍第1項之異質結場效型半導體裝置，其 中該第二半導體層包含一 Ga As層（15)。 11.如申請專利範圍第1項之異質結場效型半導體裝置，其 中該第二半導體層包含一 AlGaAs層（15’）。 1 2.如申請專利範圍第1項之異質結場效型半導體裝置，其 中該第二半導體層包含一 InGaP層（15’ ’）。
    第30頁 200416901 六、申請專利範圍 1 3 ·如申請專利範圍第1項之異質結場效型半導體裝置，其 中該覆蓋層包含： 一 InxGa 卜 xAs(0$x<(K5)覆蓋層（ll，a);以及 一 I nG 5 G aG 5 A s 覆蓋層（11 ’ b)，形成在該 I nx G ai _x A s 覆蓋 層上， 該裝置更包含一第一導電型之I nGaP寬凹槽蝕刻停止 層（10’）在該Ii^GahAs覆蓋層之下。
    1 4 ·如申請專利範圍第1項之異質結場效型半導體裝置，更 包含一第二半導體層’介設在該第一半導體層和該第一與 第一覆盍層之間’該第三半導體層有一第二凹槽， 該第二半導體層通過該第三半導體層之第二凹槽到達 該第一半導體層。 9 15·如申請專利範圍第14項之異質結場效型半導體裝 其中該第三半導體層具有一大於5nm之厚度。 ~ ~ 半導體裝置 AlGaAs層上
    1 6 ·如申請專利範圍第1 4項之異質結場效型 其中該第三半導體層包含： 一未摻雜AlGaAs層（16);以及 一未掺雜GaAs層（17)，形成在該未摻雜 1 7 ·如申請專利範圍第1 6項之異質結場效刮& % 1 +導體裝置，
    200416901 六、申請專利範圍 其中该第一半導體層（9，）是該第一導電型。 1 8 ·如申請專利範圍第1 4項之異質結場效型半導體裝置， 其中該第三半導體層包含： 一該第一導電型之人1(^^層（16，）；以及 一未摻雜GaAs層（17)，形成在該未摻雜AiGaAs層上。 19· 一種異質結場效型半導體裝置之製造方法，包含： 成長至少一通道層（5， 5，）、一不包含鋁之第一半導 體層（9， 9’）、一第一導電型之寬凹槽蝕刻停止層（1〇)、 一該第一導電型之覆蓋層（11， U，， ira， u，b)以一第 一磊晶成長程序在一 GaAs基板（1)上； 選擇性去除該覆蓋層，以該寬凹槽蝕刻停止層作為停 止物’在該覆蓋層内造成一第一凹槽； 沈積一絕緣層（1 2)在全部表面上，在該第一凹槽形成 後， 貫穿該絕緣層，而暴露出該第一半導體層； 成長一第二導電型的第二半導體層，以一第二磊晶成 長程序，所以該第二半導體層埋藏在該第一凹槽並且接觸 該第一半導體層； 形成一閘極（13)在該第二半導體層上·，以及 形成歐姆電極（14S，14D)在該覆蓋層上。 2 0 ·如申請專利範圍第1 9項之異質結場效型半導體裝置 之
    200416901 六、申請專利範圍 製造方法，其中該通道層包含一未摻雜InGa As層（5)。 2 1 ·如申請專利範圍第1 9項之異質結場效型半導體裝置之 製造方法，其中該通道層包含一第一導電型之GaAs層 (5,）。 2 2 ·如申請專利範圍第1 9項之異質結場效型半導體裝置之 製造方法，其中該第一半導體層包含一未摻雜GaAs層 (9) 。 2 3 ·如申請專利範圍第1 9項之異質結場效型半導體裝置之 製造方法，其中該覆蓋層包含一 GaAs層。 2 4.如申請專利範圍第19項之異質結場效型半導體裝置之 製造方法，其中該寬凹槽蝕刻停止層包含一 A IGaAs層 (10) 。 2 5.如申請專利範圍第1 9項之異質結場效型半導體裝置之 製造方法，其中該寬凹槽蝕刻停止層包含一 InGaP層 (10， 10,）。 2 6.如申請專利範圍第1 9項之異質結場效型半導體裝置之 製造方法，更包含部分去除該寬凹槽餘刻停止層，自我對 準於該覆蓋層，在該第一凹槽形成之後。
    第33頁 200416901 六、申請專利範圍 之 置 裝 體 導 半 型 效 場 結 質 異 之 項 9 IX 第 圍 範 利 專 請 申 如 含 包 層 體 導 半二 第 該 中 其 法 方 造 製 層 之 置 裝 體 導 半 型 效 場 結 質 異 之 項 9 1X 第 圍 範 利 專 請 申 如 含 包 層 體 導 半二 第 該 中 其 法 方 造 製 層 2 9.如申請專利範圍第1 9項之異質結場效型半導體裝置之 製造方法，其中該第二半導體層包含一 InGaP層（15’ ’）。 3 0.如申請專利範圍第1 9項之異質結場效型半導體裝置之 製造方法，其中該覆蓋層包含： 一 I nx G a卜x A s (0$χ<0·5)覆蓋層（ll’a);以及 一 I nQ 5 G aQ 5 A s覆蓋層（1 Γ b )，形成在該I nx G ai_x A s覆蓋 層上， 該裝置更包含一第一導電型之InGaP寬凹槽蝕刻停止 層（10’）在該InxGai_xAs覆蓋層之下。 3 1.如申請專利範圍第1 9項之異質結場效型半導體裝置之 製造方法，更包含成長一第三半導體層（16， 16’， 17)， 以該第一磊晶成長，該第三半導體層介設在該第一半導體 層與該覆蓋層之間， 該絕緣層貫穿包含貫穿該第三半導體層，形成一第二 凹槽，
    第34頁 200416901 導體層通過該第三半導體層之第二凹槽到達 六、申請專利範圍 該第二 該弟一半導體層。 32·如申請專利範圍第31項之異質結場效型半導體裝置之 製造方法，其中該第三半導體層具有一大於5 nm之厚度。 3 3 ·如申請專利範圍第3 1項之異質結場效型半導體裝置之 製造方法，其中該第三半導體層包含： 一未推雜AlGaAs層（16);以及 一未摻雜GaAs層（17)，形成在該未摻雜AlGaAs層上。 34·如申請專利範圍第33項之異質結場效型半導體裝置之 製造方法，其中該第一半導體層（9，）是該第一導電型。 3 5 ·如申請專利範圍第3 1項之異質結場效型半導體裝置之 製造方法，其中該第三半導體層包含·· 一該第一導電型之AlGaAs層（16’）；以及 一未掺雜GaAs層（1 7)，形成在該未摻雜A 1 GaAs層上。
    第35頁
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI470792B (zh) * 2010-10-13 2015-01-21 Win Semiconductors Corp 異質結構場效電晶體改良結構及其製程方法
TWI509808B (zh) * 2012-10-01 2015-11-21 Taiwan Semiconductor Mfg Co Ltd 半導體裝置及其製造方法
US9673245B2 (en) 2012-10-01 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Implant isolated devices and method for forming the same

Families Citing this family (27)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008506250A (ja) * 2004-07-08 2008-02-28 コーニンクレッカ フィリップス エレクトロニクス エヌ ヴィ ヘテロ構造電界効果トランジスタ
US7920612B2 (en) * 2004-08-31 2011-04-05 Finisar Corporation Light emitting semiconductor device having an electrical confinement barrier near the active region
KR100592735B1 (ko) * 2004-11-16 2006-06-26 한국전자통신연구원 반도체 소자의 트랜지스터 및 그 제조방법
JP2006196802A (ja) * 2005-01-17 2006-07-27 Sony Corp 半導体装置および半導体装置の製造方法
US7588961B2 (en) * 2005-03-30 2009-09-15 Nissan Motor Co., Ltd. Semiconductor device and manufacturing method thereof
US20060283360A1 (en) * 2005-06-20 2006-12-21 Columbia/Okura Llc Sling jig assembly for use in loading and transporting bagged and bundled products
JP2007027594A (ja) * 2005-07-21 2007-02-01 Nec Electronics Corp 電界効果トランジスタ
JP2007335508A (ja) 2006-06-13 2007-12-27 Nec Electronics Corp 電界効果トランジスタおよびその製造方法
JP2008103459A (ja) * 2006-10-18 2008-05-01 Sony Corp 電界効果トランジスタおよびその製造方法
JP5431652B2 (ja) * 2007-04-02 2014-03-05 ルネサスエレクトロニクス株式会社 半導体装置
JP2009081177A (ja) * 2007-09-25 2009-04-16 Nec Electronics Corp 電界効果トランジスタ、半導体チップ及び半導体装置
JP2010016089A (ja) * 2008-07-02 2010-01-21 Nec Electronics Corp 電界効果トランジスタ、その製造方法、及び半導体装置
JP2010056250A (ja) 2008-08-27 2010-03-11 Nec Electronics Corp 半導体装置及び半導体装置の製造方法
CN101853882B (zh) 2009-04-01 2016-03-23 台湾积体电路制造股份有限公司 具有改进的开关电流比的高迁移率多面栅晶体管
US9768305B2 (en) * 2009-05-29 2017-09-19 Taiwan Semiconductor Manufacturing Company, Ltd. Gradient ternary or quaternary multiple-gate transistor
US8617976B2 (en) * 2009-06-01 2013-12-31 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain re-growth for manufacturing III-V based transistors
JP2011146512A (ja) * 2010-01-14 2011-07-28 Renesas Electronics Corp 半導体装置
KR20110122525A (ko) 2010-05-04 2011-11-10 삼성전자주식회사 Ｌｄｄ 영역을 갖는 고 전자 이동도 트랜지스터(ｈｅｍｔ) 및 그 제조방법
GB201112330D0 (en) * 2011-07-18 2011-08-31 Epigan Nv Method for growing III-V epitaxial layers and semiconductor structure
US9385001B1 (en) * 2015-03-17 2016-07-05 Toshiba Corporation Self-aligned ITO gate electrode for GaN HEMT device
US9536962B1 (en) 2015-07-20 2017-01-03 Taiwan Semiconductor Manufacturing Company, Ltd. Source/drain regions for high electron mobility transistors (HEMT) and methods of forming same
CN106024904B (zh) * 2016-07-29 2019-01-04 东莞华南设计创新院 一种自对准GaAs-PMOS器件结构
US11075313B2 (en) 2017-06-16 2021-07-27 Utica Leaseco, Llc Optoelectronic devices manufactured using different growth substrates
US10692683B2 (en) * 2017-09-12 2020-06-23 Intevac, Inc. Thermally assisted negative electron affinity photocathode
US11177379B2 (en) * 2019-06-19 2021-11-16 Win Semiconductors Corp. Gate-sinking pHEMTs having extremely uniform pinch-off/threshold voltage
WO2021076979A1 (en) * 2019-10-18 2021-04-22 Utica Leaseco, Llc Optoelectronic devices manufactured using different growth substrates
CN111969045B (zh) * 2020-08-13 2022-07-22 西安电子科技大学 低欧姆接触电阻的GaN基高电子迁移率晶体管及制备方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5421283A (en) 1977-07-19 1979-02-17 Mitsubishi Electric Corp Manufacture for semiconductor device
JP3107031B2 (ja) 1998-03-06 2000-11-06 日本電気株式会社 電界効果トランジスタ
JP2001177089A (ja) * 1999-12-20 2001-06-29 Nec Corp 電界効果トランジスタ
JP3716906B2 (ja) * 2000-03-06 2005-11-16 日本電気株式会社 電界効果トランジスタ

Cited By (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI470792B (zh) * 2010-10-13 2015-01-21 Win Semiconductors Corp 異質結構場效電晶體改良結構及其製程方法
TWI509808B (zh) * 2012-10-01 2015-11-21 Taiwan Semiconductor Mfg Co Ltd 半導體裝置及其製造方法
US9355888B2 (en) 2012-10-01 2016-05-31 Taiwan Semiconductor Manufacturing Company, Ltd. Implant isolated devices and method for forming the same
US9673245B2 (en) 2012-10-01 2017-06-06 Taiwan Semiconductor Manufacturing Company, Ltd. Implant isolated devices and method for forming the same
US10008532B2 (en) 2012-10-01 2018-06-26 Taiwan Semiconductor Manufacturing Company, Ltd. Implant isolated devices and method for forming the same
US11114486B2 (en) 2012-10-01 2021-09-07 Taiwan Semiconductor Manufacturing Company, Ltd. Implant isolated devices and method for forming the same

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