TW200410342A - Semiconductor device - Google Patents

Description

200410342 玖、發明說明： 【發明所屬之技術領域】 本發明係關於一種應用於功率放大器等中的半導體裝 置。 【先前技術】 對於移動體通訊用可攜式終端之發送用功率放大器之 最近的要求事項中，有低失真高效率動作與單一正電源動 作。在此，所謂高效率動作，係指提高以輸出功率pQUt及輸 入功率Pin之差與直流投入功率Pde之比來定義之功率附加 效率（Power Added Efficiency;以下稱為PAE)的動作之意 。由於PAE越大可攜式終端之消耗功率就越少，所以PAE 成為重要的性能指標。又，在最近利用CDMA(Code Division Multiple Access ; 分碼多重擴取系統）或 WCDMA(Wideband CDMA;寬頻式分碼多重擷取系統）等 數位無線通訊方式的可攜式終端中，由於對功率放大器之 失真亦課以嚴格的規格所以低失真化亦變成很重要。但是 ，失真與效率一般係處於折衷選擇（trade-off)之關係，且在 一定低失真條件下有必要增大PAE。此係低失真高效率動 作之意。 另一方面，單一正電源動作，係不需要在依習知空乏型 (Depletion Mode)FET(Field Effect Transistor ;場效電晶體） 而構成功率放大器之情況所需的負電源產生電路、汲極開 關，並有助於終端之小型化、低成本化。 作為可滿足該等要求之功率放大器用裝置較為人所周

85721.DOC 200410342 知者有 HBT(Heterojunction Bipolar Transistor ;異質接面雙 極性電晶體）·。但是，在HBT中，雖然為了提高功率放大器 特性而必須提高電流密度，但是亦會發生因發熱而限制功 率放大器特性之提高，或為了確保可靠度而需要高度散熱 之設計等的問題。因此，依HFET(Heterojunction Field Effect Transistor ;異質接面場效電晶體）進行之單一正電源 動作亦受到注目。在此，HFET，係HEMT(High Electron Mobility Transistor ;高電子遷移率電晶體）或 HIGFET(Heterostructure Insulated-Gate FET;異質結構絕 緣閘場效電晶體）等利用異質接面的FET之總稱。在HFET 中亦可實現高性能開關，且產生可使功率放大器與開關一 體化的優點。 然而，為了利用HFET來實現單一正電源動作，且不需要 負電源產生電路、汲極開關，就有必要實現全增強型 (Enhancement mode)之HFET。在此，所謂全增強，係指在 截止時之汲極漏電流十分小，即，將閘極與源極間之電壓 保持於0的狀態下，直接對源極與汲極間施加電壓的情況， 由於流至源極與汲極間之電流十分小，所以可不需要丨及才系 開關之位準的增強型動作之意，一般而言需要〇 · 5 V左右以 上之高臨限電壓Vth。 在利用具有習知凹陷閘極（recess gate)構造之肖特基接 面閘極型HFET來實現該種增強型之HFET的情況，會造成 問題者在於，第一、因表面空乏化之影響而增大源極電阻 、導通電阻RQn，第二、Vth變高的結果，會縮小閘極與源

85721.DOC 200410342 極間之順向電流上升電壓vf與vth之差，結果，要獲得低失 真高效率特性變得非常困難。 作為容易實現全增強型動作的HFET，例如有如已揭示於 曰本專利特願平10-258989號公報中的JPHEMT(Junction Pseudomorphic HEMT)構造。 圖7係顯示該種習知型JPHEMT之一構成例。該半導體裝 置，例如係在半絕緣性之單晶GaAs構成的基板1之一面上 ，例如介以意圖不添加雜質之u-GaAs(U-係表示意圖不添加 雜質者，以下相同）構成的緩衝層2，依次層疊鋁（A1)組成 比20%左右之AlGaAs構成的第二障壁層3、錮（In)組成比 20%左右之InGaAs構成的通道層4及A1組成比20%左右之 AlGaAs構成的第一障壁層5。 第一障壁層5，係具有添加高濃度之η型雜質的區域5a、 意圖不添加雜質的區域5b、及包含高濃度之p型雜質且對應 閘極9而設的p型導電區域5c。第二障壁層3，係具有添加高 濃度之η型雜質的區域3a、及意圖不添加雜質的區域3b。p 型導電區域5c，一般係依鋅（Zn)之擴散而形成。 在與第一障壁層5之基板1相反侧之面上形成有絕緣膜6 。在該絕緣膜6上設有複數個開口，且在該等開口之第一障 壁層5上形成有源極電極7、汲極電極8、及閘極9。在源極 電極7、汲極電極8之下部，例如存在有依該等電極與基底 之半導體層的合金化所產生的低電阻層10，且汲極電極8 與第一障壁層5形成η型之歐姆接觸。又，閘極9係與第一障 壁層5形成ρ型之歐姆接觸。通道層4，係成為源極電極7與

85721.DOC 200410342 沒極電極8間之電流通路。另外，雖然在圖7中未顯示，但 是亦有在源極電極7或沒極電極8與第一障壁層5之間介有 添加高濃度之η型雜質的蓋層之情況。 在如圖7所示之JPHEMT構造中，由於使用ρη接面閘極， 所以可獲得内建（built-in)電壓，且與通常的肖特基閘極型 HFET相較，可將更高的電壓施加在閘極上。換句話說，可 提高閘極與源極間之順向上升電壓Vf。以下，Vf係定義為 閘極與源極間之順向電流顯示指定值的電壓者。 更且，在上述JPHEMT中，由於係成為包含高濃度之p型 雜質的p型導電區域5c埋入第一障壁層5内的形式，所以即 使在Vth為正的增強型中亦有不易因表面空乏化而產生源 極電阻之增大的良好情況。 如此，圖7所示的JPHEMT，雖然為了進行增強型動作而 具有非常有利的構造，但是有為了實現前面所述之全增強 型動作而還不夠充分之處。亦即，圖7之JPHEMT，係Vf為 1.2V左右，且大於通常的肖特基型HFET或JFET之值，雖然 只要使之進行增強型動作就沒有問題，但是當變成全增強 型動作時，就需要0·5 V左右以上的Vth，且當進而考慮製造 不均時，即使是更高的Vth亦必須獲得滿足的特性。但是， 如此當Vth變大時，即使是ρη接面閘極由於亦會縮小Vth與 Vf之差，所以低失真條件下的PAE特性就會惡化起來。 本發明，係有鑑於該種問題點而開發完成者，其目的在 於提供一種可進行全增強型動作，且低失真高效率特性優 的半導體裝置以作為功率電晶體。

85721.DOC 200410342 【發明内容】 亦即，本發明⑴’係在具有源極電極、沒極電極、設於 :原極電極與汲極電極之間的閘極、^成為源極電柄虚沒 二電=電流通路之半導體所構成的通道層之半導體裝 :中、，：特徵為包含有··第一障壁層，由具有對應間極而 辰度之卩型雜質之p型導電區域的半導體所構成，·第 ^壁層，隔著通道層而設於第—障壁層之相反側，且由 '子規和力小於通道層之半導體所構成；及第三障壁声， 通道層之間，且由電子親和力小於:道 層<丰導所構成；其中當第一 、其能帶隙為Egl，第：障辟芦、*…子親和力為X1 隙一就:立下::層…親和力一 x1-X3^〇.5x(Eg3-Eg1) ...⑴。 在本發明⑴中，藉由將對第 係的層滿足上述式⑴之關 於與閑極順向^在之ΓΛ壁/與通道層之間，即可使對 Π包机足上升電壓Vf相關 度0h變大，且提高仏藉此，可容易進行全增強 且=:放大!時不需要負電源產生電路或二 σ 。放大杂小型化、低價格化。又，可在不备太 :::::::編，結果，可提高—二 半二:二:障壁層11與第三障壁層12之 ㈣中之至少：用其使用包含鎵㈣、銘㈧)及銦 為111族元素，且包含砷（As)及磷（ρ)中

85721.DOC 200410342 之至少一個作為V族元素的III-V族化合物半導體之各種組 合者。例如可在第一障壁層上使用GaAs或A1組成比50%以 上之AlGaAs或InGaP。又，在第三障壁層12上除了 InGaP 或A1組成比50%以上之AlGaAs，亦可使用AlInGaP或 Gain A sP等4元化合物。又，可在通道層使用InGa As或GaAs 。然後，第三障壁層之厚度，為了獲得對應增強型動作之 所期望臨限電壓Vth，較佳者為20 nm以下。又，尤其是在 依P型雜質之擴散而形成第一障壁層内之p型導電區域的情 況，從擴散控制性之觀點來看較佳者係儘量使p型雜質不侵 入第三障壁層内。為了保持該特性，較佳者係在第一障壁 層内之第三障壁層附近部分，存在有例如5 nm以上厚度的 半導體層，而該半導體層只含有p型導電區域中之最大雜質 濃度的十分之一以下的雜質。 本發明（2)，係在上述本發明（1)之半導體裝置中，在第三 障壁層與通道層之間，具備有由電子親和力小於通道層之 半導體所構成的第四障壁層。 在本發明（2)中，即使在與第一障壁層間具有式（1)之關係 的第三障壁層與通道層無法形成良好介面的情況，藉由在 第四障壁層上使用能與通道層形成良好介面之半導體材料 ，即可迴避該問題。 在本發明（2)之構成中，作為第四障壁層之半導體材料， 例如可使用AlGaAs或GaAs。又，從Vth之關係中，較佳者 係形成第四障壁層與第三障壁層之厚度和為20 nm以下。 本發明（3)，係在上述本發明（1)之半導體裝置中，在第一 85721.DOC -10- 200410342 障壁層與閘極之間，具備有其能帶隙小於第一障壁層，且 具有添加高濃度之p型雜質之p型導電區域的半導體所構成 的第五障壁層。 在本發明（3)中，可減少閘極金屬與閘極金屬相接之半導 體之 '肖特基障壁的高度，且可減低歐姆接觸電阻。 在本發明（3)中，作為第五障壁層之半導體材料，例如可 使用GaAs 〇 本發明（4)，係在上述本發明（1)之半導體裝置中，在第一 障壁層與第三障壁層之間，具備有由Zn之擴散速度慢於第 _ 一障壁層之半導體所構成的第六障壁層。 - 在本發明（4)中，在依Zn之擴散而形成第一障壁層之p型 導電區域的情況，可利用第六障壁層阻止添加於第一障壁 層内的Zn之擴散，且容易控制Zn擴散。 在本發明（4)之構成中，作為第六障壁層之半導體材料， 例如可使用GaAs或AlGaAs。又，從Vth之關係中，較佳者 係形成第六障壁層與第三障壁層之厚度和為25 nm以下。 【實施方式】 φ 以下，係根據圖式說明本發明之實施形態。 (第一實施形態） 為了解決圖7所示之習知型JPHEMT之課題，首先就閘極 漏電流之機制進行要因分析。圖8係沿著圖7之^軸的能帶 圖，且顯示未施加電壓至閘極的狀態。Ec為導電帶之底部 的能量，Εν為價電帶之頂端的能量，Ef為費米能階，0 e 為對電子之障壁高度，0 h為對電洞之障壁高度。圖8係根 85721.DOC -11 - 200410342 據對某特定參數之計算結果者，雖然對不同的參數會成為 不同的能帶圖’但是在抓住以下定性之傾向時即已足夠。 首先，從該圖中，可知0 e大致等於第一障壁層5之能帶 隙Egi(0e〜Egi)。另一方面’ 0h係十分小於Egi。其主要 原因，在於AlGaAs層（第一障壁層5)與InGaAs層（通道層4) 之導電帶端能量差AEc相當大，且變成0 hSEgi- ^Ec之 故。如前面在圖7所說明般，在Ai組成比2〇%左右、In組成 比20%左右之情況，會變成36〇meV左右。Egl，由於 係為1.7eV左右，所以結果0e大約變成17^，而0h大約 受成1 · 3 e V。換句治說，由於變成0 h < 0 e，所以可明白閘 極之順向電流會支配電洞注入。因而，為了要提高閘極順 向之上升電壓Vf，首先必須加大0h。 作為加大0 h用之一個方法，可考慮增加第一障壁層之 A1、、且成比並加大旎τ隙。然而，例如在將A〗組成比從π% 左右加大至30〜40%左右的情況，電子親和力變小的部分， 一般會使源極接觸電阻變高。又，在增大八丨組成的情況， 由於Zn之擴散速度會變快，所以在擴散之控制性方面亦會 產生問題。 因此作為不會產生上述問題下可加大的構成，可考 慮圖1所示之第一實施形態。圖2係、沿著圖以"由的能帶圖 人圖7圖8之差井，係在於在包含p型導電區域ilc之半 導體所構成的第-障壁層u與通道層4之間，插人半導體構 成的第三障壁層12，如圖2所示，該第三障壁層以能帶隙 係大於第一障壁層！ i 且價電帶端能量差△以13大於第一

85721.DOC -12- 200410342 障壁層11與第三障壁層12之導電帶端能量差ΔΕ(^。因而 ，變大的結果，雖然Vf亦可變大，但是因第三障壁層 12之電子親和力並無法如此地變小，且第一與第三障壁層 12之導電帶端能量差△ Eci3亦無法變得如此大，故可防止 源極之歐姆接觸電阻增大。又，在該構造中，由於可形成p 型導電區域1 lc之Zn的擴散層不到達第三障壁層12之構造 ，所以Zn之擴散速度不會造成問題。 如上所述，第一障壁層U與第三障壁層12之關係，係當 第一障壁層1一1之電子親和力為Xl、其能帶隙為Egi，第三障 壁層12之電子親和力為X3、其能帶隙為Eg3之情況，就以下 式表示。 xi- x3^ 0.5 X(Eg3- EgO ··· (i) 以下，係根據圖1舉具體例詳細說明本發明半導體裝置 之第一實施形態。圖1所示之半導體裝置，例如係在半絕緣 性之單晶GaAs構成的基板1之一面上，例如介以意圖不添 加雜質之u-GaAs、u-AlGaAs或是該等多層膜所構成的緩衝 層2 ’依次層·璺A1組成比2 0 %左右之A1G a A s構成的第二障壁 層3、In組成比20%左右之InGaAs構成的通道層4、InGaP構 成的弟二卩单壁層12及A1組成比20%左右之AlGaAs構成的第 一障壁層11。 另外，在此，雖係在第一障壁層11上使用A1組成比為20% 左右的AlGaAs，在第三障壁層12上使用InGaP，但是作為 滿足如式（1)之關係的材料組合，可考慮在第一障壁層11與 第三障壁層12上，包含Ga、Al、In中之至少一個作為in族 85721.DOC -13- 200410342 元素’包含As、P中之至少一個作為v族元素的m_v族化合 物半導體的各種組合。例如可在第一障壁層丨丨上使用GaAs 或A1組成比5 0%以下之AlGaAs或InGaP。又，在第三障壁 層12除了使用InGaP或A1組成比為50%以上之AlGaAs，亦 可使用AlInGaP或GalnAsP等4元化合物。在A1組成比為5〇% 以上之AlGaAs中，由於對導電帶之χ能帶的電子親和力會 邊大’所以各易滿足式（1)之關係。又，在通道層上，除了 InGaAs以外亦可使用GaAs。 第一障壁層11，係包含高濃度之p型雜質且具有對應閘極 9而設的p型導電區域Uc，而除此以外的區域’係成為低雜 質濃度區域lib。在此，可使用仏作為p型雜質，且可依以 之擴散而形成P型導電區域11c。又，第一障壁層11之厚度 係形成100 nm。雖與比此厚或薄無關，但是因若太厚就難 以減低源極接觸電阻，而太薄則難以控制Zn擴散，故較佳 者為70〜100 nm左右。其中，p型導電區域Uc之厚度，在依

Zn擴散而進行p型雜質之添加的情況，雖然難以正確做出 疋我，但是若將低雜質濃度區域Ub之雜質濃度設為p型導 電區域11c中所含之p型雜質之最大濃度的十分之一以下的 話，在此則為9〇nm左右。該情況，在第三障壁層㈣㈣ 導電區域Uc之間存在有10 nm左右之低雜質濃度區域… 。、由於該低雜質濃度區域llb與第三障壁層12之厚度和決定 為vth，所以雖然必須按照所期望之Vth來適當地調整p型導 電區域Uc之厚度，但是較佳者係將低雜質濃度區域之 厚度設在5 nm以上。

85721.DOC -14- 200410342 第二障壁層12，係包含有例如添加高濃度之矽（Si)構成 之η型雜質的·η型雜質高濃度添加區域12a、及意圖不添加雜 吳之低雜質濃度區域12b。在此，將n型雜質高濃度添加區 域12a之厚度設在4 nm，將存在雜質高濃度添加區域 12a與第一障壁層丨丨之間的低雜質濃度區域12b之厚度設在 3 nm，將存在於n型雜質高濃度添加區域1仏與通道層*之間 的低雜質濃度區域12b之厚度設在3 nm，將第三障壁層12 之厚度合計設在10 nm。第三障壁層12，雖然至少可稍微加 厚或減薄，但是在加太厚的情況，為了獲得對應增強型動 作之所期望的Vth，產生亦將p型導電區域製作在第三障壁 層12内的必要，且由於有難以控制擴散的可能性，所以較 佳者為20nm左右以下。11型雜質高濃度添加區域12a之厚度 可獲得所期望值以作為n型雜質之薄片濃度，且在不伴隨 重現性等製造上之困難的範圍内較佳者係儘量少。因而， 較佳者為數nm以下，亦可為丨原子層。此係因在源極與汲 極間之通道層中，由於可使遷移率與載子濃度之積最大化 斤乂 了減低源極電阻，且在閘極區域中，不會使遷移率劣 化，而亦可抑制載子流至障壁層的並行傳導。在通道層4 側 <低雜質濃度區域12b的厚度較佳者為2 nm以上。此係為 了抑制通道層4之電子遷移率的劣化。 、11型雖質高濃度添加區域12a之薄片雜質濃度，在此係設 為2 X 1 〇個/cm 。當太少時則由於源極電阻會變高，所以 較佳者為IX 1012個/cm-2台。 第一卩早壁層3，亦包含有例如添加高濃度之&構成之^型

85721.DOC -15- 200410342 雜質的η型雜質高濃度添加區域3a、及意圖不添加雜質之低 雜質濃度區域3b。η型雜質高濃度添加區域3a之薄片雜質濃 度，在此係設為1X1012個/cnT2。 通道層4之膜厚，雖相對於In組成比20%左右之inGaAs 設為1 5 nm左右，但是在將膜厚設在臨界膜厚以下的條件下 ’ In組成比、膜厚係可自由改變的。 關於絕緣膜6、源極電極7、沒極電極8、閘極9，係形成 與圖7所示之構成同樣。在絕緣膜6上例如可使用gi3N4。在 源極電極7、汲極電極8、閘極9上，例如可使用Ti/pt/Au。 在具有上述JPHEMT構造之第一實施形態中，除了圖7所 示之習知型JPHEMT之優點，由於可更提高又？，所以容易 進行全增強動作，且在構成功率放大器時不需要負電源產 生電路或汲極開關，且可使功率放大器小型化、低價格化 。又，可提高Vf之結果，可提高在一定低失真條件下的功 率附加效率。 另外，第一實施形態係本發明之基本型，其可在第三障 壁層與通道層之間、第一障壁層與閘極9之間、第一障壁層 與第三障壁層之間，插入其他的層，且亦可藉此而附：; 的效果。 例如，在第一實施形態中，雖然在第三障壁層12上具4 添加高濃度之η型雜質的n型雜質高濃度添加區域心十, :有依使用於第三障壁層12之㈣的_，而無法添力^ ，辰度^型雜質的情況、或不易在第三障壁層⑽通道層 I間形成艮好介面的情況。該種的情況，當在第三障壁3

85721.DOC -16- 200410342 與通道滑4之間插入第四障壁層時則情況佳。圖3係顧 第三障壁層上添加高濃度之n型雜質的情況(第二實施形能 );圖4係顯示在第四障壁層上添加高濃度“型雜質的^ (第三實施形態)。在第三障壁層上不易添加高濃度之η型雜 質的情沉’就需要以如圖4所示之方式進行，在只有第三产 壁層與通道層4之介面會造成問題的情況，亦 之其中一個形態。 口 4 (第二實施形態） «圖3’說明本發明半導體裝置之第二實施形態。在

本實施形態中，血第一眚说职Μ α I /、弟Λ她形怨相較，在第三障壁層13盥 通运層間，設有意圖不添加雜質的第四障壁層14。 第三障壁層13，係與第_實施形態之第三障壁Η同樣， 使用與第—障壁層11滿足式⑴之關係、的材料，且包含有例 如添加局濃度之&構成之㈣雜質心型雜質高濃度添加區 域"a、及意圖不添加雜質之低雜質濃度區域【扑。 弟四P早壁層14’係採用可與通道層4形成良好介面的材 料’且可使用意圖不添加雜質，例如A1組成比為鳩左右 或/、、下勺AlGaAs或GaAs。該情況，當n型雜質高濃度添 加區域m太離開通道層辦，在源極與問極間之通道層* έι減y載子/辰度並提咼源極電阻，而在閘極區域上，由 於會發生容易產生載子流至障壁層之並行傳導等的問題，所 以第四i層14之厚度較佳者為5麵左右或其以下。又， 第三障壁層13與第四障壁層14之厚度和，較佳者為2〇 _以 下有關上述以外的部分，係形成與第一實施形態同樣。

85721.DOC -17- 200410342 如上所述，在第二實施形態中，即使在第三障壁層13與 通道層4之間不易形成良好介面的情況，亦可藉由設置第四 障壁層14，來解除該問題。 (第三實施形態） 根據圖4，說明本發明半導體裝置之第三實施形態。在 該實施形態中，與第一實施形態相較，在第三障壁層15上 不具有添加高濃度之η型雜質的區域，在該第三障壁層1 5 與通道層4之間，設置具有η型雜質高濃度添加區域16a的第 四障壁層1 6。 第三障壁層15，係與第一實施形態之第三障壁層12同樣 ，雖採用與第一障壁層11滿足式（1)之關係的材料，但是在 此並未意圖添加η型雜質。 另一方面，在第四障壁層16上，與第二實施形態之情況 同樣，採用可與通道層4形成良好介面的材料，例如雖可採 用Α1組成比為20%左右或其以下之AlGaAs或GaAs，但是亦 可由例如添加高濃度之Si的η型雜質高濃度添加區域16a、 及意圖不添加雜質的低雜質濃度區域16b所構成。關於η型 雜質高濃度添加區域16a之厚度、η型雜質之薄片濃度、通 道層4側之低雜質濃度區域16b之厚度，雖適用與第一實施 形態之第三障壁層12同樣的說明，但是第三障壁層15與第 四障壁層16之和較佳者為20 nm左右以下。有關上述以外的 部分，係形成與第一實施形態同樣。 如上所述，在第三實施形態中，藉由設置第四障壁層16 ，只要第三障壁層15，係與第一障壁層11滿足式（1)之關係的 85721.DOC -18 - 半導體材料的 ^ A即使在與通道層4之間不易形成良好介 面的材料，或m 0 71 、•加咼濃度之η型雜質的材料亦可適用。 (弟四實施形態） ΛΑ Α在罘一實施形態中，會有第一障壁層11與閘極9之間 姆接觸造成問題的情形。在該種情況，如圖5所示，只 要在閘極9側設置由電子親和力與能帶隙之和小於第一障 壁層17之半導體所構成的第五障壁層18即可。 、，據圖5 ’說明本發明半導體裝置之第四實施形態。在 4只她形您'中’與第一實施形態相較，第一障壁層U係變 更成第Ρ章壁層17與第五障壁層18之二層構成，且在第一 障土層17與閘極9之間，設有由電子親和力肖能帶隙之和小 於第F早壁層17之半導體所構成的第五障壁層丨8。 作為第五障壁層1 8，例如可採用GaAs，且與第一障壁層 Η同樣，具有對應閘極9添加高濃度之p型雜質（在此為冗… 的P型導電區域18a，除此以外的區域係成為意圖不添加p 型雜質的低雜質濃度區域18b。作為第五障壁層丨8之厚度例 如可开;#成50’nm左右。其他的邵分與第一實施形態同樣。 如上所述，在第四實施形態中，藉由在閘極與第一障壁 層之間’設置電子親和力與能帶隙之和小於第一障壁層的 第五障壁層，即可減少閘極金屬與閘極金屬相接之半導體 之間的肖特基障壁高度，且可謀求歐姆接觸電阻之減低。 (弟五實施形態） 根據圖6，說明本發明半導體裝置之第五實施形態。在 該實施形態中’與第一貫施形態相較，係將提高Zn擴散之 85721.DOC -19- 200410342 控制性用的第一障壁層Π變更成第六障壁層19與第一障壁 層20之一層構成，且在第一障壁層2〇與第三障壁層之間 ，設置由Ζη之擴散速度慢於第一障壁層2〇之半導體所構成 的第六障壁層19。 在孩構成中，例如可在第一障壁層2〇上使用八丨⑸心或 InGaP,在第六障壁層19上使用。另外，從 提高vth之目的來看，第六障壁層19與第三障壁層12之厚度 和較佳者係為25 nm左右以下。又，第六障壁層之厚度較佳 者為5 nm左右以上，俾使Zn不會突穿第六障壁層19。其他 邵分與第一實施形態同樣。 如上所述，在第五實施形態中，在依〜之擴散而形成對 應閘極9而設之第一障壁層2〇的p型導電區域紙的情況，可 利用第六障壁㈣來阻止添加於第—障壁層2(^zn的擴 散，且可容易控制以擴散層的厚度。 本發明之半導體裝置’並未被限Μ上述實施形態，其 可考慮混合上述實施形態之各種的構成。例如，第四至第 六障壁層，亦可只存在有其中之-個，或存在有其中之二 個，或存在全部。 、、如上所述，，若依據本發明⑴，則藉由在第—障壁層與通 U間汉置具有式⑴之關係的第三障壁層，即可有效 提高閑極順向之上升電壓Vf，可進行全增強型動作，且實 現低失真咼效率特性優的功率雷曰贿 ^ ^ ^ j刀手兒日日體。結果，使用該電晶 隨所構成的功率放士哭+、人t ^ Λ 抑由於不^要負電源電路或汲極開關 ’所以可成為小型、俏栌姓 〇 ^ 土低仏格，且低失真高效率特性方面亦

85721.DOC -20- 200410342 優者。 若依據本發明（2)，則藉由在第三障壁層與通道層之間設 置第四障壁層，則可無須考慮與通道層之介面下選擇第三 障壁層之材料。 若依據本發明（3)，則藉由在第一障壁層與閘極之間，設 置能帶隙小於第一障壁層的第五障壁層，即可謀求歐姆接 觸電阻之減低。 若依據本發明（4)，則藉由第一障壁層與第三障壁層之間 ，設置Zn之擴散速度慢於第一障壁層的第六障壁層，即可 提高形成p型導電區域之Zn擴散的控制性。 圖式簡單說明 圖1係顯示本發明半導體裝置之第一實施形態的剖面圖。 圖2係沿著圖1之7?軸的能帶圖。 圖3係顯示本發明半導體裝置之第二實施形態的剖面圖。 圖4係顯示本發明半導體裝置之第三實施形態的剖面圖。 圖5係顯示本發明半導體裝置之第四實施形態的剖面圖。 圖6係顯示本發明半導體裝置之第五實施形態的剖面圖。 圖7係顯示作為先前技術之半導體裝置之習知型 JPHEMT的剖面圖。 圖8係沿著圖7之軸的能帶圖。 圖式代表符號說明 1 基板 2 緩衝層 3 第二障壁層 85721.DOC -21 - 200410342 3a、5a、12a、13a、16a n型雜質高濃度添加區域 3b、5b、lib、12b、13b、16b、18b 低雜質濃度區域 4 通道層 5、11、17、20 第一障壁層 5c、11c、18a、20c p型導電區域 6 絕緣層 7 源極電極 8 汲極電極 9 閘極 10 低電阻層 12、13、15 第三障壁層 14、16 第四障壁層 18 第五障壁層 19 第六障壁層 85721.DOC 22-

Claims (1)

1. 200410342 拾、申請專利範圍： 1. 一種半導體裝置，其係具有源極電極、汲極電極、設於 源極電極與汲極電極之間的閘極、及由成為源極電極與 汲極電極間之電流通路之半導體所構成的通道層者，其 特徵為包含有： 第一障壁層，由具有對應上述閘極而添加高濃度之P 型雜質之P型導電區域的半導體所構成； 第二障壁層，隔著上述通道層而設於上述第一障壁層 之相反側，且由電子親和力小於上述通道層之半導體所 g 構成；及 第三障壁層，設於上述第一障壁層與上述通道層之間 ，且由電子親和力小於上述通道層之半導體所構成；其 中 當上述第一障壁層之電子親和力為Xi、其能帶隙為Egl ，上述第三障壁層之電子親和力為x3、其能帶隙為Eg3 時，就成立下式 xi-x3^〇.5X(Eg3-Egi) …⑴。 籲 2·如申請專利範圍第1項之半導體裝置，其中，形成上述第 三障壁層之半導體係由包含鎵（Ga)、鋁（A1)及錮（In)中之 至少一個作為III族元素，且包含坤（As)及磷（P)中之至少 一個作為V族元素的III-V族化合物半導體所構成。 3·如申請專利範圍第1項之半導體裝置，其中，形成上述第 三障壁層之半導體係InGaP或AlGalnP或InGaAsP。 4·如申請專利範圍第1項之半導體裝置，其中，形成上述第 85721.DOC 200410342 二障壁層之半導體係A1組成比50%以上之AlGaAs或 AlGaAsP或 AlGalnAs。 5_如申請專利範圍第丨項之半導體裝置，其中上述第三障壁 層之厚度為20 nm以下。 6·如申請專利範圍第丨項之半導體裝置，其中，形成上述第 一障壁層之半導體係A1GaAs或GaA^ InGaP。 7·如申請專利範圍第1項之半導體裝置，其中，在上述第三 Ρ早壁層與上述通道層之間，具備有由電子親和力小於上 述通道層之半導體所構成的第四障壁層。 8·如申請專利範圍第7項之半導體裝置，其中，形成上述第 四障壁層之半導體係A1GaAs或GaAs。 9·如申請專利範圍第7項之半導體裝置，其中上述第三障壁 層與上述第四障壁層之厚度和為2〇 nm以下。 1〇·^申請專利範圍第1項之半導體裝置，其中，在上述第一 層與上述閘極之間，具備有其能帶隙小於上述第一 P早壁層，且具有添加高濃度之P型雜質之p型導電區域的 半導體所構成的第五障壁層。 ' U·:申請專利範圍第1〇項之半導體裝置，其中，形成上述 弟五障壁層之半導體為GaAs。 12·:申請專利範圍第！項之半導體裝置，其中，添加於上述 弟一障壁層中的P型雜質為鋅（Zn)。 a:二申請專利範圍第1項之半導體裝置，其中，在上述第一 亡述第三障壁層之間’具備有由zn之擴散速度 弟障壁層之半導體所構成的第六障壁層。 85721.DOC 200410342 14. 如申請專利範圍第13項之半導體裝置，其中，形成上述 第六障壁·層之半導體係GaAs或AlGaAs。 15. 如申請專利範圍第13項之半導體裝置，其中，上述第三 障壁層與上述第六障壁層之厚度和為25 nm以下。 16. 如申請專利範圍第1項之半導體裝置，其中，在與上述第 三障壁層相接之閘極側半導體層中，存在有5 nm以上之 厚度的半導體層，而該半導體層只含有上述第一障壁層 中所含之p型雜質之最大濃度的十分之一以下的雜質。 17. 如申請專利範圍第1項之半導體裝置，其中，於上述第一 障壁層、第三障壁層、第四障壁層及第六障壁層中之至 少一個層中添加高濃度之η型雜質。 18. 如申請專利範圍第1項之半導體裝置，其中，形成上述通 道層之半導體係InGaAs或GaAs。 85721.DOC