SU960809A1 - Устройство дл вычислени функций синуса и косинуса - Google Patents

Description

Изобретен-ие относитс  к вычислительной технике и может быть использовано дл  аппаратурной реализации вычислени  функций синуса и косинуса в циф 5овых вычислительных машинах и специализированных вычислител х .

Известно устройство дл  определени  функций синуса и косинуса, содержащее блок пам ти, блоки умножени  , дешифратор и регистры синуса и косинуса f.

Недостатком известного устройства  вл етс  накопление ошибки с увеличением значени  аргумента.

Наиболее близким техническим решением к изобретению  вл етс  устройство , содержащее блок пам ти, дешифратор, регистры синуса и косинуса , делитель аргумента, блок сложени , блок вычитани , блок выборки информации, счетчик остатка, эле- , мент задержки, блок формировани  зна|ка функции, коммутаторы, триггер и генератор итераций .2 .

Недостатком этого устройства  вл етс  то, что функции коммутации опорных значений синуса и косинуса и изменени  направлени  интегрировани  выполн ютс  коммутаторсцли, включенными в схему интегрировани . Это приводит к необходимости делать коммутаторы излишне громоздкими и, кроме того, потребует дополнительной коммутации при считывании вычисленных значений синуса и косинуса, поскольку они мен ют местоположение в регистрах синуса и косинуса в зависимости от значени  аргумента.

10

Цель изобретени  - упрощение устройства .

Поставленна  цель достигаетс  тем, что устройство, содержащее де15 литель аргумента, два коммутатора, счетчик остатка, элемент задержки, деишфратор, триггер, генератор импульсов , блок адресации, блок пам ти , первый блок вычитани , первый

20 блок сложени , регистр знака, регистр косинуса и регистр синуса, причем вход аргумента устройства соединен с входом элемента задержки и информационным входом делител  аргумен25 та, управл ющий вход и выход младших разр дов которого соединены соответственно с входом делител  аргумента устройства и первым информационным входом первого коммутатора,

30 выход старших разр дов делител 

соединен с входом регистра знака, выход элемента задержки - с первым входом триггера, второй вход которого соединен через дешифратор с выходом счетчика остатка, вход вычитани  которого соединен с выходом генератора импульсов и управл ющими входами регистра синуса, первых блока вычитани  и сложени  и регистра косинуса, первые выходы регистров синуса и косинуса соединены соответственно с первыми входами первых блоков сложени  и вычитани , вторые входы которых соединены соответственно со вторыми выходами регистра косинуса и регистра синуса, вход генератора импульсов соединен с выходом триггера, выход блока адресации с Входом блока пам ти, содержит второй блок вычитани  и второй блок сложени , выход которого соединен с входом блока адресации и управл ющим входом второго коммутатора, информационный вход которого соединен с выходом блока пам ти, первый и второй выходы второго коммутатора соединены соответственно с установочными входами регистра косинуса и регистра синуса , информационные входы которых соединены соответственно с выходами первого блока вычитани  и первого блока сложени , вход второго блока сложени  соединен с выходом старцгих разр дов делител  аргумента, выход младших разр дов соединен с первым входом второго блока вычитани , второй вход и выход которого соединены соответственно с входом делител  устройства и вторым информационнЕзМ входом первого коммутатора, выход и управл ющий вход которого соединены соответственно с установочным входом счетчика остатка и выходом старших разр дов делител  аргумента.

На чертеже приведена функциональна  схема устройства.

Устройство содержит делитель 1 аргумента, вход 2 аргумента, элемен 3 задержки, вход 4 устройства дл  ввода делител , счетчик 5 остатка, регистр 6 синуса, блок 7 сложени , блок 8 вычитани , регистр 9 косинуса , генератор 10 импульсов, коммутаторы 11 и 12, блок 13 адресации, регистр 14 знака, дешифратор 15, триггер 16, блок 17 пам ти, блок 18 вычитани , блок 19 сложени .

Устройство позвол ет воспроизводить значени  синуса и косинуса при дискретном задании аргумента с использованием опорных значений функций из блока пам ти в качеОтве начальных условий интегрировани  и интегрировани  на интервале, определенном остатком аргумента, получающимс  после вьзделени  из него целой части, выраженной в единицах дискрета задани  опорных значений функций и определ ющей дл  синуса ближайшее меньшее по абсолютной величине опорное значение, а дл  косинуса - ближайшее большее по абсолютной величине опорное значение. Интегрирование реализуетс  при помощи итерационного принципа с использованием рекуррентных формул

а.ч- Ъ. д.

CD (2)

Ь. - а. д.

значение синуса на i-ом

где а- шаге;

Ь значение косинуса на i-ом шаге;

измен етс  от до значе1 ни , равного остатку аргумента , выраженному в единицах дискрета задани  аргумента;

Д Зо дискрет задани  аргумента; начальное условие дл  синуса ,

Ь„ начальное условие дл  косинуса .

Дл  определенности считаем, что устройство предназначено дл  вычислени  в 16-ти разр дной двоичной сетке функций синуса и косинуса при задании аргумента с дискретностью 2 а опорных значений функций с дискретностью 7Г/32.

В исходном положении триггер 16 устанавливают в нулевое состо ние и в блок 17 ввод т опорное значение функций синуса и косинуса дл  значений аргумента: О, 7t/32, 2 , 3 ГГ/32, 4 К;/32, 5 Tt/32, 6 /Ъ2, 11t/Ъ2, 8-ТС/32 (всего восемнадцать значений);

Значение аргумента в двоичном коде в радианной мере записываетс  по входу 2 устройства в делитель 1 аргумента, а по входу 4 устройства двоичный код поступает в делитель 1 и блок 18. В результате делени  аргумента на Tt/22 в делителе 1 образуетс  двоичное число, в котором используютс  шесть младших разр дов целой части и п ть разр до ( с 4-го по 8-й) остатка. Значени  шестого и п того разр дов целой части поступают в регистр 14 . Шестой и п тый разр ды указывают номер квадранта,в который попадает аргумент, и соответственно знаки функций синуса и косинуса (00 : ++, 0,1 : +-; 10 -; 11 : -+).

Claims (2)

1. Разр ды целой части с первого по п тый поступают в блок 19. Здесь значение п того разр да складываетс  с двоичным кодом первых четырех разр дов. Это делаетс  дл  того, чтобы дл  аргументов, попадающих |ВО II и IV квадранты, также как дл  аргументов, попадающих в I и JII квадранты, сохранить неизменной схему интегрировани  по формулам (1) и (2). Полученные значени  четырех млад ших разр дов целой части поступают в блок 13 адресации, а .значение чет вертого разр да поступает на вход коммутатора 12. Согласно значению трех разр дов, определ ющих микроинтервал , из блока 17 пам ти должны быть считаны и записаны в регистр б синуса и регистр 9 косинуса соответ ствующие значени  функций. При этом значение четвертого разр да показывает , какой восьмой части круга при надлежит аргумент - (О; тг/4 или (Rr/4; гг/2) . Значение О указывает на промежуток (О , /4) и соответственно на считывание из блока 17 зна чений функций, поставленных в соответствие значению трех младших раз .р дов целой части. Значение 1 указывает на промежуток (it/4; 7Г/2) и соответственно на считывание из блока 17 последующих значений функций синуса и косинуса, что соответствует зеркальному -значению аргумента В промежутке (0)1Г /4) . В последнем случае при значении четвертого разр да, равном 1, коммутатор 12 измен ет место записи (регистры синуса и косинуса) считываеNMx из блока 17 пам ти опорных значений , что соответствует формуле приведени  к дополнительному углу дл . функций синуса и косинуса. Значени  п ти разр дов (используютс  разр ды с 4-го по 8-й) остат ка из делител  1 поступают на первый вход блока 18 и на вход коммута тора 11. В блоке 18 производитс  вычитание из п ти старших разр дов числа 17732 п тиразр дного кода оста ка, и полученное значение поступает на второй вход коммутатора 11 остат ка. На другой вход коммутатора 11 из делител  1 аргумента поступает значение 5-го разр да целой части, причем если это значение равно О, что соответствует тому, что аргумент находитс  в I или III квадрантах , то в счетчик 5 остатка через коммутатор 11 проходит значение остатка , полученное в делителе 1, в противном случае, при значении 5-го разр да целой части, равной 1 чт соответствует тому, что аргумент находитс  во II или в III квадранта в счетчик 5 через коммутатор 11 про ходит преобразованное значение остатка , полученное в блоке 18. Через интервал времени, определ  Nttift элементом 3 задержки, необходимый дл  записи опорных значений функций в регистры б и 9, триггер 1 перебрасываетс  в единичное состо н и запускаетс  генератор 10 импульсо Управл ющие сигналы с выхода генера тора 10 начинают поступат-ь на вычитающий вход счетчика 5 остатка, на управл$пощие входы регистра б синуса и регистра 9 косинуса и на управл пощие входы блоков сложени  7 и вычитани  8. В этом случае с первого выхода регистра б синуса на первый вход блока 7 сложени  поступает 16-разр дный код синуса, со второго выхода регистра 9 косинуса на второй вход блока 7 сложени  дл  ввода 8-ми младших ра:зр дов поступает 8-разр дный код, образованный первойполовиной разр дов (8 старших разр дов) значени  косинуса. Одновременно с первого выхода регистра 9 косинуса на первый вход блока 8 вычитани  поступает 16-разр дный код косинуса, со второго выхода регистра б синуса на второй вход блока 8 вычитани  дл  ввода 8-ми младших разр дов поступает 8-разр дный код, образованный первой половиной разр дов (8 старших разр дов) значени  синуса. Результат сложени  кодов, поступивших на первый и второй входы блока 7 сложени , поступает в регистр 6 синуса,и следовательно , в нем устанавливаетс  число, превышающее исходное на величину, соответствующую одной итерации по формуле (1). Результат вычитани  из кода, поступившего на первый вход кода и на второй вход блока 8 вычитани , поступает в регистр 9 косинуса ,и следовательно , в нем устанавливаетс  число, меньше исходного на величину, соответствующую одной итерации по формуле (2). Описанна  процедура накоплени  в регистрах 8 и 9 повтор етс  до тех пор, пока не будет вычтено из счетчика 5 остатка значени  остатка. В этом случае с выхода дешифратора 15 (например, многовходового элемента И) сигналом, фиксирующим нулевое состо ние счетчика 5, триггер 16 устанавливаетс  в единичное состо ние и генератор 10 затормаживаетс . При этом на выходе устройства формируютс  значени  функций синуса и косинуса, а также знаки этих функций . Преимущества предложенного устройства по сравнению с известным определ етс  следующим. Вместо коммутатора на 32 разр да и коммутатора на 48 разр дов, использованных в известном устройстве, в предложенном устройстве используютс  коммутатор на 32 разр да, коммутатор йа 10 разр дов и два дополнительныхмалоразр дных блока (в качестве блока 18 преобразовани  остатка может использоватьс  5-разр дный блок вычитани , а в качестве блока- 19 преобразовани  целой части может использоватьс  4-рлэр дный блок сложени ). Кроме того, при считывании из известного устройства вычисленных значе ний синуса и косинуса потребуетс  применение дополнительного коммутат ра на 32 разр да. В предложенном устройстве этого не требуетс , поскольку здесь вычисленные значени  не мен ют своего местоположени  в регистрах синуса и косинуса. Формула изобретени  Устройство дл  вычислени  функци синуса и косинуса, содержащее делитель аргумента, два коммутатора, счетчик остатка, элемент задержки, дешифратор, триггер, генератор импульсов , блок адресации, блох пам ти , первый блок вычитани , первый блок сложени , регистр знака, регис косинуса и регистр синуса, причем вход аргумента устройства соединен с входом элемента задержки и информационным входом делител  аргумента управл ющий .вход и выход младмих разр дов которого соединены соответ ственно с входом делител  аргумента устройства и первым информационным входом первого коммутатора, выход старших разр дов делител  соединен с входом регистра знака, выход элемента задержки - с первым входом триггера, второй вход которого соединен через дешифратор с выходом счетчика остатка, вход вычитани  которого соединен с выходом генератора импульсов и управл ющими входа ми регистра синуса, первых блока вычитани  и сложени  и регистра косинуса, первые выходы регистров синуса и косинуса соединены соответ ственно с первыми входами первых блоков сложени  и вычитани , вторые входы которых соединены соответственно со вторыми выходами регистра косинуса и регистра синуса, вход генератора импульсов соединен с выходом триггера, выход блока адресации - с входом блока пам ти, о тличающеес  тем, что, с целью упрощени  устройства, оно содержит второй блок вычитани  и второй блок сложени , выход которого соединен с входом блока адресации и управл ющим входом второго коммутатора , информационный вход которого соединен с выходом блока пам ти, первый и второй выходы второго коммутатора соединены соответственно с установочными входами регистра косинуса и регистра синуса, информационные входы которых соединены соответственно с выходами первого блока вычитани  и первого блока сложени , вход второго блока сложени  соединен с выходом старших разр дов делител  аргумента, выход младших разр дов соединен с первым входом второго блока вычитани , второй вход и выход которого соединены соответственно с входом делител  устройства и вторым информационным входом первого коммутатора, выход и управл ющий вход которого соединены соответственно с установочным входом счетчика остатка и выходом старших разр дов делител  аргумента. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР №419896, кл. G Об F 7/548, 1973.
2. 2.Авторское свидетельство СССР №531161, кл. G 06 F 7/548, 1974 (прототип).