SU959092A1 - Многоканальный статистический анализатор - Google Patents

Description

(54) МНОГОКАНАЛЬНЫЙ СТАТИСТИЧЕСКИЙ АНАЛИЗАТОР

Изобретение относитс  к вычис.пи- тельной и измерительной технике и может быть использовано дл  анализа случайных процессов.

Известен статистический анализатор , содержащий два аналого-цифров ых преобразовател , синхронизатор, регистр сдвига, два дешифратора, пересчетную схему, умножитель, четыре коммутатора и две группы накопителейг .в котором вычисл ютс  оценки коррел ционных функций, одномерных и двумерных законов распределени 

Однако большое количество оборудовани  и последовательное вычисление коррел ционных функций случайных сигналов снижает быстродействие устройства ..

Известен статистический анашизатор , содержащий два аналого-цифровых преобразовател , синхронизатор, запоминающие  чейки, регистр сдвига, дешифраторы соответстви , двоичные , счетчики, дешифрирующие матрицы, сумматоры , ограничители, схемы совпгаденй , элементв И и три группы накопителей , имеющий большее быстродействие при вычислении коррел ционных функций .

Недостатком анализатора  вл етс  большое количество оборудовани .

Наиболее близким техническим решением к данному изобретению  вл етс  многоканальный статистический анализатор , содержащий первый и второй аналого-цифровые преобразователи, информационные входы которых  вл ютс  входами устройства, генератор

10 псевдослучайных чисел, первый и второй цифровой дискриминаторы, первые входы которых подключены к выходам соответственно первого и второго аналого-цифровых преобразователей, а

15 вторые входы - к выходу генератора псевдослучайных чисел, счетчик, третий цифровой дискриминатор, входы которого подключены к выходам второго аналого-цифрового преобразовател 

20 и счетчика, коммутатор, матричный дешифратор, входы которого соединены с выходом первого аналого-цифрового преобразовател ми с выходом коммутатора , первый регистр сдвига,по25 следовательвый вход которого соеди- , I нен с выходом первого цифрового дискриминатора , а параллельные входы разр дов подключены к Выходам матричного дешифратора, запоминающую  чейку,

30 вход которой соединен с выходом второго цифрового дискриминатора, де: шифраторы соответстви , первые входы которых объединены и подключены к выходу запоминающей  чейки, а вторые входы соединены с выходом соответствующего разр да первого регистра сдвига, накопители, входы которых со динены с выходом соответствующего дешифратора соответстви  , второй регистр сдвига, вход которого подключен к выходу третьего цифрового диск риминатора, а выход - к входу коммутатора , синхронизатор, выходы которо , го подключены к управл ющим входам (налого-цифровых преобразователей, регистров сдвига, запоминающей  чейки , коммутатора и. счетчика 3. Недостатком данного анализатора  вл етс  большое количество оборудовани , обусловленное наличием И накопителей (п - число ординат коррел ционной функции). Цель изобретени  - упрощение устройства . Дл  достижени  этой цели в многоканальный статистический анализатор, содержащий первый и второй аналого цифровые преобразователи, информационные входы которых  вл ютс  соответ ственно первым и вторым входами анализатора , а управл ющие.входы первого и второго аналого-цифровых преобразователей объединены и подключены к первому выходу блока управлени , второй выход которого соединен со счетным входом счетчика, а третий выход блока управлени  подключен к управл ющему входу первого коммутато ра, информационный вход которого соединен с выходом регистра сдвига, управл ющий вход которого подключен к четвертому вы-ходу блока управлени  а информационнЕлй вход - к выходу пер вого дискриминатора, первый вход которого соединен с выходом первого аналого-цифрового преобразовател ,ге нератор псевдослучайных чисел, выход . которого подключен к первому входу второго дискриминатора, второй вход которого объединен со входом матричного дешифратора и подключен к выход BTOjioro ансшого-цифрового преобразовател , введен второй комму -атор, делитель частоты, ключ начала записи и К вычислительных блоков, Каждый и: которых состоит из входного комMjfvraTopa , регистра задержки, счетчик умножител  и запоминающего устройства , причем выход второго коммутатора анализатора соединен со вторым , входом первого дискриминатора, а пер вый и второй входы - с выходами соот ветственно генератора псевдослучайных чисел и счетчика, выход второго дис риминатора соединен с первым информа . ционным входом входного коммутатора первого вычислительного блока, второ информационный вход входного коммута тора i-го (i 1, 2,..., к) вычислительного блока соединен с выходом старшего разр да регистра задержки, с первым входом умножител  своего вычислительного блока и с первым информационным входом входного коммутатора (i + 1)-го вьгчислительного блока, выход входного коммутатора каждого i-ro вычислительного блока подключен к входу первого разр да регистра задержки своего блока, разр дные входы регистра задержки i-ro вычислительного блока подключены к i-и группе выходов матричного дешифратора, выход первого коммутатора анализатора соединен с вторым вь1ходом умножител  каждого вычислительного блока, выход умножител  1-го вычислительного блока соединен со счетным входом счетчика своего блока, разр дные входы и выходы этого счетчика соединены соответственно с выходами и входами запоминающего устройства своего блока, управл ющие входы входных коммутаторов всех к вычислительных блоков объединены с управл ющими входами ключа начала записи и делител  частоты и подключены к четвертому выходу блока управлени , выход делител  частоты соединен со входом блока управлени , п тый выход которого соединен с управл ющими входами регистров задержки всех X. вычислительных блоков, а шестой выход - с управл ющими входа ли запоминающих устройств всех k вычислительных блоков, выход ключа начала записи подключен к информационному входу делитеЯ  частоты и к входам сброса счетчиков всех « вычислительных блоков. Блок управлени  состоит из элемент тов И,триггера циклов, пр мой выход которого соединен с первыми входами первого, второго, третьего и четвертого элементов И, вторые входы первого , второго и первый вход п того элементов.И объединены и подключены к первому выходу формировател  импульсов , вход которого соединен с выходом генератора импульсов, а второй выход подключен к счетному входу счетчика адреса, входу делител  частоты и ко вторым входам третьего и четвертого элементов И, выходы первого, второго и третьего элементов И  вл ютс  соответственно п тым, четвертым и первым выходами блока , инверсный выход триггера циклов соединен со входом сброса счетчика адреса , разр дные выходы которого подключены к первым входам соответствующих элементов ИСКЛЮЧАЮЩИЕ ИЛИ и входам элемента ИЛИ-НЕ, при этом выход старшего разр да счетчика адреса соединен с нулевым входом триггера циклов , с единичным входом триггера сброса пам ти и счетным входом счетчика вывода, вход сброса которого

объединен с третьим входом четвертого элемента И, вторыми входами элементов ИСКЛЮЧАЮЩИЕ ИЛИ и соединен с инверсным выходом триггера вывода, единичный вход которого  вл етс  входом блока, а нулевой вход объединен с нулевым входом триггера сброса пам ти, счетным входом счетчика за--. держки, подключен к выходу старшего разр да счетчика вывода и  вл етс  вторым выходом блока, второй вход п того элемента И соединен с пр ойым выходом триггера сброса пам ти, выход счетчика задержки  вл етс  третьим выходом блока, а выходы элементов ИСКЛЮЧАЮЩИЕ ИЛИ, четвертого и П того элементов И  вл етс  шестым выходом блока, при этом выход элемента ИЛИ-НЕ соединен с третьими выходами второго и третьего элементов И, а единичный вход триггера циклов соединен с выходом делител  частоты.

На фиг. 1 приведена структурна  схема многоканального статистического анализатора; на фиг. 2 - функциональна  схема блока управлени  анализатора .

Первый и второй входы 1 и 2 анализатора  вл ютс  входами соответственно первого и второго аналого-цифровых преобразователей 3 и 4. Выход первого аналого-цифрового преобразовател  3 соединен с первым входом первого цифрового дискриминатора 5, второй вход которого соединен с выходом второго коммутатора 6. Выход второго аналого-цифрового преобразовател  4 соединен с входом матрично1хэ де .шифратора 7 и с первым входом второго цифрового дискриминатора 8, второй вход которого соединен с первым входом второго коммутатора бис выходом генератора псевдослучайных чисел 9. Выход первого цифрового дискриминатора 5 подключен к информационному входу регистра 10 сдвига, выход которого соединен с информационным входом первого коммутатора 11, выход которого соединен с вторыми входами умножителей 12 всех К вычислительных блоков 13. Выход второго цифрового дискриминатора 8 соединен с первым информационным входом входного коммутатора 14 первого вычислительного блока. 13. Второй информационный вход коммутатора 14 I-го вычислительного блока 13 соединен с первым входом умножител  12 этого блока, с выходом старшего разр да регистра 15 задержки этого блока и подключен к первому информационному входу входного коммутатора 14 (i + 1)го вычислительного блока 13. Выходы матричного дешифратора 7 подключены к разр дным входам регистров 15 задержки соответствующего вычислительного блока 13. Выход умножител  1-2 соединен со счетным входом счетчика- 16, разр дные

входы и выходы которого соединены соответственно с выходами и входами запоминающего устройства 17, Первый выход 18 блока 19 управлени  подключ чен к управл ющим входам аналого-цифровых преобразователей 3 и 4, второй выход 20 блока 19 управлени  соеди- / ;нен со счетным входом счетчика 21, выход которого соединен со вторым входом второго коммутатора б, третий

0 выход 22 блока 19 управлени  соединен с управл ющим входом первого коммутатора 11, четвертый выход 23.с управл ющими входами входных комму .таторов 14 всех вычислительных блог

5 ков 13, с управл ющим входом регистра задержки 10, с входом ключа 24 начала записи и с информё1ционным входом делител  частоты 25, управл ющий вход которого соединен с Входами сброса

0 счетчиков 16 вычислительных блоков 13 и подключен ю выходу ключа 24 нач чала записи. Выход делител  частоты 25 соединен со входом блока 19 управлени , п тый и шестой выходы 26 и

е 27 которого подключены к управл ющим входам соответственно регистров 15 задержки и запомкнак цих устройств 17 вычислительных блоков 13.,

Пр мой выход триггера циклов 28

соединен с первыми входами первого.

второго, третьего и четвертого эле- . ментов И 29, 30, 31 и 32, вторые входы первого и второго элементов И 29 и 30 соединены с первым входом п того элемента и 33 и с первым выходом формировател  илшульсов 34, вход которого соединен с выходом генератора импульсов 35, а второй выход подключен к счетному входу счетчика адреса 36, входу делител  частоты 37 и к вторым .входам третьего и четверто1Ч элементов И 31 и 32, выходы первого, второго и третьего элементов И 29, 30 и 31  вл ютс  соответственно п тым, четверть и первым выходами блока 26, 23 и 18. ИнверсНый выход триггера циклов 28 соединен со ВХОДСЯУ1 сброса счетчика адреса 36, разр дные выходы которого подключены к первьо4 входам соофветствующих элементов ИСКЛЮЧЕАЮЩИЕ ИЛИ 38 и ко входам элемента ИЛИ-НЕ 39, при этом выход старшего разр да счетчи- ; ка адреса 36 соединен с нулевым входом триггера циклов 28, с единичным входом триггера 4.0 сброса пам ти и счетным входом счетчика вывода 41, 1ВХОД сброса которого объединен с iтретьим Входом четвертого элемента И 32, вторыми входами элементов :;,ИСКЛЮЧАЩИЕ ИЛИ 38 и соединен с инверсным

выходом триггера вывода 42, единичный вход которого  вл етс  входом 43 блока , а нулевой вход объединен с нулевым входом триггера 40 сброса пам ти, счетным входом счетчика задержки 44,

Claims (3)

1. .подключен к выходу старшего разр да счётчика вывода 41 и  вл етс  вторы выходом 20 блока, третий выход 22 к торого  вл етс  выходом счетчика за держки 44, а выходы элементов ИСКЛЮ ЧАЮЩИЕ ИЛИ 38, четвертого и п того элементов И 32 и 33. вл ютс  шестым выходом 27 блока, второй вход п тог элемента И 33 соединен с пр мым вых дом триггера 40 сброса пам ти, выхо элемента ИЛИ-НЕ 39 соединен с треть ими входами второго и третьего элем тов и30 и 31, а единичный вход три герй циклов 28 соединен с выходом делител  частоты 37. Работа блока управлени  заключае с  в формировании импульсов, задающих режим работы всего анализатора. Генератор импульсов 35 генерирует пр моугольные импульсы, из I OTOPHX формирователь 34 вырабатывает два сдвинутых во времени импульса Т1 и Т2. Импульсы Т2 поступают на счетны вход счетчика адреса 36 и через дел тель частоты 37 на единичный вход триггера циклов 28. Делитель частоты 37 св зан с переключателем (не по казан) и задает длительность дискре ного шага задержки At. Счетчик 36 в каждом цикле выдает через элементы ИСКЛЮЧАЩИЕ ИЛИ 38 на выходы 27 блока управлени  адрес j-й  чейки пам ти, причем в режиме вычисл.ени  адрес выдаетс  в инверсном виде,, а в режиме вывода - в пр  мом. Режим вывода задаетс  триггером вывода 42, который устанавливает с  в единичное состо ние импульсом с выхода делител  частоты 25, кото .рый поступает на вхол 43 блока управ лени . В каждом цикле триггер циклов 28 устанавливаетс  в единичное состо ни импульсов с выхода делител  частоты 37. В нулевом такте каждого цикла работы, который задаетс  элементом ИЛИ-НЕ 39,на выходы 23 и 18 блока управлени  через элементы И 30 и 31 выдаютс  соответственно тактовые импульсы Т1 и Т2. На выход 26 блока управлени  выдаютс  тактовые импульсы Т1 в каждом такте работы.Одновременно в каждом такте работы через элементы И-32 и 33 выдаетс  импульс 72/ соответствующий импульсу записи запоминающих устройств 17 и импульс Tlf, соответствующий импульсу считывани  . По окончании т-го такта работы им пульс с выхода старшего разр да счетчика адреса 36 перебрасывает в нулевое состо ние триггер цикла 28, который запрещает прохождение импульсов через элементы И 29, 30,31 и 32 до следующего цикла, т.е. до лрихода на единичный вход триггера 28 импульса с выхода делител  частоты 37. в режиме вывода триггер 42 запрещает прохождение импульсов записи {Т2) на выход 27 блока, что позвол ет сохранить информацию в запоминающих устройствах 17 до начала следующего этапа вычислений. По окончании режима вывода с выходв последнего разр да счетчика вывода 41 подаетс  импульс на выход 20 блока управлени , на счетный вход счетчика задержки 44 и сбрасываютс  в нулевое состо ние триггеры 42 и 40. При этом в течение первого цикла работы анализатора запрещаетс  прохождение импульса считывани  (т) через элемент И 33, благодар  чему в счетчики 16 заноситс  нулева  информаци , что равносильно сбросу содержимого  чеек, запоминающих устройств 17. Триггер 40 сброса пам ти устанавливаетс  в единичное состо ние импульсов с выхода последнего разр да счетчика адреса 36. В режиме вычислени  двумерных законов распределени  задержка второго сигнала измен етс  автоматически импульсами с выхода 22 блока управлени  . Устройство работает в п ти режимах . Первый режим. Вычисление оценок коррел ционных функций в реальном масштабе времени по знаковому методу с применением вспомогательных сигналов .. Вычисление оценок коррел ционных функций осуществл етс  последовательно-параллельно за N циклов (где N - объем использованной эыборки). Период следовани  импульсов на выходах 28 и 23 блока 19 управлени  равен шагу задержки &f. Регистр сдвига 10 работает в режиме последовательного сдвига информации, поступающей с выхода первого цифрового дискриминатора 5 . На входы 1 и 2 анализатора подаютс  исследуелме случайные сигналы X(t} и y(t), которые преобразуютс  в ДВОИЧНЫЙ код аналого-цифровыми преобразовател ми 3 и 4. Цифровые дискриминаторы 5 и 8 сравнивают коды , выдаваемые преобразовател ми 3 и 4, с кодами, поступающими от генератора псевдослучайных чисел 9. При этом в первый цифровой дискриминатор 5 код генератора 9 подаетс  через коммутатор 6. Цифровые дискриминаторы 5 и 8 выдают логическую единицу, если код входного сигнала больше кода вспомогательного сигнала , и логический ноль в противном случае. Двоична  последовательность с выхода цифрового дискриминатора 5 через первый разр д регистра сдвига 10 и коммутатор 11 подаетс  на первый вход умножителей 12 вычислительных блоков 13, а друга  двоична  по-/ следовательность с выхода цифпового дискриминатора 8 подаетс  на первый информационный вход входного коммутатора 14 первого вычислительного . блока .13, , Каждый цикл вычислени  состоит из m тактов (т - число разр дов регистр 15 задержки). В первом такте на управл ющий вход входного коммутатора 14подаетс  сигнал записи с выхода 23 блока 19 управлени , который также подаетс  на управл ющий вход регистра 10 сдвига. Одновременно в регистры 15 задержки подаетс  первый тактовый импульс с выхода 26 блока 19 управлени . Через входной коммутатор 14 в первый разр д регистра 15 задержки первого вычислительного бло ка 13 заноситс  информаци  с выхода второго цифрового дискриминатора 8. В первый разр д регистра 15 задержки ( i + 1)-го вычислительного блока 13 в-первом такте каждого цикла заносит с  информаци  с выхода старшего т-го разр да регистра 15 задержки 1-го вычислительно блока 13 через входной коммутатор 14. На управл ющие входаа запоминающего устройства 17 с выхода 27 блока 19 управлени  в каждом такте работы подаетс  код адреса т-й  чей- ки пам ти, информаци  из которой заноситс  в счетчик 16. Умножитель 12 перемножает значение задержанной последовательности импульсов с выхода стар иего т-го разр да регистра 15задержки со значением другой последовательности импульсов, поступаю щей в умножитель 12 с выхода первого разр да регистра 10 сдвига через ком мутатор 11. Если значени  обеих последовательностей совпадают то на счетный вход универсального счетчика 16подаетс  единица, котора  добавл  етс  к содержимому счетчика. Получен ное значение частичного результата i ординаты коррел ционной функции заноситс  в т-ю  чейку запоминан цего устройства 17. В J-OM (j О, 1, 2,...,т-1) такте работы в первый разр д регистр 15 задержки через коммутатор 14 заноситс  значение информации с 1знхода т-го старшего разр да этого регистра а в счетчик 16 - значение частичного результата (im-j)-oй ординаты коррел ционной функции из (m-j)-й  чейки пам ти запоминающего устройства 17. В запоминающих устройствах 17 в виде п точек, равноотста щих вдоль аргумента с шагом Л/С , накапливаютс  значени  оценки коррел ционной функции Rxy(-cr). . В начале вычислени  счетчики 16 сбрасываютс  потенциалом сброса,.который поступает с выхода ключа начала записи 24. Этим же потенциалом сбрасываетс  и деллтель частоты25. Дл  исключени  ошибки вычислени  в течение п циклов счетчики 16 и делитель частоты 25 наход тс  в нулевом состо нии, пока все разр ды регистров 15 всех вычислительных блоков 13 не будут заполнены значени ми последовательности импульсов, соответствующей исследуемой реализации X(t). По окончании п-го цикла снимаетс  потенциал сброса и начинаютс  вычислени  оценки коррел ционной функции. На вход делител  частоты 25 поступают импульсы записи с выхода 23 блока 19 управлени . Делитель частоты имеет коэффициент делени  24 (д - число разр дов уйивер-. сального счетчика 16) и при его переполнении на вход блока 19 управлени  подаетс  сигнал окончани  вычислени  и начинаетс  режим вывода оценки коррел ционной функции. Второй режим. Вычисление оценок интегрального закона распределени  F(X) случайного- процесса X(t). Вычисление оценок F(X) осуществл етс  параллельно за N циклов. Регистры 15 задержки работают в режиме параллельной записи, а регистр 10 сдвига установлен в единичное состо ние , которое не мен етс  в течение процесса измерени  F,(X) . Оценка Г(Х) накапливаетс  в запоминающих устройствах 17 в виде 2 п (р - число разр дов аналого-цифрового преобразовател ) точек, равноотсто щих вдоль оси аргумента с шагом UX равного уровню квантовани  преобразовател  4. Получение F{Xjt )обеспечиваетс  за счет работы дешифратора 7 в«соответствии с соотношением и /. .-,(AX/2; , (o1Vчx.x(t)(/4 При этом на соответствующем выходе дешифратора 7 получаетс  единичный сигнал, поступающий в соответствующий разр д регистра 15 сдвига и через соответствующий умножитель 12 на счетный вход счетчика 16. Таким образом, в  чейках пам ти запоминающих устройств 17 после N циклов усреднени  получена оценка п точек интегрального закона распределени  F{X) . Третий режим. Вычисление оценок дифференциального закона распределеНИН W(X) случайного процесса X{t). Данный режим отличаетс  от предыдущего работой матричного дешифратора 7, который в данном случае работает в соответствии с соотношением и (4 4-1 i ЬХ/лх.ха))(-(дХ/2; ил«X(t)X 4uX/i; в запоминающих устройствах 17 пос .ле N циклов усреднени  получена оценка 2 n точек дифференциального распределени  W(X). Четвертый режим. Вычисление оце-т нок интегрального двумерного закона распределени  F (X; Y;tr) случайных процессов X(t) и y(t). Оценка F(X; Y;Т) получа§тс  в ви де оценок 2 п точек сечени  по X при ВиСк-. S-V,,, t comst, где i-. О, l, 2,...(2-1) - состго ; ние счетчика 21; t О, 1, 2,..,,L - номер разр да регистра 10 сдвига. Период следовани  импульсов на выходе 22 блока 19 управлени  раT9f- Н utja NiTf©, где & - врем  вывода всех точек оцен ки из запоминающих устройств 17 и установка их в исходное состо ние. Период следовани  импульсов с выхода 20 блока 19 управлени  равен Atuo Вычисление оценок F (Х; y;Tr) ос ществл етс  в ( в + 1) этапов / в каж дом из которых находитс  оценка F. (X; У;Т ) при всех значени х X и но при одном конкретном значении т ЕДТ, измен ющемс  ступенчато с шагсж &т. Переход от одного этапа к другому, т.е. изменение аргумента Т i осуп(ествл етс  автотлатически, с помощью коммутатора 11, импульсами с выхода 20 блока 19 управлени . Регистр 10 сдвига и кол94утатор 11 поз вол ют измен ть tr в пределах от О д .- с шагсЕМ dX. Каацщй этап состоит из п подэтап в из кото{шх находитс  оценк F {X; У; С) точек, отсто щих равномерно вдоль оси X через ДХ, при У УЙ copsi, t TM «const, где УИ значение кода входного сигнала У(() при п-ом состо нии счетчика 21, Переход от одного подэтапа к дфугому, т.е. изменение уровн  анализа y(t) осуа ствл етс  импульсами с выхода 22 лока 19 управлени . Каждый подзтап состоит иэ N циклов совпадавиоик по длительности с циклами вычислени  коррел ционных . В каждом цикле в дешифриру Щ5ЙО ..матрицу 7 с преобразовател  4 подаетс  код сигнала X(t); Цифровой дискриминатор 5 работает в таком же режикю, что и дешифратор 7. Уровень срабатывани  дискриминатора 5 задаетс  счетчиком 21. Матричный дешифратор 7 и дискриминатор 5 работают В соответствии с соотнсндением , аналогичным второму, режиму. За.N циклов вычисл етс  оценка. F{X, yjt) интегрального двумерного закона распределени  случайных сигналов X (t) и y(t) в виде п точек, равноотсто щих по аргументу X с шагом Л X при У 3 , -fc {п-1)АТ. Все же сечени  оценки F (X; У;Т) получаютс  последовательно за врем  Т Atao L () L-л. П тый режим. Вычисление оценок дифференциального двумерного закона распределени  W (X; VjC) случайных процессов X{t) и y(t). Данный режим отличаетс  от предыдущего тем, что дешифратор 7 и дискриминатор 5 работают в. соответствии с соотношением, аналогичным третьему режиму. образом, данный анализатор требует меньших аппаратурных затрат, так как измерени  нескольких характеристик случайных процессов.провод тс  на одном и том же оборудовании и в к раз сокращено число накопителей и дешифраторов соответстви . Анализатор позвол ет измер ть характеристики случайных процессов в реальном масштабе времени. Формула изобретени  1, Многоканальный статистический анализатор, содержащий первый и второй аналого-цифровые преобразователи , инфорр ционные входа которых  в-: л ютс  соответственно первым и вторьи входами анализатора, а управл ющие входол первого и второго аналогоцифровых преобразователей объединены и подключены к первому выходу блока управлени , второй выход которого соединен со счетным входом счетчика, а третий выход блока управлени  подключен к управл ющему входу первого Коммутатора, информационный вход которого соединен с выходом регистра сдвига, управл ющий вход которого подключен к четвертому выходу блока управлени , а информационный вход к выходу первого дискриминатора, первый вход которого соединен с выходом первого аналого-цифрового преобразовател , генератор псевдослучайных чисел, выход которого подключен к первому входу второго дискриминатор ра,. второй вход которого объединен со входом матричного дешифратора и подключен к выходу второго аналого- f цифрового преобразовател , отличающийс  тем, что, с целью упрощени , содержит второй коммутатор , делитель частоты, ключ начала записи и If вычислительных блоков, каждый из которых состоит из входного коммут,атора, регистра задержки,счетчика , умножител  и запоминающего устройства, причем выход второго коммутатора анализатора соединен со вторым входом первого дискриминатора, а первый и второй входы - с выходами соответственно генератора псевдослучайных чисел и счетчика, выход вто рого дискриминатора соединен с первым информационным входом входного коммутатора первого вычислительного блока, второй информационный вход : входного коммутатора 4-го ( 1, 2.. . К) вычислительного блока соединен с -выходом старшего разр да регистра задержки, с первым входом умножител  своего вычислительного блока и с первым информационным входом входного коммутатора (i + 1)-го вычислительного блока, выход входного коммутатора каждого -i -го вычислительного блока подключен к входу первого разр да регистра задержки своего блока, разр дные входы регистра задержки 4-го вычислительного блока подключены к i группе выходов матричного дешифратора, выход первого коммутатора анализатора сое- дивен со вторым входом умножител  каждого вычислительного блока, выход умножител  -f-ro вычислительного блока соединен со счетным входом счетчика своего блока, разр дные входы и выходы этого счетчика соединены соответ ственно с выходами и входами запоминаюадего устройства своего блока, управл ющие входы входных коммутаторов всех к зычислительных блоков объедине ны с управл ющими входами ключа начала записи и делител  частоты и подклю чены к четвертому выходу блока управлени , выход делител  частоты соединен со входом блока управлени , п тый выход которого соединен с управл ющими входами регистров задержки всех К вычислительных блоков, а шестой выход - с управл ющими входами запоминающих устройств всех к вычислитель ных блоков, выход ключа начала записи подключен к информационному входу делител  частоты и к входам сброса счетчиков всех К вычислительных блоков . .. . 2. Анализатор по п. 1, о т л и ч а ю щ и и с   тем, что блок управлени  состоит из элементов И, триггера циклов, пр мой выход которого соединен с первыми входами первого, второго , третьего и четвертого элементов И, вторые входы первого, второго и первый вход п того элементов И объединены и подключены к первому выходу формировател  импульсов, вход которого соединен с выходом генератора импульсов , а второй выход подключен к счетному входу счетчика адреса,входу делител  частоты и ко вторым входам третьего и четвёртого элементов И, выходы первого, второго и третьего элементов И  вл ютс  соответственно п тым, четвертым и первым выходами блока, инверсный выход триггера циклов соединен со входом сброса счетчика адреса, разр дные выходы которого подключены к первым входам соответствующих элементов ИСКЛЮЧАЮЩИЕ ИЛИ и входам элемента ИЛИ-НЕ,при этом выход старшего разр да счетчика адреса соединен с нулевым входом триггера циклов, с единичным входрм триггера сброса пам ти и счетным входом счетчика вывода, вход сброса которого объеди«ен с третьим входом четвертого элемента И, вторь 4И входами элементов ИСКЛЮЧМХЦИЕ ИЛИ и соединен с инверсным выходом триггера вывода , единичный вход которого  вл етс  входом блока, а нулевой вход объединен с нулевым входом триггера сброса пам ти счетным входом счетчика задержки, подключен к выходу старшего разр да счётчика вывода и  вл етс  вторым выходом блока, второй вход п того элемента И соединен с пр мым выходом триггера сброса пам ти, выход счетчика задержки  вл етс  третьим выходом блока, а выходы элементов ИСКЛЮЧАОДИЕ ИЛИ, четвертого и п того элементов И  вл ютс  шестым выходом блока, при этом выход элемента ИЛИНЕ соединен с третьими выходами второго и третьего элементов И, а единичный вход триггера циклов соединен с выходом делител  частоты. Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР 364944, кл. G 06 F 15/36, 1973.
2. 2.Авторское свидетельство СССР № 383057, кл. G 06 F 15/36, 1973.
3. 3.Автроское свидетельство СССР №732890, кл. G 06 F 15/36, 1980 (прототип).

   г. /

   ue