Claims (2)
46, депииель 47 частоты, триггер 48 ,и 36 блока 12 формировани знака. дешифратор 49 и выходные шины 5О-57. Входна шина ЗО первого входа интег ро-дифференциального вычислител пооключена к информационному входу двухразр днйго регистра 32 сдвига, шина сдвига которого соединена с выходом делител и 47. Информационный вход регистра 33 сдвига, содержащего rt 1+1 разр д, соеди нен шиной 40 с выходом сумматора 9. Выход регистра 34 сдвига емкостью в разр дов соединен со своим входом и первым входом элемента 39 неравнозначности , второй вход которого подключен к выходу коммутатора 35. Выходы первых разр дов регистров 32 и 33 сдви га соединены с первым и вторым входами коммутатора 36 соответственно. Выходы второго разр да регистра 32 сдвига и ( П +1 )-го разр да регистра 33 сдвига соединены с первым и вторым входами коммутатора 35 соответственно. Первый, второй и третий входы комму татора 37 соединены соответственно с выходом коммутатора 26, выходом П -г разр да регистра 33 сдвига и выходом, элемента 39 неравнозначности. Вход распределител 38 импульсов соединен с выходом элемента 45задержки. Три управл ющих входа коммутатора 37 соединены с соответствующими трем входами распределител 38 импульсоа Выход коммутатора 37 подключен к выходной шине 41, котора вл етс пер вым выходом блока 12 формировани зна ка, Выход первого разр да регистра 33 сдвига соединен с выходной шиной 42, котора вл етс вторым выходом блока 12 формировани знака. Выход 43 генератора тактовых сигналов блока 13 синхронизации подключен ко входу делител 14 частоты, выход которого соединен с входом элемента 45 за- держки, первым входом триггера 48 и выходной шиной 54. Выход элемента 45 задержки соединен со входом счетчика 46 и выходной 53. Выход счетчика 46, имеющего коэффициент пересчета 3 Ч , соединен со входом делител 47 частоты и шинами сдвига регистров 33 и 34 блока 12 формировани знака. Выход делител частоты 47 соединен со вторым входом триггера 48, пр мой выход которого подключен к выходной ши Выходы триггеров счетчика 46 подклк чены ко Входам дешифраторов 49, выходы которого соединены с выходными шинами 50, 51, 52, 56 и 57 блока 13 синхронизации. Выходные шины 50-57 вл ютс вторым , третьим, четвертым, п тым, шестым, седьмым, восьмым и дев тым входами блока 13 синхронизации. Интегро-дифференциальный вычислитель реализует в цифровой форме передаточную функцию п -ой степени вида nWgiP, rueWj P) - передаточна функци 6 -го звена интегро-дифференциального преобразовани , реал№зуемого из П звеньев. Каждое звеко с интегро-дифференциальным преобразованием WglP) интегродифференциальный вычислитель реализует согласно рекуррентному соотношению 7 (2) ндеУ , и Yf. - значени выходной ве V| ( I .- - - личины дл 6 -го звена интегро-дифференциального преобразовани на it -ом и ({ -1 )-ом шагах вычислений соответственно , Ей 2и- значени входной величины дл 6 -го -звена интегро-дифференциального преобразовани на -ом и ( -1 )-ом шагах вычислений соогветствев но; Ag, Bg и Cg - посто нные коэффициенты , от значений которых зависит вид интегро-дифференциального преобразовани Wg(P).. Заданное интегро-дифференциальное преобразование высокого пор дка представл етс согласно (1) в виде произведени П элементарных интегро-дифференциальных звеньев (P) , дл каждого из которых производ т предварительный рас ., г, е посто нных коэфф,ициентов Ар, Eg и Все звень интегро-дйфференциального преобразовани на каждом шаге вычислеНИИ обрабатываютс последовательно до последнего. Входной величиной дл каждого звена интегро дифференциального преобразовани , кроме первого, вл етс 995 выходна велич-,1на предыдущего звена, т. е. Е.еии e, 2.э,...п . Интегро-днфференциапьный вычислитель оперирует с двоичными переменными , дл которых соотношение (2) прини мает вид Х-.-. .,Y.: . ec,-if4 e.ijVj РдеУр - двоична переменна j -го разр да.величины Yg. ; , - ДВ°« «ь1е .nepeMeHtire j -ых разр дов величин л g,( и К соответственно; - количество звеньев (вида W р (Р), вход щих в интегродисй еренциальное преобразование ), равное -.количеству разр дов представлени двоичных пе.ременных. Интегро-дифференциальный вычислитель работает циклическим образом, выполн последовательно интегро-дифферевциальное преобразование над двоичным кодом входного сигнала согласно выражению (4). В конце (i -1)-го шага вычислений в регистре 1 сдвига на (la -1 )-ый разр д д дополн етс элементом 15 задержки до fl разр дов, содержитс . П -разр дный двоичный код выходной JBeЛИЧИHЫ .;,г, вычисленной на (-i -1 ).-Ьм шаге. В регистре 8 сдвига емкостью в 3 ( П -1) слов, каждое из которых содержит П . Двоичных разр дов, записаны поспедова тельно двоичные коды коэффициентов А В п и Ср (где е 1, 2, .... (П -I) оь обозначает пор дковый номер звена интер ро-дифференциального преобразовани . В регистре 4 сдвига емкостью в три раслова по ц разр дов каждое записаны двоичные коды коэффициентов А,, Bfj И С 1 последнего по пор дку f -го звена интегро-дифференциального преобразова га . В регистре 5 сдвига емкостью в (И -1) слово по п разр дов каждое содержатс двоичные коды абсолютных значений выходных величин звеньев интег ро-дифференциального преобразовани с первого по ( и-1 )-ый вычисленные на предыдущем (i -1 )-ом шаге вычислений. В регистре 6 сдвига емкостью в одно сл во на п разр дов содержитс выходна 1 величина последнего п -го звена интерро-дифференциального преобразовани . Регистр сдвига на (И -1 )-ый разр д и регистр 3 сдвига на 2 п разр дов обеспечивает в процессе вычислений хранение двоичных кодовXg. Yg В регистре 7 сдвига на п разр дов хранитс абсолютное значение входной величины Х интегро-дифференииально го вычислит.ел от предыдущего щага ычислений, знак которой хранитс в блоке 12 формировани знака. Каждый шаг вычислений начинаетс в момент генерации на седьмом выходе блока 13 синхронизации управл ющего сигнала длительностью в а тактов, который переключаеткоммутаторы 22, 24 и 7. Одновременно на третьем выходе блока 13 синхронизации вырабатываетс управл ющий сигнал длительностью 2 tl тактов, действующий на коммутатор 20, а на четвертом выходе блока 13 синхронизашга вырабатываетс .управл ющий сигнал длительностью П тактов, деиствуюший на коммутаторы 1&, 21 и .23. На дев том выходе блока 13 синхронизации в это врем формируетс управл ющий сигнал длительностью в 3 Ц -тактов, который переключает коммутаторьк 28 и 29. Входна шина 31 подключаетс коммутаторами 21 и 22 ко входу регистра 3 сдвига и коммутатором 24 - ко входу регистра 7 сдвига, выход которого подключаетс коммутаторсми 20 и 27 ко входу регистра 2 сдвига. Двоичный код абсолютной величины входного сигнала на 1 -ом шаге вычислений, поступающий последовательно во времени, начина с младших разр дов, по входной шине 31, записываетс за И тактов в perviCTp 3 .сдвига, емкость которого составл ет 2П разр дов. Одновременно с этим двоичный . код абсолютной величины входного сигнала на предыдущем ( i -1 )-ом шаге вычис лений, который хрангшс в регистре 7 сдвига, переписываетс с выхода регистра 7 сдвига через коммутаторы 27 и 20 в регистр 2 сдвига, имеющт й емкость в (и -1) разр д. По мере освобождени старших разр дов регистр 7 сдвига в них записываетс через коммутатор 24 двоичный код входного сигнала на л -ом шаге, действующий на входной шине 31. Сигнал знака входного сигнала, поступающий по входной шине ЗО, записывает с в блок 12 формировани знака. Коммутатор 18 разрывает на П так- тов цепь циркул ции двоичного кода р&гистра 1 сдвига через сумматор 9. Ком мутаторы 23 и 25 подключают выход блока 11 формировани дополтггельного кода ко входу регистра 5 сдвига, выход которого подключаетс коммутатором 26 ко входу регистра 6 сдвига емкостью в 1 разр дов. Пр мой или дополнительный код выходкой величины интегро-дифференшшльного вычислител на ( -1 )-ом шаге сдвигаетс с выхода регистра 1 через элемент 15 задержки, блок 11 формировани дополнительного кода и коммутаторы 23 и 25 в регистр 5 сдвига, с выхода которого в это врем сдвигаетс двоичный код абсолютного значени выходной величины первого звена интегродиффер-енциального преобразовани на ((1 -1 )-ом шаге вычислений. Блок 11 формировани дополнительного коаа по сигналам второго выхода блока 12 фо{ мировани знака преобразует дополнитель ный код регистра 1 сдвига в пр мой код Таким образом, в регистр 5 сдвига записываетс пр мой код авсолютного значени выходной величины интегро-дифференциального вычислител . Если с выхода регистра 7 сдвигаетс в младшем разр де входной величины на ( -1 )-ом шаге единичный сигнал, который через коммутаторы 20 и 27 поступает на первый вход элемента И 17, то сигнал п того выхода блока 13 синхронизации поступает через элемент И 17 на первый вход триггера 14. который переходит из нулевого состо ни в единичное , В этом случае на пр мом выходе триггера 14 формируетс сигнал, которы открывает элемент И 16. В это врем с выхода регистра 8 сдвигаетс , начина . с младших разр дов, двоичный код коэфф циента Ар, который записываетс через коммутатор 29 в регистр 4 сдвига и через элемент И 16, блок 10 формирова ни дополнительного кода и сумматор 9 записываетс в регистр 1 сдвига. Блок 10 формировани дополнительного кода управл етс сигналом первого выхода блока 12 формировани знака так, что при положительном знаке произведени Ai -j двоичный код коэффициента А проходит без взменешш, а при ;отрицательном знаке - преобразуетс в дополнительный код. Спуст П тактов после начала вы- числений на -ом шаге на четвертом и седьмом выходах блока 13 синхроназаики начинают действовать сигналы управлени , которые перевод т коммутаторы 18, 21, 23 и 22, 24, 27 соответственно в исходное положение. В этом случае коммутатор 18 подключает выход коммутатора 1 9 к первому входу сумматора 9,. коммутатор 21 подключает выход регистра сдвига 2 к выходу регистра сдвига 3, коммутатор 23 подключает выход регистра 6 сдвига к первому входу коммутатора 25, коммутатор 22 подключает выход блока 11 форумировани дополнительного кода к третьему входу коммутатора 21, коммутатор 24 подключает регистр 7 сдвига к его входу, коммутатор 27 подключает выход регистра 6 сдвига к третьему входу коммутатора 20. После этого выходной сигнал первого звена на ( -1 )-ом шаге сдвигаетс с.выхода регистра 6 через коммутаторы 27 и 2О в регистр 2 сдвига, с выхода которого через коммутатор 21 сдвигаетс в регистр 3 (п-1 )-ый разр д двоичного кода входной величины на ( -1 )-ом шаге. Если в младшем разр де двоичного кода Y. содержитс единичный код, то единичный сигнал с . .выхода регистра 6 сдвига через коммутаторы 27 и 30 поступает на первый вход элемента И 17, на втором входе ; которого действует сигнал п того выхода блока 13 синхронизации. В этом случае триггер 14 устанавливаетс в единичное состо ние выходным сигналом элемента И 17, Если в младшем разр де величины . содержитс нулевой код, то триггер 14 устанавливаетс в нулевое, состо ние сигналом шестого выхода блока 13 синхронизации. При единичном состо нии триггера 14 сигнал с его пр мого выхода открывает элемент И 16. Двоичный код коэффициента В сдвигаетс с выхода регистра 8 через коммутатор 29 в регистр 4 сдвига, а также через элемент И 16 и блок 10 формировани дополнительного кода - на второй вход сумматора 9, на первый вход которого в это врем с выхода регистра 1 через элемент 15 задержки и коммутаторы 18 и 1 9 сдвигаетс двоичный код коэффициента А. Результат суммировани коэффициентов А и В записываетс с выхода сумматора 9 в регистр 1 сдвига. Блок 10 формировани дополнительного кода в это врем управл етс сигналом знака произведени , действующим на первом выходе блока 12 формировани знака. Спуст 2п тактов после начала вычислений на (( -1 )-ом шаге на третьем выходе блока 13 синхронизации формируетс 1395 управп юи1ий сигнап, который возвращает коммутатор 20 в исходное состо ние. . Коммутатор 20 подключает выход регистра 3 сдвига ко входу регистра 2 сдвига, выход которого подключен коммутатором 21 ко входу, регистра 3 сдвига. В резуль тате этого регистры 2 и 3 объедин ютс в кольцевой регистр сдвига на 3 (f -1) разр д. В момент объединени регистров2 и 3 с выхода регистра 3 сдвигаетс , начина с младших разр дов, двоичный код X; входной величины на -ом шаге. Если .в младшем разр де величины X; содержитс единичный код, то единичный сигнал с выхода регистра 3 сдвига н&рез коммутатор 2О поступает на первый вход элемент И 17, открыва его. Сигнал п того выхода блока 13 синхронизации проходит через элемент И 17, устанавлива триггер 14 в единичное состо ние. Если в младшем разр де величины X содержитс нулевой код, то триггер . 14 сбрасываетс в нулевое состо ние сигналом с шестого выхода блока 13 синхронизации. В случае единичного состо тою триг гера 14 сигнал его пр мого выхода открывает элемент И 16. В это врем с выхода регистра 8 через коммутатор 29 сдвигаетс двоичный код коэффициента С который записываетс в регистр 4 и через элемент И 16 и блок 10 формировани дополнительного кода поотупает на второй вход сумматора 9. Бло 10 формировани дополнительного кода в это врем управл етс сигналом знака произведени С. X; , действующим на первом выходе блока 12 формировани знака. Одновременно на первый вход сум матора 9 с выхода регистра 1 сдвнгаетч с через элемент 15 задержки и коммутаторы 18 и 19 двоичный код суммы коэффициентов и В. Результат суммировани () записываетс с вы хода сумматора 9 в регистр 1 сдвига, Таким образом, спуст Зц тактов пос начала вычислений в регистре сдвига 1 сформировалс двоичный код суммы прои ведений первых разр дов величин X . на двоичные коды коэфi .i-t фиииентов А|, В и С соответственно. Двоичные коды коэффициентов А,, В( и Ciпоследовательно переписываютс с выхода регистра 8 сдвига через коммутатор 29 в регистр 4 сдвига , с выхода которого двоичные коды коэффициентов А, В п. и CY переписываютс через коммутатор 28 в регистр 8 сдвига. 1 В к1ЭльцеБом регистре сдвига, образоюнном объединением регистров 2 и 3, емкостью в 3 (П -1) разр д за 31, тактов происходит сдвиг на один разр д так что с сигналами с п того выхода блока 13 синхронизации, действующими на втором входе элемента И 17, совпадают сигналы вторых разр дов величин , Y . X Tl.l-l ) Спуст 3 П тактов после начала вычислений на втором и дев том выходах блока 13 синхронизации формируютс сигналы управлени , которые переключают коммутаторы 19 и 28, 29 соответственно . Коммутатор 19 подключает выход регистра 1 сдвига через коммутатор 18 к первому входу сумматора 9. Этим ооеспечиваетс сдвиг в регистре 1 двоич- ного кода накопленной суммы коэффициентов А,,, В к на один разр д или умножение этой суммы на два. Коммутатор 28 подключают выход регистра 8 сдвига к его входу, а коммутатор 29 подключает выход регистра 4 сдвига к своему аходу. В результате этого в регистре 4 сдвига запоминаютс двоичные коды коэффициентов А, В, и С. , а в регистре 8 сдвига - двоичные . коды коэффициентов А«, 8g и Cg, где 6 . 2, 3h . Спуст П тактов после переключени коммутатора 19 на втором выходе блока 13 синхронизации формируетс сигнал управлени , .который возвращает коммутатор 19 в исходное состо ние. Цепь циркул ции кодов в регистре 1 сдвига вновь замыкаетс через элемент 1 5 задержки, коммутаторы 18 и 10 и сумматор 9. В течение Эп тактов после начала вычио .лений интегро-дифференциальный вычйсл тель работает так же, как и на первых 3 п тактах работы. В регистре 1 сдвига накапливаетс П старщих разр дов суммы произведений величинХ.Д.Х на двоичные кошы коэффициентов А, В и С соответственно. Согласно соотношению (4) этот результат соответствует выхоо-ной величине YI, первого звена интегродифференциального преобразовани на . - -ом ..шаге вичис ений. Спуст 2 И тактов начала, вычислений на восьмом выходе блока 13 синхронизации формируетс на врем П (П -1) тактов сигнал управлени , который переключает коммутаторы 25 и 26. Есль до переключени коммутаторы 25 и 26 о&ь&дшшли регистрь 5 и 6 в кольцевой регистр на tl caiOB по И разр дов в кажг1595 дом, то после переключени коммутато-ров 25 и 26 выход регистра 5 сдвига соедин етс с его входом через коммутатор 25, а выход регистра б сдвига подключаетс к своему входу через ком-, мутатор 26. После этого в регистре 5 сдвига емкостью в (У1 -1) слов по разр дов каждое осуществл етс хранение последовательности величин Yg . где 1, 2, ... , П -1, а в регистре 6 сдвига запоминаетс величина ., Спуст (п -1) П тактов после переключени коммутаторов 25 и 26 на восьмом выходе блока 13 синхронизации формирует с сигнал управлени , возвращающий коммутаторы 25 и 26 в исходное состо ние В этом случае выход регистра 6 сдвига подключаетс через коммутаторы 23-и 25ко Ьходу регистра 5 сдвига, выход которого подсоедин ют через коммутатор 26ко входу регистра 6 сдвига. Регистры 5 и 6 вновь объедин ютс в кольцевой регистр сдвига на Ц слов по п разр дов в каждом. Таким образом., осуществл етс сдвиг последовательности величин . (где .С 1, 2, ... , НО на одно слово в кольцевом регистре сдвига, образованном регистрами 5 и 6. Спуст ЗП после начала вычислений на (f( -1 )-ом шаг или к моменту на чала вычислений дл второго звена интегро-дифференциального преобразовани , в регистре 5 сдвига содержитс последовательность величин Y2,-t,Y3,i- . а в регистре 6 сдвига- величина Во врем первых П тактов вычислений дл второго звена интегро-дифференциального преобразовани на . -ом щаге на третьем и четвертом выходах блока 13 синхронизации формируютс сигналы упра&лени , которые переключают коммутато-Iры 20 и 18, 21, 23 соответственно. В этом случае двоичный код выходной величины YX первого звена интегро-дифи ференциального преобразовани сдвигаетс с выхода регистра 1 через элемент 15 задержки, блок 10 формировани допо нительного кода и коммутаторы 23 и 25 в регистр 5 сдвига, с выхода которого последовательность величин V. Лз.(-, ,1 - f сйвигаетс в регистр, 6. Кроме этого, величина Y.j сдвигаетс с выхода регистра , 1 через элемент 15 зедержки, блок 11 формировани до . полнительного кода и коммутатора 21 и 22 в регистр 3 в качестве входного сиг нала Х,2, дл второго звена интегр дифференииального преобразовани . 1 16 Величина в этом врем сдв гаетс с выхода регистра 6 через коммутаторы 27 и 2О в регистр 2 в качестве .входного сигнала X 2,( дл второго звена интегрО-ДИфференциальЬого преобразовани . В последующие Их тактов с выхода регистра 6 сдвигаетс двоичный код величины - который через коммутаторы 27 и 20 записываетс в регистр 2 сдвига. Таким образом, в кольцевой регистр сдвига, образованный объединением регистров 2 и 3, записываютс начальные услови Х.2.- .2,4-1 ai . необходимые дл выполнени вычислений дл второго звена интегро-дифференциального преобразовани . В первые 3 И тактов вычислений дл второго звена интегро-дифференциального преобразовани на дев том выходе блока формируетс сигнал управлени , который переключает коммутаторы 28 и 29. В этом случае, с выхода регистра 8 через коммутатор 29 сдвигаютс в регистр 4 двоичные коды коэффициентов An, В и, С. дл второго .звена интегро-дифференциального преобразовани , а двоичные коды коэффициентов А, В j и С с выхода регистра 4 сдвигаютс через коммутатор 28 на вход регистра 8. Спуст 3 И: тактов коммутаторы 28 и 29 возвращаютс в исходное состо ние. Поэтому во врем вычислений дл второго звена интегро-диЛференциального преобразовани в регистре сдвига 4 хран тс коэффициенты А , В/2 и С, а в регистре 8 сдвига - коэффиииенгы А;, В, -и С, АЗ, Вз и Су, А, В и С, А.П.В,, и Сп. Таким образом, в регистры 2, 3 и 4. сдвига записываютс двоичные коды вто рого звена интегро-дифференциального преобразовани , которые вычисл ют, аналогично вычислени м дл первого звена интегро-дифференциального преобразовани . Вычислени дл всех последующих звеньев интегро-дифференциального преобразовани .до Ц -го звена включительно выполн ютс аналогичным образом. Вычислени на (к +1 )-ом щаге вычислений и всех последующих дл всех Ц звеньев интегро-дифференциального преобразовани осуществл ютс аналогично . Блок 12 формировани знака и блок 13 синхронизации работают в процессе вычислений следующим образом. 7. .95 Знак входной величины , содержитс в первом разр де двухразр дного регистра 32 сдвига блока 12 формировани знака. Знак выходных величин звеньев интегро дифференциального, преобразовани с первого по Y -и содержитс в регистре 33 сдвига на (П +1) разр д блока формировани знака 12. ЗназЛ коэффициентов А g, ,2, ..., П , содержатс в регистре 34 сдвига блока 12 формировани знака. Знаки коэффициентов Bg и Cg , 2 1,2, ...,tt всегда положительны и не требуют предварительной установки. Генератор 43 тактовых сигналов -блока 13 синхронизации вырабатывает последовательность импульсов частоты t , котора делитс делителем 44 в П раз, и затем задерживаетс элементом 43 задержки на один период тактовой частоты . Последовательность импульсов частоты 1/п на выходе делител 44 чаототы (шина 54 блока 13 синхронизации) определ ет п -ые такты работы интегро дифференциального вычислител , а последовательность импульсов частоты f /п . на выходе элемента 45 задержки (шина 53 блока 13 синхронизации) задает первые такты работы. Счетчик 46 выполн ет деление на Зп частоты выходной последовательности ,Т Мпульсов элемента 45 задержки. Выходна последовательность импульсов счетчика 46 частоты { / 3 П Длитс в Г раз делш-елем 47, на выходе которого формируетс последовательность импульосов частоты i /Зп, период следовани которых определ ет один шаг вычислений. С помошью дешифратора 49, входы которого подключены к выходам триггеров счетчика 46, формируютс п ть последовательностей импуль.сов заданной длитель ности и период следовани , которые нео&ходимы дл управлени работой интегро дифференциального вычислител (шины 50 51, 52, 56 и 57 блока 3 синхронизации .). Каждый шаг вычислений в интегро-диф ференциальном вычислителе начинаетс в момент генерации импульса на выходе делител 47 блока 13 синхрот1зации, который устанавливает триггер 48 в .единичное состо ние и сдвигает на один разр д информацию о знаке входной величины в регистре 32 сдвига блока 12 формировани знака. В результате сдвига в первый разр д регистра 32 записываетс . знак входной величины на текущем i: -ом шаге, сигнал которого действует на шине входа знака входной информации вычиолител 30, а знак входной величины на предыдущем (4 -1 )-ом шаге сдвигаетс из первого разр да во второй разр д регистра 32. На пр мом выходе триггера 48 блока 13 синхронизации формируетс сиг нал, который с помощью коммутаторов 35 и 36 подключает выходы регистра 32 сдвига или регистра 33 сдвига ко входам элемента 39 неравнозначности и коммутатора 37 соответственно. КоммутаjTop 37 по сигналам трехканального раопределител импульсов 38 опрашивает последовательно через каждые Ч тактов выходы элемента 39 неравнозначности, регистра 33 сдвига и коммутатора 36. На выходе элемента 39 неравнозначности, входы которого подключены к выходу регистра 34 сдвига и через коммутатор 35 к выходам регистров 32 или 33 сдвига, формируетс сигнал знака произведени А,. . или Ag , М 3- На выходе И -го разр да 33 сдвига формируетс сигнал знака произведени ( ; 1, 2, ... ,п , а на выходе коммутатора 36 формируетс сигнал знака произведени или CeXg; CpYp. , е 2,3, ...,п . Таким образом, на выходе коммутатора 7 (шина 41 блока 12 формировани рмировани нака) каждые П тактов последоват последовательно во времени действуют сигналы знаков произведений . , . и . е 1, 2, .... П . На выходной шине 42 блока формировани знака действует сигнал выхода первого разр да регистра 33 сдвига, в который с вь1хода сумматора 9 по шине 40 записываетс И -и знаковый разр д выходных величин Yj ходных величин ij , где I. 1,2, , , всех звеньев интегро-дифференииального преобразовани . Технико-экономические преимущества предлагаемого интегро-дифференциального вычислител по сравнению с взвеет--, ным заключаетс в сокращении оборудовани . Предлагаемый интегро-дифферешгаал ный вычислитель позвол ет выполн ть интегро-дифференцивльное преобразование высокого пор дка, а прототип вычисл ет интегро-дифференциальное преобразование только первого пор дка. Например, при представлении двоичных переменных в интегро-дифференциапьном вычислителе на шестнадцати разр дах предлагаемое устройство выполн ет численное решение дифференциального уравнени до 16-го пор дка с посто нными коэффициентами н или вып-олн ет требуемое интегро-дифферешгиальное преобразование, которое можно представить в виде шестнадцати последовательно соединенных заданных звеньев первого пор дка. Прототип выполн ет функции только одного звена первого пор дка. Реализаци интегро- . дифференциального преобразовани , напр№ мер, 16-го пор дка требует соответственно шестнадцати последовательно соеди ненных интегро-дифференциальных вычислителей первого пор дка, выполненных по схеме прототипа. Формула изобретен и Интегро-дифференциальный вычислитель , содержащий первый регистр сдвига, вход которого соединен с выходом сумматора и ..первым входом блока формировани знака, второй вход которого соединен со входом знака выходной информации вычислител , третий вход - .с первым выхо дом блока синхронизации, первый выход блока формировани знака соединен с пер вым входом первого формировател дополнительного кода, а второй выход вл етс выходом знака вычислител и соединен с первым входом второго формировател дополнительного кода, второй вход которого подключен к первому входу первого коммутатора и выходу .элемента задержки , вход которого( соединен с вь1ходо первого регистра сдвига и вторым входом первого коммутатора, выход которого под ключен к первому входу второго коммутатора , выход которого подключен к первому входу сумматора, второй вход которого соединен с выходом первого формировател дополнительного кода, второй вход которого подключён к выходу первое го элемента И, первый вход которого соединен с выходом триггера, первый вход которого подключен к выходу второго элемента И, первый вход которого соединен с вторым выходом блока синхронизации , третий выход которого подключен к второму входу триггера, а второй вход второго элемента И соединен с выходом . третьего коммутатора и входом второго регистра сдвига, третий регистр сдвига и четвертый коммутатор, первый вход которого соединен со входом абсолютной 9 51 величины вычислител , а выход - со входом четвертого регистра сдвига, отличающийс тем, что, с целью сокращени оборудовани , вычислитель содержит п тый, шестой , седьмой и восьмой регистры сдвига и п тый, шестой, седьмой восьмой, дев тый, дес тый, одиннадцатый и двенадцатый коммутаторы, причем периВЬ1Й вход п того коммутатора соединен с выходом второго формировател дополнительного кода и с первым входом шестого коммутатора, BTOpoti вход - с четвертым выходом блока синхронизации, с вторым входом второго коммутатора, и с первым входом седьмого коммутатора, третий вход - с выходом :п того регистра сдвига , вл ющимс вьтходом преобразовани вычислител , первым входом восьмого коммутатора и первым входом дев того ком- ; мутатора, а выход - с первым входом де .с того коммутатора, второй вход которого подключен к п тому выходу блока синхронизации и второму входу дев того коммутатора , третий вход, которого соединен с третьим входом Дес того коммутатора И выходом шестого регистра сдвига, вход которого подключен к выходу дес того коммутатора, выход дев того коммутатора соединен с п того регистра сдвига, шестой выход блока синхронизации подключен к первому входу одиннадцатого коммутатора и первому входу двенадцатого коммутатора, второй вход которого соединен с вторым входом оди№надцатого коммутатора и выходом седьмого регистра сдвига, вход которого подключен к второму входу первого элемента И и выходу одиннадцатого коммутатора , третий вход которого соединен с третьим входом двенадцатого коммутатора и выходом восьмого регистра сдвига, вход которого подключен к выходу Двенадцатого коммутатора, седыуюй выход блока синхронизации соединен с третьим входом первого коммутатора, восьмой выход блока синхронизации соединен с первым входом третьего коммутатора, второй вход которого подключен к выходу третьего регистра сдвига, вход которого соединен с выходом седьмого коммутатора , второй вход которого подключен к второго регистра сдвига, а третий юсод - к выходу шестого коммутатора , второй вход которого соединен со входом абсолютной величины вычислител , а третий вход с дев тым выходом блока синхронизации и вторыми входами четвертого и восьмого коммутаторов, третьи входы которых подключены к вы2i9550 ходу четвертого регистра соввга, выхой восьмого коммутатора соединен с третьим входом третьего коммутатора. Источники информации, прин тые во внимание при экспертизе 5 5132 1. Неслуховсквй К. С. Цифровые тфференииальвые анализато, М., Машвв строение , 1968. 46, a frequency interface 47, trigger 48, and 36 of the sign formation unit 12. the decoder 49 and the output tires 5О-57. The input bus of the DA of the first input of the integrated differential calculator is connected to the information input of the two-bit shift register 32, the shift bus of which is connected to the output of the divider and 47. The information input of the shift register 33, containing rt 1 + 1 bit, is connected by bus 40 to the output of adder 9. The output of the shift register 34 in capacity to the bits is connected to its input and the first input of the unequal element 39, the second input of which is connected to the output of the switch 35. The outputs of the first bits of the shift registers 32 and 33 are connected to the first and second inputs of the switch 36, respectively. The outputs of the second bit of the register 32 shift and (P +1) -th bit of the register 33 shift are connected to the first and second inputs of the switch 35, respectively. The first, second and third inputs of the switch 37 are connected respectively to the output of the switch 26, the output P of the fi bit of the shift register 33 and the output of the unequal element 39. The input of the pulse distributor 38 is connected to the output of the delayed element 45. The three control inputs of the switch 37 are connected to the corresponding three inputs of the distributor 38 of the pulse. The output of the switch 37 is connected to the output bus 41, which is the first output of the sign forming unit 12. The first bit output of the shift register 33 is connected to the output bus 42, which is The second output of the sign generation unit 12. The output 43 of the clock signal generator of the synchronization unit 13 is connected to the input of the frequency divider 14, the output of which is connected to the input of the delay element 45, the first input of the trigger 48 and the output bus 54. The output of the element 45 of the delay is connected to the input of the counter 46 and the output 53. The output of the counter 46, which has a conversion factor of 3 ×, is connected to the input of the frequency divider 47 and the shift buses of the registers 33 and 34 of the sign forming unit 12. The output of frequency divider 47 is connected to the second input of trigger 48, the direct output of which is connected to the output bus. The trigger outputs of counter 46 are connected to the inputs of the decoders 49, the outputs of which are connected to the output buses 50, 51, 52, 56 and 57 of the synchronization unit 13. The output buses 50-57 are the second, third, fourth, fifth, sixth, seventh, eighth, and ninth inputs of the synchronization unit 13. The integro-differential calculator realizes numerically the transfer function of the nth degree of the form nWgiP, rueWj P) is the transfer function of the 6th integral-differential link implemented from the P links. Each of the stars with the integro-differential transformation WglP) is implemented by the integro-differential calculator according to the recurrent relation 7 (2) NdeU, and Yf. - output value v | (I. - - - the values for the 6th link of the integro-differential transformation at the ith and ({-1) -th steps of the calculations, respectively; She is 2 and the input value for the 6th link of the integro-differential transformation at the -th and ( -1) th calculation steps according to but; Ag, Bg and Cg are constant coefficients, the values of which depend on the type of integro-differential transformation Wg (P). . The specified high order integro-differential transformation is represented according to (1) as a product of P elementary integro-differential links (P), for each of which a preliminary race is produced. , g, e, constant coefficients, probes Ap, Eg, and All links of the integro-differential transformation at each step of computation are processed sequentially to the last. The input value for each link of the integro-differential transformation, except for the first one, is 995 output value, 1 to the previous link, t. e. E. eee e, 2. uh . . P . The integral differential calculator operates with binary variables, for which relation (2) takes the form X-. -. . Y :. ec, -if4 e. ijVj RdeUr is a binary variable of the j-th bit. Yg values. ; , - DV ° «« h1e. nepeMeHtire of the jth digits of the magnitudes g, (and K, respectively; - the number of links (of the type Wp (P) included in the integration mode), equal to -. the number of bits of representation of binary ne. belt. The integro-differential calculator operates in a cyclical manner, sequentially performing an integro-differential conversion on the binary code of the input signal according to expression (4). At the end of the (i -1) -th calculation step, the shift register (la -1) -th digit, supplemented by a delay element 15 to fl bits, is contained. P-bit binary code output JBELICHY. ;, g calculated on (-i -1). -M step. In the register 8 shift capacity in 3 (P -1) words, each of which contains P. Binary bits, are written, gradually, binary codes of coefficients А В п and Ср (where е 1, 2,. . . . (P-I) ob stands for the sequence number of the inter-differential conversion link. In register 4, the shift in capacity is three times in each of the q bits, the binary codes of the coefficients A ,, Bfj AND С 1 of the latter are recorded for the order of the fth link of the integro-differential transform. The shift register 5 in the (I -1) word by n bits each contains the binary codes of the absolute values of the output values of the links of an integral-differential transformation from the first to (and -1) -th calculated on the previous (i -1) -th computation step. In the shift register 6 with a capacity of one day in n bits, the output 1 value of the last nth link of the inter-differential transformation is contained. The shift register for (AND -1) -th bit and the 3 shift register for 2 n bits provide the storage of binary codes Xg during the calculation process. Yg In shift register 7, the absolute value of the input value X of the integro-differential is calculated for n bits. He ate from the previous calculation echelon, the sign of which is stored in block 12 of the formation of the sign. Each computational step begins at the moment of generation at the seventh output of the synchronization unit 13 of the control signal with a duration of a clock, which switches the switches 22, 24 and 7. At the same time, a control signal with a duration of 2 tl cycles, acting on the switch 20, is produced at the third output of the synchronization unit 13, and generated at the fourth output of the synchronization unit 13. a control signal of P clock duration acting on switches 1 & 21 and. 23. At the ninth output of the synchronization unit 13, at this time, a control signal with a duration of 3 D-cuts is formed, which switches the switches 28 and 29. The input bus 31 is connected by switches 21 and 22 to the input of the shift register 3 and switch 24 to the input of the shift register 7, the output of which is connected by switches 20 and 27 to the input of the shift register 2. The binary code of the absolute value of the input signal at the 1st calculation step, which arrives sequentially in time, starting with the least significant bits, over the input bus 31, is recorded per AND clock cycles in perviCTp 3. shear, the capacity of which is 2P bits. Simultaneously with this binary. The code of the absolute value of the input signal at the previous (i -1) -th calculation step, which is stored in shift register 7, is rewritten from the output of shift register 7 via switches 27 and 20 to shift register 2, having a capacity of (and -1) bit d As the high bits are released, the shift register 7 in them is written through the switch 24 to the binary code of the input signal in the nth step, acting on the input bus 31. The signal of the sign of the input signal, coming through the input bus of the AOR, is recorded in block 12 of the formation of the sign. The switch 18 cuts the circuits of the binary code p & grrr 1 of the shift through the adder 9 to the P tariffs. Commutators 23 and 25 connect the output of block 11 of generation of the additional code to the input of shift register 5, the output of which is connected by switch 26 to input of shift register 6 with a capacity of 1 bits. At the (-1) -th step, the direct or additional code by shifting the value of the integro-differential calculator is shifted from the output of register 1 through delay element 15, the additional code generation unit 11 and the switches 23 and 25 to shift register 5, from which output at this time the binary code of the absolute value of the output value of the first link of the integrodifferential transformation is shifted by ((1 -1) -th calculation step. The block 11 of forming the additional coa by the signals of the second output of the block 12 forming the sign converts the additional code of the shift register 1 into the direct code. Thus, the shift value register 5 writes the direct code of the absolute value of the output value of the integral-differential calculator. If from the output of register 7 the single value is shifted in the low-order bit of the input value at the (-1) -th step, which through the switches 20 and 27 is fed to the first input of the And 17 element, then the fifth output of the synchronization unit 13 enters through the And 17 element at the first input of the trigger 14. which goes from zero to one state. In this case, at the direct output of flip-flop 14, a signal is generated that opens the AND 16 element. At this time, the output of register 8 shifts, starting. From the lower bits, the binary code of the coefficient Ap, which is written through the switch 29 to the shift register 4 and through the AND element 16, the additional code generation unit 10 and the adder 9 is written to the shift register 1. The additional code generation unit 10 is controlled by the signal of the first output of the character formation unit 12 so that, with a positive sign Ai-j, the binary code of the coefficient A passes without cramming, and with the negative sign it is converted into an additional code. After the P ticks, after the commencement of the calculations, at the fourth step and at the fourth and seventh outputs of the synchrophonics unit 13, control signals start to act, which bring the switches 18, 21, 23 and 22, 24, 27, respectively, to their initial position. In this case, the switch 18 connects the output of the switch 1 9 to the first input of the adder 9 ,. the switch 21 connects the output of the shift register 2 to the output of the shift register 3, the switch 23 connects the output of the shift register 6 to the first input of the switch 25, the switch 22 connects the output of the additional code forum 11 to the third input of the switch 21, the switch 24 connects the shift register 7 to its input , the switch 27 connects the output of the shift register 6 to the third input of the switch 20. After that, the output of the first link in the (-1) -th step shifts from. register output 6 through switches 27 and 2O to shift register 2, from which output through switch 21 shifts to register 3 (n-1) -th digit of the binary code of the input quantity at (-1) -th step. If in the low order de binary code Y. contains a single code, then a single signal c. . the output of the register 6 shift through the switches 27 and 30 is supplied to the first input element And 17, at the second input; which operates the signal of the fifth output of the block 13 synchronization. In this case, the trigger 14 is set to one state by the output signal of the element And 17, If in the lower order value. contains a zero code, then the trigger 14 is set to zero, the state of the sixth output signal of the synchronization unit 13. In the case of a single state of the trigger 14, the signal from its direct output opens the element AND 16. The binary code of the coefficient B is shifted from the output of the register 8 through the switch 29 to the shift register 4, as well as through the element 16 and the additional code generation unit 10 to the second input of the adder 9, to the first input of which at this time from the output of the register 1 through element 15 delays and switches 18 and 1 9 shifts the binary code of the coefficient A. The result of the summation of the coefficients A and B is recorded from the output of the adder 9 into the shift register 1. The additional code generation unit 10 at this time is controlled by the product mark signal acting on the first output of the character generation unit 12. After 2n cycles after the start of the calculations, at the ((-1) -th step, at the third output of the synchronization unit 13, a 1395 control signal is generated, which returns the switch 20 to the initial state. . The switch 20 connects the output of the shift register 3 to the input of the shift register 2, the output of which is connected by the switch 21 to the input, shift register 3. As a result, registers 2 and 3 are combined into a ring shift register of 3 (f -1) bits. At the time the registers 2 and 3 are merged, the output of register 3 shifts, starting with the lower bits, the binary code X; input value at the -th step. If a . in the lower order of magnitude X; contains a single code, then a single signal from the output of the register 3 shift n & switch 2O arrives at the first input element And 17, opening it. The signal of the fifth output of the synchronization unit 13 passes through the AND element 17, setting the trigger 14 to the one state. If the low-order bit of the value X contains a zero code, then the trigger. 14 is reset to zero by a signal from the sixth output of the synchronization unit 13. In the case of a single state of the trigger 14, the signal of its direct output opens the element AND 16. At this time, from the output of the register 8, the binary code of the coefficient C is shifted through the switch 29, which is written to the register 4 and through the element 16 and the block 10 of the formation of the additional code returns to the second input of the adder 9. The additional code generation unit 10 at this time is controlled by the signal of the product sign C. X; acting on the first output of the sign formation unit 12. At the same time, the first input of the summator 9 from the output of the register 1 is delayed by the delay element 15 and the switches 18 and 19 are the binary code of the sum of coefficients and B. The result of the summation () is written from the output of the adder 9 to the shift register 1. Thus, after the 3 t clock cycles after the start of the calculations, shift register 1 generated the binary code of the sum of the first bits of the X values. for binary codes i-t fiiiyentov A |, B and C, respectively. The binary codes of the coefficients A, B (and C i are successively rewritten from the output of the shift register 8 through the switch 29 to the shift register 4, from the output of which the binary codes of the coefficients A, B n. and CY is rewritten via switch 28 to shift register 8. 1 In K1EltsBom shift register, formed by combining registers 2 and 3, with a capacity of 3 (P -1) bit for 31, clock cycles are shifted by one bit so that the signals from the fifth output of the synchronization unit 13 acting on the second input of the element And 17, the signals of the second bit values, Y, coincide. X Tl. l-l) After 3 N clocks after the start of the calculations, control signals are generated at the second and ninth outputs of the synchronization unit 13, which switch the switches 19 and 28, 29, respectively. The switch 19 connects the output of the shift register 1 through the switch 18 to the first input of the adder 9. This ensures the shift in register 1 of the binary code of the accumulated sum of the coefficients A ,,, B to by one bit, or multiplication of this sum by two. The switch 28 connects the output of the shift register 8 to its input, and the switch 29 connects the output of the shift register 4 to its own output. As a result, binary shift codes A, B, and C are stored in shift register 4. , and in register 8 shift - binary. codes of coefficients A «, 8g and Cg, where 6. 2, 3h. After the P clocks, after switching the switch 19, a control signal is generated at the second output of the synchronization unit 13. which returns switch 19 to its original state. The circulation circuit of the codes in shift register 1 is re-closed via delay element 1 5, switches 18 and 10, and adder 9. During ep tact after the start of the calculation. The integral-differential calculator works in the same way as in the first 3 n cycles of operation. In shift register 1, the most significant bits of the sum of the products of magnitudes X accumulate. D. X for binary coefficients of A, B and C, respectively. According to relation (4), this result corresponds to the output value of YI, the first link of the integro-differential transformation on. - th. . step allocations. After 2 AND start cycles, the calculations at the eighth output of the synchronization unit 13 are generated for the time P (P -1) of the control signal, which switches the switches 25 and 26. Before switching switches 25 and 26 about & & send registers 5 and 6 to the ring register on tl caiOB in bits and bits each, after switching switches 25 and 26, the output of shift register 5 is connected to its input through switch 25, and the output of the shift register b is connected to its input via a com- mutator 26. After that, in the shift register 5 with a capacitance of (Y1 -1) words for bits each, a sequence of Yg values is stored. where 1, 2,. . . , P -1, and in shift register 6, the value is memorized. After (n -1), такт clocks after switching the switches 25 and 26 on the eighth output of the synchronization unit 13 generates a control signal that returns the switches 25 and 26 to the initial state. In this case, the output of the shift register 6 is connected via switches 23 and 25 to the input shift register 5, the output of which is connected via switch 26 to the input of shift register 6. Registers 5 and 6 are again combined into a circular shift register for Q words for n bits each. In this way. , the sequence of values is shifted. (where With 1, 2,. . . BUT one word in the ring shift register formed by registers 5 and 6. After the RFQ after the start of the calculations at the (f (-1) -th step or by the time of the beginning of the calculations for the second link of the integro-differential transformation, the shift register 5 contains the sequence of values Y2, -t, Y3, i-. and in register 6, the shift is the value During the first N cycles of computations for the second integral-differential transformation link to. on the third and fourth outputs of the synchronization unit 13, control signals are formed, which switch the switches IPs 20 and 18, 21, 23, respectively. In this case, the binary code of the output value YX of the first link of the integral-differential conversion is shifted from the output of register 1 through the delay element 15, the additional code generation unit 10 and the switches 23 and 25 to the shift register 5, from which the output sequence of values V. Lz (-,, 1 - f moves to register, 6. In addition, the value of Y. j is shifted from the output of the register, 1 through the element 15 of the holder, the generation unit 11 to. the additional code and the switch 21 and 22 into the register 3 as the input signal X, 2, for the second link of the integral transformation. 1 16 The value at this time is shifted from the output of register 6 through switches 27 and 2O to register 2 as. the input signal X 2, (for the second link of the integro-differential transformation. In the subsequent cycles from the output of register 6, the binary code of the value is shifted — which, through switches 27 and 20, is written to shift register 2. Thus, initial conditions X are recorded in a ring shift register formed by combining registers 2 and 3. 2 -. 2.4-1 ai. required to perform computations for the second integro-differential transformation link. In the first 3 AND computation cycles for the second integro-differential conversion link, a control signal is generated at the ninth output of the block, which switches the switches 28 and 29. In this case, from the output of register 8 through the switch 29, the binary codes of the coefficients An, B and C are shifted to register 4. for the second. the integro-differential conversion link, and the binary codes of the coefficients A, B j and C from the output of register 4 are shifted through switch 28 to the input of register 8. After 3 I: clocks, switches 28 and 29 return to their original state. Therefore, the coefficients A, B / 2 and C are stored in the shift register 4 for the second link of the integro-differential leverage, and the coefficients A ;, B, -and C, AZ, Bur and Su, A, B and C, A. P. In ,, and Cn. Thus, registers 2, 3 and 4. the shift is written in the binary codes of the second integro-differential transformation link, which are calculated in the same way as the calculations for the first integro-differential conversion link. Calculations for all subsequent integro-differential transformation links. up to the C-link, inclusively, are performed in the same way. Calculations on the (k + 1) -th calculation stage and all subsequent integro-differential transformation links for all C are carried out in a similar way. The sign generation unit 12 and the synchronization unit 13 operate in the calculation process as follows. 7 . 95 The sign of the input value is contained in the first bit of the two-bit shift register 32 of the sign formation unit 12. The sign of the output values of the integro differential links, the conversion from the first to the Y, and is contained in the shift register 33 by (P +1) the bit of the sign forming unit 12. For the coefficients A g,, 2,. . . , P, are contained in the shift register 34 of the sign formation unit 12. Signs of the coefficients Bg and Cg, 2 1,2,. . . , tt are always positive and do not require pre-installation. The clock signal generator 43 of the sync-block 13 generates a sequence of pulses of frequency t, which is divided by divider 44 by a factor of F, and then delayed by delay element 43 by one clock period. The sequence of pulses of frequency 1 / n at the output of the divider 44 of the clock (bus 54 of the synchronization unit 13) determines the nth clock cycles of the operation of the integro differential calculator, and the sequence of pulses of frequency f / n. at the output of the delay element 45 (bus 53 of the synchronization unit 13) sets the first clock cycles. The counter 46 performs the division into Zn of the frequency of the output sequence, T M pulses of the delay element 45. The output sequence of pulses of the frequency counter 46 {/ 3 P Dlits in G is divided by 47, the output of which forms a sequence of pulses of frequency i / 3p, the follow-up period of which is determined by one calculation step. With the help of the decoder 49, the inputs of which are connected to the outputs of the triggers of the counter 46, five pulse sequences are formed. of a predetermined duration and a follow-up period, which are not necessary to control the operation of the integro-differential computer (buses 50 51, 52, 56, and 57 of the synchronization unit 3. ). Each step of the computations in the integrated differential calculator starts at the moment of generation of the pulse at the output of the divider 47 of the synchrotating unit 13, which sets the trigger 48 into. the unit state and shifts by one bit the information about the sign of the input quantity in the shift register 32 of the sign formation unit 12. As a result of the shift, the first bit of register 32 is recorded. the sign of the input value at the current i: -th step, the signal of which acts on the input bus of the sign of the input information of the calculator 30, and the sign of the input value at the previous (4 -1) -th step shifts from the first bit to the second bit of the register 32. At the direct output of the trigger 48 of the synchronization unit 13, a signal is generated which, using switches 35 and 36, connects the outputs of shift register 32 or shift register 33 to the inputs of unequality element 39 and switch 37, respectively. The jTop 37 switch interrogates the outputs of the unequality element 39, the shift register 33, and the switch 36, every three H t, according to the signals of the three-channel pulse determiner 38. At the output of the unequal element 39, the inputs of which are connected to the output of the shift register 34 and through the switch 35 to the outputs of the shift registers 32 or 33, a product sign signal A is generated. . or Ag, M 3- At the output of the AND-th bit of shift 33, a product sign signal is generated (; 1, 2,. . . , n, and at the output of the switch 36, a product sign signal or CeXg is generated; CpYp. , e 2,3,. . . ,P . Thus, at the output of the switch 7 (the bus 41 of the nima nak formation unit 12), each of the 5 cycles will follow successively in time signals of the signs of the works. , and e 1, 2,. . . . P . On the output bus 42 of the sign-forming unit, the output signal of the first bit of the shift register 33 is acted, into which, from the output of the adder 9, the bus 40 records the AND-and the sign bit of the output values Yj of the output variables ij, where I. 1,2,,, of all links of the integro-differential transformation. The technical and economic advantages of the proposed integro-differential calculator, compared with howling, are the reduction in equipment. The proposed integro-differential calculator allows performing high-order integro-differential transformation, and the prototype calculates only first-order integro-differential transformation. For example, when presenting binary variables in an integro-differentiated calculator at sixteen bits, the proposed device performs a numerical solution of a differential equation up to a 16th order with constant coefficients n or performs the required integro-differential transform, which can be represented as sixteen serially connected first order links. The prototype performs the functions of only one first-order link. Implementation integro-. differential transformation, eg measures, 16th order, respectively, requires sixteen consecutively connected first order integro-differential solvers, made according to the prototype scheme. The formula was invented and Integra-differential calculator, containing the first shift register, the input of which is connected to the output of the adder and. . the first input of the sign generation unit, the second input of which is connected to the input of the output information sign of the calculator, the third input is. the first output of the characterization unit is connected to the first input of the first additional code generator, and the second output is the output of the sign of the calculator and connected to the first input of the second additional code generator, the second input of which is connected to the first input of the first switch and out. delay element whose input (connected to the first of the first shift register and the second input of the first switch, the output of which is connected to the first input of the second switch, the output of which is connected to the first input of the adder, the second input of which is connected to the output of the first driver of the additional code, the second input of which connected to the output of the first element I, the first input of which is connected to the trigger output, the first input of which is connected to the output of the second element I, the first input of which is connected to the second output of the block nhronizatsii third output is connected to the second input flip-flop and the second input of the second AND gate connected to the output. the third switch and the input of the second shift register, the third shift register and the fourth switch, the first input of which is connected to the input of the absolute 9 51 value of the calculator, and the output - to the input of the fourth shift register, characterized in that, in order to reduce the equipment, the calculator contains the fifth , the sixth, seventh, and eighth shift registers and fifth, sixth, seventh, eighth, ninth, tenth, eleventh, and twelfth switches, with the periB1th input of the fifth switch connected to the output of the second generator of the additional switch One and the first input of the sixth switch, BTOpoti input - with the fourth output of the synchronization unit, with the second input of the second switch, and with the first input of the seventh switch, the third input - with the output of the fifth shift register, which is the first input of the eighth switch and the first input of the ninth com; mutator, and the output - from the first entrance de. from the switch, the second input of which is connected to the fifth output of the synchronization unit and the second input of the ninth switch, the third input, which is connected to the third input of the Tenth switch And the output of the sixth shift register, the input of which is connected to the output of the tenth switch, ninth the switch is connected to the fifth shift register; the sixth output of the synchronization unit is connected to the first input of the eleventh switch and the first input of the twelfth switch, the second input of which is connected to the second input of the eleventh switch and the output of the seventh shift register, the input of which is connected to the second input of the first element I and the output of the eleventh switch, the third input of which is connected to the third input of the twelfth switch and the output of the eighth shift register, the input of which is connected to the output of the Twelfth switch, the seventh output of the synchronization unit is connected to the third input of the first switch, the eighth output of the synchronization unit is connected to the first input of the third switch, the second input of which is connected to the output of the third register with Viga whose input is connected to the output of the seventh switch, the second input of which is connected to the second shift register, and the third input to the output of the sixth switch, the second input of which is connected to the absolute value input of the calculator, and the third input with the ninth output of the synchronization unit and the second inputs the fourth and eighth switches, the third inputs of which are connected to the output of the fourth register of the second register, the output of the eighth switch is connected to the third input of the third switch. Sources of information taken into account in the examination 5 5132 1. Neslukhovski K. WITH. Digital video analyzers, M. , Mashvv building, 1968.
2. Авторское свидетельство СОСР го за вке № 2715995/18-24, Kii. G 06 f 7/64, 22.01.79 (1фОтотип)2. Copyright certificate of COPR application No. 2715995 / 18-24, Kii. G 06 f 7/64, 01.22.79 (1Fototype)