SU930388A1 - Запоминающее устройство с самоконтролем - Google Patents

Description

(5) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С САМОКОНТРОЛЕМ

t

Изобретение относитс  к цифровой вычислительной технике и может быть применено в цифровых вычислительных машинах и системах.

Известны запоминающие устройства (ОЗУ), в которых защита адресного тракта может быть осуществлена с помощью контрольного кода адреса, сопровождающего каждое слово информации в ОЗУ при хранении, лVlбo с помощью суммарного контрольного кода слова и адреса, по которому это слово хранитс  tll.

Недостатком таких ОЗУ  вл етс  невозможность осуществлени  предварительного контрол  путем записи, последующего чтени  информации из  чеек и сравнени  записанной и прочитанной информации.

Наиболее близким по технической сущности  вл етс  запоминающее устройство , содержащее последовательно соединенные регистр адреса и дешифратор , блок оперативных запоминающих

матриц и посто нную запоминающую матрицу, входы которых соединены с выходом дешифратора, усилители считывани -записи и усилители счить вани , входы которых соединены соответственно с выходами оперативных запоминающих матриц и посто н ной запоминающей матрицы, регистр слова и регистр контрольного кода, входы которых соединены соответст10 венно с выходами усилителей считывани -записи и усилителей считывани , и блок контрол , три входа которого соединень соответственно с выходом регистра слова, регистра

15 контрольного кода и регистра адреса 21.

Недостатком такого запоминающего устройства  вл етс  его недостатом на  надежность.

20

Цель изобретени  - повышение надежности устройства.

Claims (2)

1. Поставленна  цель достигаетс  тем, что запоминающее устройство с самоконтролем содержит последовательно соединенные регистр адреса и дешифратор, выходы дешифратора подключены к входам блока матричных накопителей рперативной и посто нной пам ти, входы-выходы матрич ных накопителей оперативной пам ти соединены с входами-выходами усилителей записи-считывани , выходы матричного накопител  посто нной пам ти соединены с входами усилителей считывани , входы-выходы усилителей считывани  подключены к входам регистра слова, выходы усилителей считывани  соединены с входами регистра контрольного кода, выходы регистра слова и регистра контрольного кода сбединень с входами блока контрол , в него введены элемент И, узел блокировки, блок определени  неисправной комбинации, регистры неисправного кода, первые входы которых подключены к выходу блока кон рол , вторые - к выходу регистра ад реса и соответствующему входу блока контрол . Выходы регистров неисправ ного кода соединены с входами блока определени  неисправной комбинации, выход которой соединен с третьим вх дом одного из регистров неисправного кода и входом узла блокировки, первый и второй входы элементов И соединены соответственно с выходом узла блокировки и выходом регис ра слова. Блок определени  неисправной ком бинации содержит элемент сравнени , первый, второй и третий регистры, вход третьего регистра подключен к одному из входов элемента сравнени  другие входы которого  вл ютс  входами блока, выходы элемента сравнени  подключены к входам соответствующих регистров, выход третьего регистра  вл етс  выходом блока. На фиг. 1 представлена структурна  схема устройства; на фиг. 2 блок определени  неисправной комбинации . Устройство содержит регистр 1 адреса, дешифратор 2 адреса, блок 3 матричных накопителей оперативной пам Ти, блок Ц матричных накопителе посто нной пам ти, хран щий контрольный код адреса соответствующих  чеек, усилители 5 считывани -записи , усилители 6 считывани , регистр 7 слова, регистр 8 контрольного кода , фиксирующий контрольные разр ды 9 4 адреса, сопровождающие каждое слово информации, первый и второй регистры 9 и 10 неисправного кода, блок 11 контрол , блок 12 определени  неисправной комбинации, узел 13 блокировки обращени  и элемент И . Запоминающее устройство подключаетс  к внешним абонентам с помощью следующих шин: 15 - входные шины адреса; 16 - входные шины слова; 17 - шина сигнала ошибки; 18 - шины кода блокировки неисправного адреса; 19 выходные шины слова. Регистр 1 адреса подключаетс  к дешифратору 2, выходы которого соединены с входными адресными шинами блока 3 запоминающих матриц, регистр 7 слова подключен к усилител м 5 считывани -записи , а выход регистра 7 соединен со входом блока 11 контрол . Входы регистров 9 и 10 соединены с выходом регистра 1 адреса, а выходы регистров 9 и 10 подключены к входам блока 12 определени  неисправной ком-бинации , выход узла 13 блокировки обращени  выдает на схему И Н код адреса неисправной комбинации. Блок 3 и секции k управл ютс  общим дешифратором 2 адреса. При обращении по любому адресу следует обращение в блок 3 (дл  чтени  или записи информации) и секцию k (только дл  чтени  хран щейс  информации). Секци  используетс  дл  хранени  контрольного кода адреса  чейки, в которую следует обращению. Блок 12 определени  неисправной комбинации содержит элемент 20 сравнени , первый регистр 21 (кода сравнившихс  разр дов), второй регистр 22 (признаков сравнени  разр дов), блок 23 выдачи кода. Устройство работает в режимах записи и чтени  информации как обычное оперативное запоминающее устройство . При записи информации в оперативное запоминающее устройство адрес  чейки, наход щийс  на входных шинах 15 адреса и записываемое слово, наход щеес  на входных шинах 16 слова, поступают соответственно на регистр 1 адреса и регистр 7 слова. Поступивший адрес через дешифратор 2 адреса выбирает необходимую  чейку блока 3 и через усилители 5 считывани -записи и блок 3 записываетс  состо ние регистра 7. Одновременно по адресу, зафиксированному на регистре 1, через дешифратор 2 из блока k матричных накопителей посто нной пам ти на регистр 8 выбираетс  контрольный код адреса. Адрес с регистра 1 адреса поступает в бло 11 контрол , сворачиваетс  и сравниваетс  с состо нием регистра 8. В случае несоответстви  блок 11 выдает сигнал ошибки на шины 17 и на управл ющие входы регистров 10 и 9Это говорит о неисправности адресного тракта, в частности об отказе выхода ступени дешифратора. Устройство переходит в режим определени  отказавшего выхода ступени дешифратора . Псевдоисправный адрес при сле дующем обращении с регистра 1 адреса переписываетс  на регистр 9 неисправного адреса по сигналу управлени  из блока 11. Следующий псе доисправный адрес фиксируетс  на ре гистре 10 неисправного адреса. В блоке 12 определени  неисправной комбинации происходит выделение части кодов всех псевдоисправных адресов. Элемент 20 сравнени  производит сравнение кодов, наход щихс  на регистрах 9 и 10. Коды сравнившихс  разр дов фиксируютс  на регистре 21, а признаки сравнени  поразр дно - на регистре 22. В блоке 13 блокировки обращени  выдел ютс  разр ды кода адреса, определ ющие отказавшую ступень и выход дешифратора дл  выдачи их на ши ны 18, блокиру  тем самым обращение во все  чейки ОЗУ, за исключением  чейки или группы  чеек, выбираемой оказавшим выходом дешифратора. Чтение информации из запоминающего устройства происходит аналогич но описанному выше дл  операции записи . Адрес поступает на регистр 1 через вход 15, а прочитанное слово выдаетс  на шины 19 через элемент И 1 при отсутствии сигнала блокировки из блока 13. Предлагаемое устройство позвол ет вы вить ошибки в адресном тракте , блокировать обращени  в часть ОЗУ, непригодную дл  использовани , сюхранить работоспособной остальную часть ОЗУ, что увеличивает надежнос запоминающего устройства. Формула изобретени  1. Зйпоминаю.щее устройство с сам контролем, содержащее последователь 86 но соединенные регистр адреса и дешифратор , выходы дешифратора подключены к входам блока матричных накопителей оперативной и посто нной пам ти, входы-выходы матричных накопителей оперативной и посто нной пам ти соединены с входами-выходами усилителей записи-считывани , выходы матричного накопител  посто нной пам ти соединены с входами усилителей считывани , входы-выходы усилителей считывани  подключены к входам регистра слова, выходы усилителей считывани  соединены с входами регистра контрольного кода, выходы регистра слова и регистра контрольного кода соединены с входами блока контрол  , отличающеес  тем, что, с целью повышени  надежности устройства, в него введены элемент И, узел блокировки, блок определени  неисправной комбинации, регистры неисправного кода, первые входы которых подключены к выходу блока контрол , вторые - к выходу регистра адреса и соответствующему входу блока контрол , выходы регистров неисправного кода соединены с входами блока определени  неисправной комбинации , выход которой соединен с третьим входом одного из регистров неисправного кода и входом узла блокиррвки ,первый и второй входы элемента И соединены соответственно с выходом узла блокировки и выходом регистра слова. 2. Устройство по п. 1, отличающеес  тем, что блок определени  неисправной комбинации содержит элемент сравнени , первый, второй и третий регистры, вход третьего регистра соединен с выходом второго регистра, вход-выход третьего регистра подключён к одному из входов элемента сравнени , другие входы которого  вл ютс  входами блока, выходы элемента сравнени  подключены к входам соответствующих регистров, выход третьего регистра  вл етс  выходом блока. Источники информации, прин тые во внимание при экспертизе, 1.Авторское свидетельство СССР № 333559,кл. G 06 F 11/08, 1970.
2. 2.Авторское свидетельство СССР № 335718, кл. G 11 С 11/00, 1970 (прототип).

   i/й

   1/9

   Фиг.

   :±±