SU930313A1 - Преобразователь двоично-дес тичного кода в двоичный - Google Patents

Description

(5) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНО-ДЕСЯТИЧНОГО КОДА В ДВОИЧНЫЙ

I

Изобретение относитс  к автоматике и цифровой технике и может быть использовано при построении преобра-, зователей в вычислительных устройствах и устройствах обработки данных.

Известен преобразователь двоичнодес тичного кода в двоичный код, содержащий шесть четырехразр дных сумматоров , расположенных в шесть  русов 1 1.

Недостаток этого ареобразовател  состоит в большом количестве аппара-туры и низком быстродейств ии.

Наиболее близким решением данной задачи по технической сущности и схемному построению  вл етс  преобразователь двоично-дес тичного кода в двоичный, содержащий четыре четырехразр дных сумматора, составл ющих четыре  руса и элемент ИЛИ C2J

Недостаток известного преобразовател  состоит в относительно низком быстродействии, св занным с большим количеством  русов.

Цель изобретени  - повышение быстродействи  преобразовател .

Поставленна  цель достигаетс  тем, что в преобразователь двоичнодес тичного кода в двоичный, содержащий четыре четырехразр дных сумматора , причем вход первого разр да преобразовател  соединен с выходом пер вого разр да преобразовател , входы второго и третьего разр дов преобразовател  соединены соответственно с первыми входами первого и второго разр дов первого четырехразр дного сумматора, входы п того, шестого и восьмого разр дов преобразовател  соединены с вторыми входами соответ

. ственно первого и вто)эого разр дов и первым входом четвертого разр да первого четырехразр дного сумматора,

вь1ход первого разр да первого четыг рехразр дного сумматора  вл ет-

,с  выходом второго разр да преобразовател , выходы второго, третьего и четвертого разр дов 3 первого четырехразр дного сумматора соединены соответственно с пер выми входами первого, второго и третьего разр дов второго четырехразр дного сумматора, выходы первог второго и третьего разр дов которог  вл ютс  соответственно выходами третьего, четвертого и п того разр дов преобразовател , выходы перво го, второго, третьего и четвертого разр дов третьего четырехразр дного сумматора  вл ютс  соответственно выходами седьмого, восьмого, дев того и дес того разр дов преобразовател , вход дев того разр да преоб разовател  соединен с первым входом первого разр да четвертого четырехразр дного сумматора , и вторым входом первого разр да второго четырехразр дного сумматора, введен п тый четырехразр дный сумматор, первые входы первого, второго, третьего и четвертого разр дов которого соединены соответственно с входами п того , шестого, седьмого и восьмого разр дов преобразовател , вторые входы первого, второго и третьего разр дов п того четырехразр дного сумматора соединены соответственно с входами дес того, одиннадцатого и двенадцатого разр дов преобр зовател , вход дев того разр да преобразовател  соединен с первым входом четвертого разр да второго четырехразр дного сумматора, выход четверт го разр да которого  вл етс  выходом шестого разр да преобразовател  а выход переноса соединен с входом переноса третьего четырехразр дного сумматора, первые входы первого, . второго, третьего и четвертого разр дов которого соединены с выходами соответствующих разр дов четвертого

Число 15 2.5 891 999

Таблица 1 4 четырехразр дного сумматора, первые входы второго, третьего и четвертого разр дов которого соединены соотвественно с входами Дес того, одиннадцатого и двенадцатого разр дов преобразовател , а вторые входы первого,второго и третьего разр дов четвертого четырехразр дного сумматора соединены соответственно с входами дес того, одиннадцатого и двенадцатого разр дов преобразовател , выходы первого, второго, третьего и четвертого разр дов п того четырехразр дного сумматора соединены соответственно со вторыми входами второго, третьего и четвертого разр дов второго, четыре сразр дного сумматора и вторым входом nepBorq разр да третьего четырехразр дного сумматора, входы четвертого и седьмого разр дов преобразовател  соединены соответственно с первым и вторым входами третьего разр да первого четырехразр дного сумматора, вход логического нул  соединен со входами переноса первого, второго, четвертого и п того четырехразр дных сумматоров, со вторыми входами четвертого разр да первого, третьего, четвертого и п того четырехразр дных сумматоров и со вторыми входами второго и третьего разр дов третьего- четырехразр дного сумматора. На чертеже приведена блок-схема предлагаемого преобразовател . Информаци , подлежаща  преобразованию , поступает на преобразователь через входы 1-12, выходной код образуетс  на выходах . Преобразователь содержит четырехразр дные сумматоры 23-27. В табл.1-3 показано функционирование устройства.

Claims (1)

1. Таблица 2 Табл.3 содержит двоичные коды, образовавшиес  на выходных шинах 13...22. Перва  строка соответству ет числу 15, втора  - 2kS, треть  891 , четверта  - 999Быстродействие преобразовател  увеличилось в два раза по сравнению с известным..Применение данного пре образовател  кода позволит увеличит скорость ввода данных в ЭВМ, что увеличит быстродействие обработки информации в целом. Формула изобретени  Преобразователь двоично-дес тичн го кода в двоичный, содержащий четы ре, четырехразр дных сумматора, при чем вход первого разр да преобразов тел  соединен с выходом первого раз р да преобразовател , входы второго и третьего разр дов преобразовател  соедине 1ы соответственно с первы ми входами первого и второго разр дов первого, четырехразр дного сумматора, входы п того, шестого и восьмого разр дов преобразовател  соединены с вторыми входами соответственно первого,, второго разр дов и первым входом четвертого разр да первого четырехразр дного сумматора, выход первого разр да первого четырехразр дного сумматора  вл етс  выходом второго разр да преобразовател , выходы второго, треть его и четвертого разр дов первого четырехразр дного сумматора соедине ны соответственно с первыми входами первого, второго и третьего разр до второго четырехр/азр дного сумматора выходы первого, второго и третьего разр дов которого  вл ютс  соответТаблицаЗ ственно выходами третьего, четвертого и п того разр дов преобразовател , выходы первого, второго, третьего и четвертого разр дов третьего четырехразр дного сумматора  вл ютс  соответственно выходами седьмого, восьмого, дев того и дес того разр дов преобразовател , вход дев того разр да преобразовател  соединен с первым входом первого разр да четвертого четырехразр дного сумматора и вторым входом первого разр да второго , четырехразр дного сумматора , отличающийс  тем, что, с целью повышени  быстродействи  преобразовани , в него введен п тый четырёхразр дный сумматор , первые входы первого, второго, третьего и четвертого разр дов которого соединены соответственно с входами п того, шестого, седьмого и восьмого разр дов преобразовател , вторые входы первого, второго и третьего разр дов п того четырехразр дного сумматора соединены соответственно с входами дес того, одиннадцатого и двенадцатого разр дов преобразовател , вход дев того разр да преобразовател  соединен с первым входом четвертого разр да второго четырёхразр дного сумматора, выход четвертого разр да которого  вл етс  выходом шестого разр да преобразовател , а выход переноса соединен с входом переноса третьего четырехразр дного сумматора, первые входы .первого, второго, третьего и четвертого разр дов которого соединены с выходами соответствующих разр дов четвертого четырехразр дного сумматора, первые входы второго, третьего и четвертого разр дов которого соединены соответственно с входами дес того, одиннадцато993031

   го и двенадцатого разр дов преобразовател , а вторые входы первого , второго и третьего разр дов : четвертого четырехразр дного сумматора соединены соответственно с входа- j ми дес того, одиннадцатого и двенадцатого разр дов преобразовател , выходы первого, второго, третьего и четвертого разр дов п того четырехразр дного сумматора соединены соот- to ветственно со вторыми входами -второго , третьего и четвертого разр дов второго четырехразр дного сумматора и вторым входом первого разр да третьего четырехразр дного сумматора, |5 входы четвертого и седьмого разр дов преобразовател  соединены соответственно с первым и вторым входами

   3 10

   третьего разр да первого четырехразр дного сумматора, вход логического нул  соединен со входами переноса первого, второго, четвертого и п того четырехразр дных сумматоров, со вторыми входами четвертого разр да пеового, третьего, четвертого и п того четырехразр дных сумматоров и со вторыми входами второго и третьего разр дов третьего четырехразр дного сумматора.

   Источники информации, прин тые во внимание при экспертизе1 ,Патент США If 3705299, кл. 235-155, опублик, 19732 .Авторское свидетельство СССР по за вке N 27285 7/2,

   кл. G 06 F 5/02, 23.02.79 (прототип)