SU926768A1

SU926768A1 - Digital frequency synthesizer

Info

Publication number: SU926768A1
Application number: SU802862677A
Authority: SU
Inventors: Юрий Григорьевич Покроев; Лилия Григорьевна Сиротина
Original assignee: Минское Производственное Объединение "Горизонт"
Priority date: 1980-01-04
Filing date: 1980-01-04
Publication date: 1982-05-07

Description

Изобретение относится к радиотехнике и может использоваться при измерении параметров интегральных схем и приемо-передающих устройств..The invention relates to radio engineering and can be used when measuring the parameters of integrated circuits and transceivers ..

Один из известных цифровых синтезаторов частот содержит опорный гене- ^sратор, делитель частоты с постоянным коэффициентом деления, испульсно-фа— зовый детектор, а также блок набора частоты, блок грубой установки частоты, перестраиваемый генератор и реверсный генератор ступенчатого напряжения (13.One known digital frequency synthesizer comprises a reference gene- ^s Rathore, a frequency divider with constant division ratio, the Optional zovy ispulsno-detector, as well as set the frequency block, the block rough frequency setting, the tunable oscillator and the reversed stepped voltage generator (13.

Однако быстродействие данного цифрового синтезатора частот невысоко. _J5 However, the performance of this digital frequency synthesizer is low. _J5

Наиболее близким по технической сущности к предлагаемому является цифровой синтезатор частот, содержащий последовательно соединенные опорный генератор, делитель частоты с & постоянным коэффициентом деления и импульсно-фазовый детектор, последовательно соединенные блок набора частоты, блок грубой установки частоты, перестраиваемый генератор и делитель частоты с переменным коэффициентом деления, выход которого соединен с другим входом импульсно-фазового детектора, а также последовательно включаиные цифроаналоговый преобразователь и фильтр нижних частот, выход которого соединен с вторым входом перестраиваемого генератора, при этом второй выход блока набора частоты соединен с управляющим входом делителя частоты с переменным коэффициентом деления (21.The closest in technical essence to the proposed one is a digital frequency synthesizer containing a reference oscillator connected in series, a frequency divider with & constant division coefficient and a pulse-phase detector, series-connected frequency set block, coarse frequency setting block, tunable generator and variable frequency divider division, the output of which is connected to another input of the pulse-phase detector, as well as sequentially including other digital-to-analog converter and a low-pass filter, the output of which is connected to the second input of the tunable generator, while the second output of the frequency dial unit is connected to the control input of the frequency divider with a variable division ratio (21.

Однако и этот цифровой синтезатор частот имеет недостаточное быстродействие.However, this digital frequency synthesizer has insufficient speed.

Цель изобретения -повышение быстродействия.The purpose of the invention is improving performance.

Указанная цель достигается тем, что в известном цифровом синтезаторе частот между выходом делителя частот ты с постоянным коэффициентом деления и входом цифроаналогового преобразователя введены последовательно сбединен926/68 ные распределитель импульсов и per гистр набора кода, другой вход которого подключен к выходу импульсно-фазового детектора, при этом выход делителя частоты с постоянным коэффици- $ ентом деления соединен также с входом начальной установки делителя частоты с переменным коэффициентом деления.This goal is achieved by the fact that in the well-known digital frequency synthesizer, between the output of the frequency divider with a constant division coefficient and the input of the digital-to-analog converter, sequentially connected 926/68 pulse distributors and a per-code dialer are inserted, the other input of which is connected to the output of the pulse-phase detector, when the output of the frequency divider with a constant division factor is also connected to the input of the initial setting of the frequency divider with a variable division coefficient.

На чертеже представлена структурная электрическая схема предлагаемого синтезатора.The drawing shows a structural electrical diagram of the proposed synthesizer.

' Цифровой синтезатор частот содержит опорный генератор 1, делитель 2 частоты с постоянным коэффициентом де- ₁₅ления, импульсно-фазовый детектор 3, блок 4 набора частоты, блок 5 грубой установки частоты, перестраиваемый генератор 6, делитель 7 частоты с переменным коэффициентом деления, ₂₀распределитель 8 импульсов, регистр 9 набора кода, состоящий из п триггеров, цифроаналоговый преобразователь (ЦАП) 10 и фильтр 11 нижних частот.'' The digital frequency synthesizer contains a reference oscillator 1, a frequency divider 2 with a constant division coefficient ₁₅ , a pulse-phase detector 3, a frequency dialing unit 4, a coarse frequency setting unit 5, a tunable generator 6, a frequency divider 7 with a variable division coefficient, ₂₀ a pulse distributor 8, a code set register 9 consisting of n triggers, a digital-to-analog converter (DAC) 10, and a low-pass filter 11.

Синтезатор работает следующим об- ₂₅разом.The synthesizer works as follows ₂₅ .

В исходном состоянии на блоке 4 устанавливается код требуемого значения частоты. Этот код поступает на блок 5» который формирует значение управляющего напряжения, величины ёмкости конденсатора или другого физического параметра, с помощью которого осуществляется выбор диапазона работы Перестраиваемого генератора 6,In the initial state, block 4 sets the code for the required frequency value. This code arrives at block 5 "which generates the value of the control voltage, the capacitance value of the capacitor or other physical parameter, with which the range of operation of the tunable generator 6 is selected,

т.е. производится его грубая настрой-³⁵ка. Одновременно с занесением кода в блок 4 заносится начальный код в распределитель 8 и в регистр 9· (Цепи занесения начального кода в распределитель 8 и регистр 9 на чартеже ⁴⁰не показаны).those. its rough adjustment is ³⁵ ka. Simultaneously with entering the code in block 4, the initial code is entered into the distributor 8 and into the register 9 · (The chains of entering the initial code into the distributor 8 and register 9 are not shown on the chart ⁴⁰ ).

В качестве начального кода регистра 9 выбран код 100... 0, т.е. единица записана в старший разряд, а в остальные - нули. Этот код.преобра- ^4Sзованный ЦАП 10 в аналоговую величину напряжения, через фильтр 11 поступает на вход перестраиваемого генератора 6, который под воздействием управляющего напряжения начинает ге- ⁵⁰нерировать некоторую частоту, лежащую в выбранном диапазоне частот. Эта частота делится делителем 7 частоты, коэффициент деления которого задается блоком 4, а его синхронизация осуще- ⁵⁵ствляется импульсами, поступающими с делителя 2 частоты. Сигналы с выходов делителей 2 и 7 частоты поступа ют на входы импульсно-фазового детектора з, который в зависимости от соотношения длительностей, поступающих на _;его входы импульсов, формирует на своем выходе, например, единичный уровень, если длительность импульса, поступающего с делителя 7 частоты, меньше длительности импульса, поступающего с делителя 2 частоты, либо нулевой уровень при противоположном соотношении длительности поступающих на его входы импульсов. Сигнал с выхода импульсно-фазового детектора 3 поступает параллельно на управляющие входы регистра 9По окончании первого импульса, снимаемого с делителя 2 частоты,·второй триггер регистра 9 устанавливается в единичное состояние, а первый триггер переписывает на свой выход уровень, снимаемый с импульсно-фазового детектора 3> и в дальнейшем своего состояния менять не будет.As the initial code of register 9, the code 100 ... 0 is selected, i.e. the unit is written in the highest order, and the rest are zeros. This kod.preobra- ^4S ized DAC 10 to an analog voltage value through the filter 11 is input to a tunable oscillator 6, which under the influence of the control voltage starts ge- ⁵⁰ nerirovat some frequencies in the selected frequency range. This frequency is divided into 7 frequency divider, whose division ratio is given by the control unit 4, and its synchronization osusche- ⁵⁵ stvlyaetsya impulses coming from the divider 2 frequency. The signals from the outputs of the frequency dividers 2 and 7 are fed to the inputs of a pulse-phase detector s, which, depending on the ratio of the durations supplied to _; its pulse inputs, generates at its output, for example, a single level if the duration of the pulse coming from the frequency divider 7 is less than the duration of the pulse coming from the frequency divider 2, or a zero level with the opposite ratio of the duration of the pulses arriving at its inputs. The signal from the output of the pulse-phase detector 3 enters in parallel to the control inputs of the register 9 At the end of the first pulse taken from the frequency divider 2, the second trigger of the register 9 is set to a single state, and the first trigger rewrites the level taken from the pulse-phase detector to its output 3> and will not change his state in the future.

По окончании следующего импульса, поступающего с делителя 2 частоты на вход распределителя 8, третий триггер регистра 9 устанавливается в единичное состояние, а второй триггер, аналогично рассмотренному выше случаю, перепишет на свой выход уровень напряжения, снимаемого с импульсно-фазового детектора 3, и в дальнейшем своего состояния менять не будет.At the end of the next pulse from the frequency divider 2 to the input of the distributor 8, the third trigger of register 9 is set to a single state, and the second trigger, similar to the case considered above, will overwrite the voltage level taken from the pulse-phase detector 3 to its output, and he will not change his state further.

Аналогично устанавливаются в заданное состояние третий и все остальные триггеры регистра 9·Similarly, the third and all other triggers of register 9 are set to the specified state.

Число циклов подстройки перестраиваемого генератора 6 равно числу триггеров регистра 9· С каждым циклом частоты перестраиваемого генератора 6 * ступенчато приближается к набранной на блоке 4 частоте.The number of tuning cycles of tunable generator 6 is equal to the number of register triggers 9 · With each cycle of frequency of tunable generator 6 * stepwise approaches the frequency typed on block 4.

Таким образом, предлагаемый синтезатор имеет значительный выигрыш в быстродействии.Thus, the proposed synthesizer has a significant gain in speed.

Claims

The invention relates to radio and electronics and can be used in measuring the parameters of integrated circuits and receiving-transmitting devices. One of the well-known digital frequency synthesizers contains a reference oscillator, a frequency divider with a constant division factor, a pulse-phase detector, and a backroom unit frequency, coarse frequency setting block, tunable generator and step voltage reverse generator tn. However, the speed of this digital frequency synthesizer is not high. The closest in technical essence to the present invention is a digital frequency synthesizer comprising a serially connected reference oscillator, a frequency divider with a constant division factor and an Ipulse phase detector, serially connected to a frequency set unit, a coarse frequency setting unit. tunable oscillator and frequency divider with a variable division factor, the output of which is connected to another input of the pulse-phase detector, as well as sequentially B | Switched digital-to-analog converter and low-pass filter, the output of which is connected to the second input of a tunable generator, while the second output of the frequency dialing unit is connected to the control input of a frequency divider with a variable division factor 21. However, this digital frequency synthesizer also has insufficient speed. The purpose of the invention is to increase the speed. This goal is achieved by the fact that in a known digital frequency synthesizer between the output of a frequency divider with a constant division factor and the input of a digital-to-analog converter, a sequential pulse distributor is entered and a code dial per generator other input connected to the output pulse-phase detector, while the output of the frequency divider with a constant division factor is also connected to the input of the initial installation of a frequency divider with a variable coefficient fission factor. . . The drawing shows the structural electrical circuit of the proposed synthesizer. The digital frequency synthesizer contains a reference oscillator 1, a frequency divider 2 with a constant division factor, a pulse-phase detector 3, a frequency block k, a block 5 of coarse frequency setting, a tunable oscillator 6, a frequency divider 7 with a variable division factor, 8 pulse distributor , a code set register 9 consisting of n triggers, a digital-to-analog converter (D / A converter) 10, and a low-pass filter 11. The synthesizer works as follows. In the initial state, the code of the required frequency value is set on the block. This code enters the block 5 which forms the value of the control voltage, the capacitor capacitance value or other physical parameter with which the range of operation of the Tunable generator 6, i.e. it is made coarsely tuned. Simultaneously with the entry of the code into the block, the initial code is entered into the distributor 8 and into the register 9- (The chains of the entry of the initial code into the distributor 8 and the register 9 are not shown on the chart). The 100 ... O code is selected as the start code of the register 9, i.e. the unit is written to the most significant bit, and to the rest - zeros. This code, converted by the CLP 10 to an analog voltage value, through the filter 11 is supplied to the input of a tunable generator 6, which, under the influence of a control voltage, begins to generate a certain frequency lying in the selected frequency range. This frequency is divided by frequency divider 7, the division factor of which is set by the unit, and its synchronization is realized by pulses coming from frequency divider 2. The signals from the outputs of dividers 2 and 7 of the frequency arrive at the inputs of the pulse-phase detector 3. which, depending on the ratio of the durations arriving at its inputs of the pulses, forms at its output, for example, a unit level if the duration of the pulse coming from the divider 7 frequency , less than the duration of the pulse coming from the splitter 2 frequency, or zero level with the opposite ratio of the duration of the pulses arriving at its inputs. The output signal of the pulse-phase detector 3 is fed in parallel to the control inputs of the register 9 At the end of the first pulse removed from frequency divider 2, the second trigger of register 9 is set to one, and the first trigger rewrites the level removed from the pulse the phase detector 3 will not change its state in the future. At the end of the next pulse arriving from the splitter 2 frequency to the input of the distributor 8, the third trigger of register 9 is set to one, and the second trigger, similarly to the case discussed above, rewrites the level of voltage removed from the pulse-phase detector 3, and in the future will not be changed. Similarly, the third and all other triggers of the register 9 are set to the specified state. The number of tuning cycles of the tunable generator 6 is equal to the number of triggers of the register 9. With each cycle of the frequency of the tunable generator 6, the frequency picked up at the block k is stepped. Thus, the proposed synthesizer has a significant performance gain. A digital frequency synthesizer comprising a serially connected reference oscillator, a frequency divider with a constant division factor and a pulse-phase detector, which are serially connected to a frequency set unit, a coarse frequency setting unit, a tunable oscillator, and a frequency divider with a variable division factor whose output is connected to 59 by another input of the pulse-phase detector, as well as successively included digital-to-analog converter and a low-pass filter, the output of which is connected It is connected to the second 4 input of a tunable generator, while the second output of the frequency set is connected to the control input of a frequency divider with a variable division factor, distinguishing it from the MTS, in order to increase speed, between the output of a frequency divider with a constant division factor and the input of the D / A converter successively connected pulse distributor and the code set register, another input of which is connected to the output of the pulse-phase detector, are introduced, and the output of the frequency divider with constant This division factor is also connected to the input of the initial installation of a frequency divider with a variable division factor. Sources of information taken into account in the examination. 1. USSR author's certificate №, cl. H 03 B 3/06, 03.01.7.

2. US patent K, cl. 331-P, 10.09.68 (prototype).

//