SU851394A1 - Преобразователь двоичного кода вдВОичНО-дЕС ТичНый - Google Patents

Description

(54) ПРЕОБРАЗОВАТЕЛЬ ДВОИЧНОГО КОДА В ДВОИЧНОДЕСЯТИЧНЫЙ

Изобретение относитс  к автоматике и вычислительной технике и может быть использовано при построении пре образователей кодов. Известен преобразователь двоичного кода в двоично-дес тичный, содержащий регистр двоичного числа, распределитель импульсов, шифратор, дво ично-дес тичный сумматор, элементы И первый вход каждого из которых соеди нен с соответствующим выходом регист ра двоичного числа, а выход с соответствующим входом шифратора, выходы которого соединены со входами двоично-дес тичного сумматора . Недостаток такого устройства состоит в низком быстродействии, св занном с последовательным опросом всех разр дов двоичного числа. Наиболее близким к предлагаемому по технической сущности и схемному построению  вл етс  преобразователь двоичного кода в двоично-дес тичный содержащий регистр двоичного числа, шифратор, двоично-дес тичный суммато входы которого соединены с соответст вующими выходами шифратора, распределитель импульсов и группы элементов И, выходы которых соединены с соответствующими входами шифратора/ первые входы элементов И каждой группы соединены с соответствующим выходом распределител  импульсов, а вторые входы элементов И каждой группы соединены с выходами тех разр дов регистра,двоичного числа, значение весов которых не содержит единиц в одних и тех же разр дах , последний выход распределител  импульсов  вл етс  управл ющим выходом преобразовател  2j. Недостатком этого преобразовател   вл етс  также относительно низкое быстродействие, св занное с тем, что количество тактов опроса посто нно и не зависит от преобразуемого двоичного числа, так как распределитель импульсов генерирует последовательность импульсов с интервалами, рассчитанными на максимально возможное преобразуемое число.. Поэтому коды, представл емые малымколичеством двоичных разр дов, преобразуютс  неоправданно медленно. Цель изобретени  - повышение .быстродействи  . Дл  достижени  указанной цели в преобразователь двоичного кода в двоично-дес тичный , содержащий регистр двоичного числа, шифратор, двоичнодес тичный сукматор, входы которого соединены с соответствующими выходами шифратора, распределитель импульсов и группы элементов И, выходы которых соединены с соответствующими входами шифратора, первые входы элементов И каждой группы соединены с соответствующим выходом распределител  импульсов , а вторые входы элементов И каждой группы с.оединены с выходами тех разр дов регистра двоичного числа , значение весов которых не содержит единиц в одних и тех же разр дах д воично-дес тичного числа, последний выход распределител  импульсов  вл етс  управл нмцим выходом преобразовател , введена дополнительна  группа из (п-1) элементов ИЛИ, где п - число групп элементов ИЛИ, а распределитель импульсов содержит последовательно соединенные генератор одиночных импульсов, (п-1) блок управл емой задержки и элемент задержки, выход которого  вл етс  последним выходом распределител  импульсов, входы i-го (i 1,,.,,п-1) элемента ИЛИ дополнительной группы соединены со вторыми входами элементов И (i + + 1)-ой группы, а выход i-ro элемента И дополнительной группы соединен с управл ющим входом i-ro блока управл емой , задержки.

Поставленна  цель достигаетс  также тем, что в преобразователе двоичного кода в двоично-дес тичный блок управл емой задержки содержит элемент и первый и второй элементы И, выходы которых через элемент ИЛИ подключены к выходу блока управл емой задержки, первый вход первого элемента И соединен с инверсным входом второго элемента И и  вл етс  управл ющим входом блока управл емой задержки , сигнальный вход которого соединен со вторым входом второго элемента И и через элемент задержки со BTOpbiM входом первого элемента И.

На фиг. 1 приведена блок-схема предлагаемого преобразовател - на фиг. 2 - схема блока управл емой задержки .

Преобразователь двоичного кода в воично-дес тичный содержит распре елитель 1 импульсов, группы элементов И 2, регистр 3 двоичного числа, воично-дес тичный сумматор 4, дополнительную группу элементов ИЛИ 5,блок 6 управл емо задержки, генератор 7 одиночных импульсов, элемент 8 заержки , шифратор 9.

Преобразователь работает следуюим образом.

Генератор 7 одиночных импульсов запускает преобразование подачей им- , пульса на вход первого блока с управ емой задержки. При этом на входы ервого элемента ИЛИ 5 дополнительной руппы воздействуют выходы первой руппы двоичных разр дов таким образом , что в случае отсутстви  значащих единиц в первой группе на выходе , первого элемента ИЛИ 5 будет сигнал логического нул . Блок б управл емой задержки работает таким образом, что при воздействии логического нул  задержка в передаче импульса с его вход.д на выход отсутствует. Поэтому при отсутствии значащих единиц в опрашиваемой группе разр дов происходит мгновенный переход к опросу следующей группы. Таким образом, импульс будет без задержки переходить через группы разр дов, в которых информаци  отсутствует до тех пор, пока не будет опрошена та группа, где есть хот  бы один значащий разр д. При этом на выходе соответствующего второго элемента ИЛИ 5 дополнительной группы присутствует сигнал логической единицы, воздействие которого на вход своего блока управл емой задержки приводит к задержке импульса на выходе данного блока 6 на врем , достаточное дл  суммировани  значащего двоично-дес тичного кода в сумматор 4. Элемент 8 задержки обеспечивает посто нную задержку сигнала Конец преобразовани  на врем  окончани  переходных процессов в сумматоре 4,

Блок б управл емой задержки содержит элементы 2 И 10 и 11 с открытыми коллекторными выходами, элемент ИЛИ 12 который может быть выполнен проводным , выход 13 блока 6 управл емой задержки, сигнальный вход 14 передаваемого импульсу, управл ющий вход 15, элемент 16 задержки.

Если на вход 15 подан нулевой уровень , то сигнал со входа 14 проходит на выход через элемент И 11, мину  элемент задержки 16. В этом-случае задержка срабатывани  блока 6 определ етс  только задержкой элемента И 11, Если же на вход 15 подан единичный сигнал, то задержка блока 6 определитс  суммой задержек элементов 10 и 16. Следует отметить, что выходы элементов И 10-11 могут быть объединены при помощи элемента ИЛИ.

Таким образом, врем  преобразовани  уменьшаетс  в зависимости от преобразуемого двоичного числа.

Claims (2)

1. Преобразователь двоичного кода в двоично-дес тичный, содержащий регистр двоичного числа, шифратор, двоично-дес тичный сумматор, входы которого соединены с соответствующими выходами шифратора распределитель импульсов и группы элементов И, выходы которых соединены с соответствующими входами шифратора, первые входы элементов И ка здой группы соединены с соответствующим зыходсм распределител  импульсов, а вторые входы элементов И каждой группы соедине ны с выходами тех разр дов регистра двоичного числа, значение весов которых не содержит единиц в одних и тех же разр дах, последний выход рас пределител  импульсов  вл етс  управ л ющим выходом преобразовател , от личающийс  тем, что, с целью увеличени  быстродействи , в него введена дополнительна  группа из tn-1) элементов ИЛИ, где п - число групп элементов ИЛИ, а распределитель импульсов содержит последовател но соединенные генератор одиночных импульсов,(п-1) блок управл емой задержки и элемент задержки, выход которого  вл етс  последним выходом распределител  импульсов, входы i-го (i 1 .... ,0-1) элемента ИЛИ дополнительной группы соединены со вторыми входами элементов И (1 + 1)-ой группы, а выход i-го элемента ИЛИ . дополнительной группы соединен с управл ющим входом i-ro блока, управл емой задержки. 2. Преобразователь по п. 1, отличающийс  тем, что в нем блок управл емой задержки содержит элемент задержки и первый и второй элементы И, выходы которых через элемент ИЛИ подключены .к выходу блока управл емой задержки, первый вход первого элемента И соединен о инверсным входом второго элемента И и  вл етс  управл ющим входом блока управл емой задержки, сигнальный вход которого соединен со вторым входом второго элемента И и через элемент задержки со вторым входом первого элемента И. Источники информации, прин тые во внимание при экспертизе 1.Сухомлинов М. М. , Выхованец В.Н. Преобразователи кодов чисел. Киев, Техника, 1965, с. 55-59, рис. 7.

2.Авторское свидетельство СССР 637808, кл. G 06 F 5/02, 1978.

7

№

ISL

Fok14;

h«iKf

kskCvj

Nj

«4J

Ч

,

«

4;

S

Ч(

«J

3 «M

«

«SI

N

W

п

- p

I-LyI T

//

in 15 fPu 2.