SU849492A1 - Пересчетное устройство - Google Patents
Пересчетное устройство Download PDFInfo
- Publication number
- SU849492A1 SU849492A1 SU792807648A SU2807648A SU849492A1 SU 849492 A1 SU849492 A1 SU 849492A1 SU 792807648 A SU792807648 A SU 792807648A SU 2807648 A SU2807648 A SU 2807648A SU 849492 A1 SU849492 A1 SU 849492A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- bit
- output
- input
- pulses
- elements
- Prior art date
Links
Landscapes
- Manipulation Of Pulses (AREA)
Description
Изобретение относитс к специали зированным устройствам измерительной техники и может быть применено дл преобразовани частоты в числоимпульсный код. Известно пересчетное устройство, содержащее делитель частоты, выполненный на п-триггерах, элемент ИЛИ и элементы совпадени fl. Недостаток устройства - низкое быстродействие. Наиболее близким по технической сущности к предлагаемому вл етс пересчетное устройство, содержащее п-разр дов, каждый из которых состоит из триггера, выход которого подключен к входу триггера следующего разр да, и элемента совпадени первый вход которого соединен с соответствующей шиной кода управлени , второй вход - с вьрсодом соответствукицего триггера, а выход - с соответствующим входом элемента ШШ Недостаток устройства - низкое быстродействие. Цель изобретени - повыщение быстродействи . С этой целью в пересчетное устройство , содержащее п-разр дов, каждый из которых состоит из триггера, первый выход которого подключен к входу триггера следующего разр да и элемента совпадени , первый вход которого .соединен с соответствующей шиной кода управлени , а выход - с входом элемента ИЛИ, в п-ый разр д его введен элемент И, а в (п-1) разр доЪдва элемента И, первые входы которых соединены соответственно с первым и зторым выходами триггера этого же разр да, вторые входы объединены и подключены в первом разр де к входу триггера, а в остальных разр дах - к выходу первого элемента И предыдущего разр да, при этом выходы вторых элементов И соединены со вторыми входами элементов совпадени
оответствующих разр дов, причем ервый и второй входы элемента И -го разр да соединены соответственно выходом триггера этого же разр да вьйсодом первого элемента И предыущего разр да, а выход со вторым входом элемента совпадени п-го азр да.
На чертеже представлена структурна схема устройства.10
Устройство содержит триггеры -1 - , образующие делитель частоты , элемент 2 ИЛИ, а также первые элементы 3-1 - З-п-1 И, элемент 3-п И п-ого разр да и вторые элементы 15 4-1 - 4-П-1 И, составл ющие п-разр дный распределитель импульсов, элементы 5-1 - 5-п совпадени .
Устройство работает следующим образом . 20
При поступлении потока импульсов FP на вход делител частоты, на выходах триггеров 1-1 - 1-п формируютс импульсы длительностью , где m - номер разр да ,2,..., п , js
На выходах элементов И п-разр дного распределител импульсов формируютс импульсы длительностью 1 /1 с частотой следовани Нечетные импульсы из потока под номером зо 2к-1 с частотой следовани fy-/2 проход т на выход младшего разр да распределител импульсов, а четные () импульсы - на вход следующего по старшинству разр да. Эти импульсы 35 раздел ютс по принципу четности элементами И данного разр да. На выход второго разр да распределител импульсов поступают нечетные импульсы из потока с частотой под номером 40 2(2к-1) с частотой следовани PQ/2 , а четные () на вход следующего разр да и т.п.
Очевидно, что на выход распределител импульсов п-го разр да посту- 45 пают импульсыпо номерам (2к-1) и частотой следовани
На выходе устройства формируетс поток импульсов из наборов пачек импульсов распределител импульсов про-50 порционально коду числа N .2 а вводимому в элементы 5-1-5-п. Суммирование пачек импульсов, сформированных на выходах распределител импульсов , осуществл етс через элемент 55 2 ИЛИ,
Fj на выходе устройства следует рассматривать как результат параллельного действи : к импульсной последовательности прибакл етс .а, .а,,,,, |2.а„, т.е. р„ «t-
i m., ,2 а или полу- ПП чаем .
Это соотношение получено из услови что а - старщий разр д, а - младщий разр д кода N, вводимого на элемент 5-1 - 5-п.
Предлагаемое устройство, благодар введению элементов И, позвол ет повысить его быстродействие.
Claims (2)
1.Паламарюк Г.О. Комбинированные вычислительные устройства. Р зань, 1975, с. 57-62.
2.Авторское свидетельство СССР № 456366, кл. Н 03 К 21/36, 1972 (прототип).
if
I
«
U
ik tk )b %
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792807648A SU849492A1 (ru) | 1979-07-05 | 1979-07-05 | Пересчетное устройство |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU792807648A SU849492A1 (ru) | 1979-07-05 | 1979-07-05 | Пересчетное устройство |
Publications (1)
Publication Number | Publication Date |
---|---|
SU849492A1 true SU849492A1 (ru) | 1981-07-23 |
Family
ID=20845471
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU792807648A SU849492A1 (ru) | 1979-07-05 | 1979-07-05 | Пересчетное устройство |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU849492A1 (ru) |
-
1979
- 1979-07-05 SU SU792807648A patent/SU849492A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
SU849492A1 (ru) | Пересчетное устройство | |
SU653746A1 (ru) | Двоичный счетчик импульсов | |
SU437229A1 (ru) | Делитель частоты | |
SU421991A1 (ru) | ||
SU888102A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный | |
SU409386A1 (ru) | Десятичный счетчик | |
SU783995A1 (ru) | Устройство формировани контрольного разр да счетчика | |
SU511589A1 (ru) | Перестраиваемый фазоимпульсный многоустойчивый блок | |
SU430366A1 (ru) | Датчик случайных чисел | |
SU868999A1 (ru) | Формирователь одиночного импульса | |
SU842810A1 (ru) | Двоичный делитель частоты | |
SU513364A1 (ru) | Врем -импульсное вычислительное устройство | |
SU962937A1 (ru) | Веро тностное устройство дл извлечени корн | |
SU817993A1 (ru) | Устройство дл формировани пачекиМпульСОВ | |
SU834860A1 (ru) | Генератор треугольного напр жени | |
SU435524A1 (ru) | Множительно-делительное устройство | |
SU766021A1 (ru) | Счетчик с коэффициентом счета 2 +1 | |
SU571915A1 (ru) | Делитель частоты импульсов с регулируемым коэффициентом делени | |
SU445161A1 (ru) | Делитель количества импульсов | |
SU413482A1 (ru) | ||
SU855652A1 (ru) | Устройство дл сравнени чисел | |
SU428558A1 (ru) | Последовательно-параллельный двоичный счетчик | |
SU746944A1 (ru) | Делитель частоты импульсов | |
RU2045769C1 (ru) | Многофункциональный логический модуль | |
SU860317A1 (ru) | Резервированный счетчик импульсов |