SU849244A1

SU849244A1 - Analogue solving unit

Info

Publication number: SU849244A1
Application number: SU792799931A
Authority: SU
Inventors: Юрий Иванович Дзибалов; Александр Ильич Копотилов; Михаил Гиацинтович Литвиненко; Алексей Тимофеевич Лукьянов; Владимир Иванович Щербак
Original assignee: Казахский Ордена Трудового Красногознамени Государственный Универси-Tet Им. C.M.Кирова
Priority date: 1979-07-23
Filing date: 1979-07-23
Publication date: 1981-07-23

Description

Изобретение относитс к аналоговым вычислительным устройствам, пред назначенным дл решени дифференциал ных уравнений с использованием ре- зистивных сеток. Известен резистивно-емкостной решающий элемент, содержащий резистор, конденсатор, плоскую провод щую сред и источник питани р. Однако данное устройство не обеспечивает высокую точность решени дифференциальных уравнений. Наиболее близким к изобретению по технической сущности вл етс уст ройство дл аналогового моделировани задачи теплопроводности, решающи узел которого содержит операционный усилитель, два конденсатора, резистор и три ключа 2. Недостаток известного узла заключаетс в том, что отсутствует входной операционный усилитель. Включение входной клеммы узла в резистивную сетку без входного операционного усилител вызывает искажение аналогового сигнала, что приводит к возрастанию погрешности, а также увеличивает врем записи напр жени из ре- . зисторной сетки в конденсаторы пам ти . В схеме решающего узла предусмотрена статическа коррекци погрешности , в то врем как смещение и температурный дрейф нул операционного усилител имеют характер посто нно измен ющейс во времени величины. Коррекци статического типа позвол ет избавитьс от погрешности лишь частично и требует периодической ручной настройки . Каждый из двух конденсаторов пам ти после записи величины напр жени вначале отключаетс от входной клеммы узла, а затем подключаетс к входу операционного усилител . В результате импульсных помех, возникающих при коммутации, по вл етс дополнительный источник помех , искажающих величину напр жени , Написанного на обкладках конденсатора . Включение сумматора дл иммита ции посто нного источника тепла в каждый решающий узел не вл етс не обходимостью. Кроме того, узел предназначен дл решени только одномерных задач не позвол ет осуществить аналоговые вычислени дл двух- и трехмерных моделей. Цель изобретени - повышение точности вычислений. Поставленна цель достигаетс тем что в узел, содержащий первый операционный усилитель, первый и второй запоминаюище конденсаторы, корректирующий резистор, первый, второй и тр тий ключи, дополнительно введены клю чи, два операционных усилител , управл емый резистор, интегратор и масштабирующие резисторы, причем неинвертирующий вход первого операцион ного усилител соединен с переключающим контактом первого ключа, замы кающий контакт которого соединен с шиной нулевого потенциала, размыкаюш й контакт первого ключа подключен к переключающему контакту второго ключа,, размыкающий контакт которого соединен с входом узла, размыкающий контакт- второго ключа подключен к входу промежуточных решений, выход первого операционного усилител соединен с инвертирующим входом первого операционного усилител и через замы кающие контакты третьего и четвертог ключей соответственно с неинвертир.ую щими входами второго и третьего операционных усилителей, неинвертируюши вход второго операционного усилител через замыкаюший .контакт п того клю ча подключен к первой обкладке первого запоминающего конденсатора, втора обкладка которого соединена с шиной нулевого потенциала, неинверти рующий вход четвертого операционного усилител через замыкающий контакт шестого ключа подключен к первой обкладке второго запоминающего кон денсатора , втора обкладка которого соединена с шиной нулевого потенциала , инвертирующий вход второго oneрационного урилител подключен к пер ключающему контакту седьмого ключа, мыкающий контакт которого соединен с замыкающим контактом восьмого ключа и первым выводом резистора, второй вывод которого подключен к шине нулевого потенциала, инвертирующий ВХОД третьего операционного усилител соединен с переключающим контактом восьмого ключа, размыкающий контакт которого подключен к выходу третьего операционного усилител , замыкающему контакту дев того ключа, и через замыкающий контакт дес того ключа подключен к входу интегратора, вход которого через замыкающий контакт одиннадцатого ключа подключен к размыкающему контакту седьмого ключа. Выходу второго операционного усилител и размыкающему контакту дев того Ключа, переключаюш {й контакт которого соединен с выходом узла и через замыкающий контакт двенадцатого ключа соединен с входом узла, входной и выходной вывод управл емого резистора включены в цепь коррекции погрешностей смещени нул первого операционного усилител , управл емый электрод управл емого резистора подключен , к выходу интегратора, дополнительный выход узла соединен с выходом третьего операционного усилител ,выходы второго и третьего операционных усилителей через соответствующие масштабирующие резисторы соединены с инвертирующими входами второго и третьего операционных усилителей соответственно . На фиг, 1 изображена схема аналогового решающего узла; на фиг. 2 эпюры I импульсных напр жений управлени процессами решени , коррекции погрешности и изменени режимов;на фиг. 3 - схема подключени решающего узла в резистивную сетку и к внешним устройствам. Решающий узел содержиу первый 1, второй 2 и третий 3 операционные усилители , интегратор 4, ключи 5-16, конденсаторы 1 7 - 19,-масштабирующие резисторы 20 и 21, резистор 22 .и управл емый резистор 23. На эпюрах,приведенных дл ключей 5-16, положение с низким уровнем соответствует нормальной коммутаofiH подвижных контактов ключей, а с высоким -противоположной,На шкале t Обозначены, характерные моменты времени в процессе управлени решающим узлом. Решающий узел 23 подключен своей клеммой Вход в резистивную сетку 24 в точке с напр жением U .а клем- 1Гт IIП,К( мои Выход - к точке с напр жением где п - пор дковый номер по пространственной координате сетки, пор дковый номер по временным сло м искомого решени ,Uf..........и,- значени i:lA. IT IlK+l напр жени в соседних пространственн . точках сетки. Клемма Промежуточные решени подкотючена через ключ 25 к источнику 26 напр жени начального услови через ключ 27 - к источнику 28 напр жени граничного услови , через ключ 29 - к выходу ОЗУ 30. Клемма Допол нительный выход через ключ 3 Г подключена к входу ОЗУ 30. Работа решающего узла начинаетс с момента времени Ьо в режиме ввода начальных условий. Высокий уровень подаетс на ключи 5,6,7,10,11 и 15. В результате, входной операционный усилитель 1 с заземленным входом сое дин етс в последовательную цепь с выходным операционным усилителем 2, который переводитс в режим усилител с коэффициентом усилени к Е и его выход отключаетс от клеимы Выход. В момент времени Ъ высокий урове подаетс на ключ 13. При этом последовательна цепь из операционных усилителей 1 и 2 замыкаетс в кольцо обратной св зи через интегратор 4 и резистор 23. В течение времени Ьд --tcj . происходит коррекци погре ности пары операционного усилител 2 В момент времени-Ьз,на ключ 13 подаетс низкий .уровень и кольцо обра ной св зи разрываетс . Напр жение ко рекции сохран етс на последующее врем на конденсаторе 19. В момент времени -ь„ низкий уровень подаетс на ключи высокий на ключ 9. операционный усилитель 2 возвращаетс в режим с единичным коэффициентом усилени и к его входу подключаетс конденсатор I7. Вход операционног усилител I подключаетс к клемме Промежуточные решени ., на которую подано через ключ 25 напр жение начального услови с источника 26. В течение времени Ь„--Ь|, происходи запись величины напр жени начальног услови в конденсатор 17. В момент времени Ъ низкий уров подаетс на ключ 7, при этом разрываетс св зь между операционными уси лител ми 1 и 2. В момент времени -tg высокий уровень подаетс на ключи 5,8 и 12, а низкий уровень подаетс на ключи 6,10 и 15. При зтом происходит объеди нение в Пару входного усилител и выходного усилител 3, а выход операционного усилител 2 соедин етс с клеммой Выход. Напр жение начального услови начинает транслироватьс вточку Ц (при )резистивной сетки 24. Далеепроисходит коррекци пары операционных усилителей 1 и 3 с помощью интегратора 4 идентично с предыдущей парой. Начина с i/, доЬ7 происходит запись на конденсатор 18 напр жени U (прии+1 1) с клем .. .1 П. мы Вход. Момент времени tg идентичен моменту времени t за исключением наличи низкого уровн н ключ 6, что влечет запись на конденсатор 17 с клеммы Вход очередного решени Up . (при ), полученного по транслируемому в сетку 24 напр жению с выхода операционного усилител 3. Повторение в необходимом количестве этого цикла позвол ет получить все к решений дл данной пространственной координаты п. В момент времени to .возникает необходимость точку с пространственной координатой п сделать граничной. С этой целью подаетс высокийуровень на ключи 6 и 16, при этом на вход операционного усилител 1 под ключаетс клемма Промежуточные решени , на котор ую подаетс через ключ 29 напр жение граничного услови из источника 28, а клемма Выход соедин етс с клеммой Вход. В остальном схема продолжает функционировать как в рё йме нахождени решений. В результате, в период времени ,пока точка с Координатой п резистивной сетки 24 вл етс граничной , туда из решающего узла посто нно транслируетс напр жение, равное по величине напр жению на источнике В момент времени 1ц возникает необходимость произвести переход в ежим поиска решений по методу расеплени . С этой целью на ключ 16 одаетс низкий уровень, на ключ 6 ериодически подаетс высокий или низкий уровень, причем высокий уроень на ключе 6 присутс,твует одновреенно с высоким уровнем на ключе 7. низкому оследнее относитс к При этом на ровню на этих ключах. 8492 ОЗУ аналогова информаци подаетс только на конденсатор 17 усилител 2 и посто нно транслируетс на клемму Выход. Полученное на резистивной сетке 24 напр жение нового решени поступает на клемму Выход, откуда оно подаетс только на конденсатор 18 усилител 3 и посто нно транслируетс на клемму Дополнительный выход. С этой клеммы через ключ,решени вновь заноситс в ОЗУ. Благодар высокоомному входу решающий узел имеет практически полную гальваническую разв зку с резистивной сеткой и не вносит искажений в формирование сеткой аналоговой величины. Наличие входного усилител позвол ет широко варьировать номинальные величины составл ющих сетку резистороб , при этом врем записи результата 20 ных The invention relates to analog computing devices designed to solve differential equations using resistive grids. A resistive-capacitive solver is known, which contains a resistor, a capacitor, a flat conducting medium, and a power source p. However, this device does not provide high accuracy of solving differential equations. The closest to the invention in its technical essence is a device for analog modeling of a heat conduction problem, the crucial node of which contains an operational amplifier, two capacitors, a resistor and three switches 2. The disadvantage of the known node is that there is no input operational amplifier. The inclusion of the input terminals of the node in a resistive grid without an input operational amplifier causes a distortion of the analog signal, which leads to an increase in the error, and also increases the recording time of the voltage from the re-. of the resistor grid to the memory capacitors. The solving node scheme provides static error correction, while the offset and temperature drift of the operational amplifier have the character of a constant variable in time. The static-type correction only partially eliminates the error and requires periodic manual tuning. Each of the two memory capacitors, after recording the voltage value, is first disconnected from the input terminals of the node, and then connected to the input of the operational amplifier. As a result of impulse noise arising during switching, an additional source of noise appears, distorting the voltage written on the capacitor plates. The inclusion of an adder to simulate a constant heat source in each crucial node is not necessary. In addition, the node is designed to solve only one-dimensional problems and it does not allow performing analog computations for two- and three-dimensional models. The purpose of the invention is to improve the accuracy of calculations. The goal is achieved by the fact that the node containing the first operational amplifier, the first and second memory capacitors, the correction resistor, the first, second and third keys, additionally introduced keys, two operational amplifiers, a controlled resistor, an integrator and scaling resistors, and non-inverting the input of the first operational amplifier is connected to the switching contact of the first key, the closing contact of which is connected to the zero potential bus, the opening contact of the first key is connected to the switch The second contact of the second key, the disconnecting contact of which is connected to the input of the node, the disconnecting contact of the second key is connected to the input of intermediate solutions, the output of the first operational amplifier is connected to the inverting input of the first operational amplifier and through the third and fourth keys of the contact, respectively, non-inverted the second and third operational amplifiers, noninverting the input of the second operational amplifier through the closing contact of the fifth key, is connected to the first plate of the first About the storage capacitor, the second lining of which is connected to the zero potential bus, the non-inverting input of the fourth operational amplifier is connected via the make contact of the sixth switch to the first lining of the second storage capacitor, the second facing of which is connected to the zero potential bus, the inverting input of the second synergy pre-amplifier is connected to the transducer the key switch of the seventh key, the closing contact of which is connected to the closing contact of the eighth key and the first output of the resistor, the second output D which is connected to the zero potential bus, the inverting INPUT of the third operational amplifier is connected to the switching contact of the eighth switch, the disconnecting contact of which is connected to the output of the third operational amplifier, the closing contact of the ninth switch, and through the closing contact of the tenth switch is connected to the input of the integrator, whose input through the closing contact of the eleventh key is connected to the opening contact of the seventh key. The output of the second operational amplifier and the disconnecting contact of the ninth Key, the switching contact of which is connected to the output of the node and through the closing contact of the twelfth switch is connected to the input of the node, the input and output terminal of the controlled resistor are included in the bias zero error correction circuit of the first operational amplifier control The controlled electrode of the controlled resistor is connected to the integrator output, the auxiliary output of the node is connected to the output of the third operational amplifier, the outputs of the second and third operational amplifiers through respective scaling resistors connected to the inverting inputs of the second and third operational amplifiers, respectively. Fig, 1 shows a diagram of an analog decision node; in fig. 2 diagrams I of pulse voltages for controlling decision processes, error correction, and mode changes; FIG. 3 shows the connection of the decision node to the resistive grid and to external devices. The decisive node contains the first 1, the second 2 and the third 3 operational amplifiers, the integrator 4, the keys 5-16, the capacitors 1 7 - 19, the scaling resistors 20 and 21, the resistor 22. And the controlled resistor 23. On the diagrams given for the keys 5-16, the position with a low level corresponds to the normal commutation of the moving contacts of the keys, and from the high to the opposite, on the scale t are indicated the characteristic points in time in the process of controlling the critical node. The decisive node 23 is connected with its own terminal. Input to the resistive grid 24 at the point with voltage U. And terminal - 1Gt IIP, K (my Output is to the point with voltage where n is the sequence number in the spatial coordinate of the grid, the time number the required solution, Uf .......... and, are i: lA values. IT IlK + l voltages at adjacent spatial grid points. Terminal Intermediate solutions are connected via key 25 to the initial voltage source 26 condition through the key 27 to the source 28 of the boundary condition voltage, through the key 29 to the output of the RAM 30. Terminal Additional the output through the 3G key is connected to the input of the RAM 30. The operation of the decisive node starts from the time point Bo in the input condition input mode. A high level is applied to the keys 5,6,7,10,11 and 15. As a result, the input operational amplifier 1 s a grounded input is connected to a serial circuit with an output operational amplifier 2, which is switched to amplifier mode with a gain factor to E and its output is disconnected from the adhesives Output. At time b, a high level is applied to switch 13. In this case, a series of operational amplifiers 1 and 2 is closed in a feedback loop through integrator 4 and a resistor 23. During the time b d - tcj. the correction of the inaccuracy of the pair of the operational amplifier 2 occurs. At the moment of time-bc, a low level is applied to the key 13 and the ring of the interconnection is broken. The correction voltage is stored for a later time on the capacitor 19. At the moment of time, the low level is supplied to the keys high to the key 9. Operational amplifier 2 returns to the mode with unit gain and the capacitor I7 is connected to its input. The input of the operational amplifier I is connected to the terminal Intermediate solutions, to which the initial condition voltage from source 26 is applied via key 25. During the time bn - b |, the voltage value of the initial condition to the capacitor 17 is recorded. At the moment of time b a low level is applied to key 7, and the connection between operational amplifiers 1 and 2 is broken. At time point -tg, high level is applied to keys 5,8 and 12, and low level is given to keys 6,10 and 15. This brings together a pair of input amplifier and output amplifier. L 3, and the output of the operational amplifier 2 is connected to the output terminal. The voltage of the initial condition begins to be transmitted to the point Q (with) the resistive grid 24. Then the pair of operational amplifiers 1 and 3 is corrected with the help of integrator 4 identical to the previous pair. Starting with i /, DoB7, recording occurs on the capacitor 18 of the voltage U (receive + 1 1) from the terminal .... P. We enter. The moment of time tg is identical to the moment of time t except for the presence of a low level n key 6, which leads to writing to the capacitor 17 from the terminal Input of the next solution Up. (when) obtained from the voltage output from the operational amplifier 3 transmitted to the grid 24. Repetition of this cycle in the required amount allows one to obtain all the solutions for a given spatial coordinate n. At time to. there is a need for a point with the spatial coordinate n to make the boundary . For this purpose, a high level is applied to the keys 6 and 16, while the Intermediate solutions are connected to the input of the operational amplifier 1, the boundary condition voltage from the source 28 is supplied through the key 29, and the Output terminal is connected to the Input terminal. The rest of the scheme continues to function as in the solution finding solution. As a result, in the period of time while the point with the Coordinate n of the resistive grid 24 is the boundary, a voltage equal to the source voltage is continuously transmitted from the decision node. At the moment of time 1c there is a need to make a transition split. For this purpose, a low level is applied to the key 16, a high or low level is periodically supplied to the key 6, and the high level on the key 6 is present simultaneously with a high level on the key 7. the lower level refers to the same on these keys. 8492 RAM analog information is supplied only to the capacitor 17 of amplifier 2 and is constantly transmitted to the output terminal. The voltage of the new solution obtained on the resistive grid 24 goes to the Output terminal, from where it is fed only to the capacitor 18 of the amplifier 3 and is constantly transmitted to the Additional Output terminal. From this terminal through the key, the decision is again stored in the RAM. Due to the high impedance input, the decision node has an almost complete galvanic isolation with a resistive grid and does not introduce distortions in the formation of an analog value by the grid. The presence of an input amplifier allows to vary widely the nominal values of the components of the resistor grid, while the recording time of the result is 20

вычислений из сетки в решающий узел остаетс неизменным или может быть независимо изменено.The calculations from the grid to the decision node remain unchanged or can be independently changed.

После записи результата на конденсатор пам ти происходит только одно отключение конденсатора от выхода входного операционного усилител -.Подключение конденсатора к входу выходного усилител осуществл етс в решающем узле заблаговременно. Сведение к минимуму коммутационных переключений , искажающих аналоговую величину, приводит к дополнительному повьш1ению точности.After writing the result to the memory capacitor, only one disconnection of the capacitor from the output of the input operational amplifier occurs. The connection of the capacitor to the input of the output amplifier occurs in the critical node in advance. Minimizing switching switching that distorts the analog value leads to an additional increase in accuracy.

В схеме решающего узла усилители искажают аналоговую величину сигнала за счет наличи у них смещени ну и дрейфа его величины во времени. Дп -организации коррекции используетс особенность работы двух выходных операционных усилителей, по-очередна запись напр жени в их конденсаторы пам ти из сетки и поочередна (в противоположной фазе) трансл ци ими этого напр жени на резистивную сетку. Например, если второй выходной усилитель транслирует напр жение в сетку, вход третьего соедин етс с выходом первого входного усилител . Цепь из первого и третьего усилителей замыкаетс на врем коррекции в кольцо отрицательно обратной св зи интегратором. Сигнал напр жени с выхода интегратора посто нно подаетс на управл емый резис тор, который вЛлючен в цепь коррекции нул входного операционного усилител Так как в это врем первый усилитель 5 10 15 In the decision node circuit, amplifiers distort the analog signal size due to their offset and drift of its magnitude over time. The d-organization of correction uses the feature of the operation of two output operational amplifiers, sequentially recording the voltage in their memory capacitors from the grid and alternately (in the opposite phase) translating this voltage to a resistive grid. For example, if the second output amplifier transmits a voltage to the grid, the input of the third is connected to the output of the first input amplifier. The circuit from the first and third amplifiers closes for negative feedback time by the integrator. The voltage signal from the output of the integrator is continuously applied to the controlled resistor, which is connected to the zero correction circuit of the input op amp since at this time the first amp 5 10 15

цию. Коммутацией ключей схема переводитс в режим задани граничных условий . В результате на входе в. нуж11ЫЙ момент времени можно задавать напр жение , соответствующее по величине граничному условию. Возможностью такой коммутации обладает каждый решающий узел резистивной сетки, что позвол ет автоматически изменить масштаб в процессе аналогового вычислени .. ation. By switching the keys, the scheme is switched to the setting of boundary conditions. As a result, at the entrance to. the desired time point can be set to the voltage corresponding to the magnitude of the boundary condition. Each decisive node of the resistive grid has the capability of such switching, which makes it possible to automatically change the scale in the process of analog computation.

Изобретение позвол ет при минимуме дополнительных аппаратурных затрат достигнуть значительного увеличени точности.The invention allows, with a minimum of additional hardware costs, to achieve a significant increase in accuracy.

Claims

1. USSR author's certificate number 444212, cl. G 06 G 7/40, 1978.

2. Analog modeling of heat conduction problems using an electric resistive circuit and analog memory, -Mem.Fde Eng.Kuoto Univ, 1977 39, No. n-15 (prototype).

Early gran, at weak promvgkk. ptufCHua about

AND

B

Zo

Vmd

/five

yo

about

41D "r

/ 7

; - Output

Uh

yy

4b

Q IS

oymd

/ f

but

.

tsi

h

0

h “h

2l ya,

CD - ftCZ

ABOUT

Bbijiod

Chk

23

9 Hot. Gran, condition

About Extras intern od. solutions

) h

Z9 () g7 () / 5

FIG. five