SU841059A1 - Запоминающее устройство с исправ-лЕНиЕМ ОшибОК - Google Patents

Description

(54) ЗАПОМИНАЮЩЕЕ УСТРОЙСТВО С ИСПРАВЛЕНИЕМ

ОШИБОК

1

Изобретение относитс  к запоминающим устройствам.

Известно запоминающее устройство с исправлением ошибок краткости к, использующее метод (2к4-1)-кратного резервировани  с голосованием по больщинству и состо щее из 2к+1 запоминающих блоков, одноименные выходы которых подаютс  на входы мажоритарных элементов «к+1 из 2к+1, исправл ющих к ошибок 1.

. Недостатком этого устройства  вл етс  избыточное количество оборудовани .

Наиболее близким по технической сущности к изобретению  вл етс  запоминающее устройство, содержащее накопительные модули, -регистр адреса, состо щий из регистра номера модул  и регистра номера  чейки, выходы которого подключены ко входам регистров адреса накопительных модулей , регистр слова, выходы которого подсоединены к информационным входам накопительных модулей, дешифратор нойера модул , выходы которого через блок коммутации модулей подключены к управл ющим входам накопительных модулей, элементы ИЛИ, входы которых подключены к выходам регистров слов накопительных модулей, блок

коррекции, выходы которого подключены к входам выходного регистра, а входы - к выходам элементов ИЛИ, и блок управлени  2.

Недостатками этого устройства  вл ютс  большие аппаратурные затраты, привод щие к увеличению стоимости устройства, и увеличение времени выборки при обнаружении ошибки.

Цель изобретени  - упрощение устройства .

Поставленна  цель достигаетс  тем, что в запоминающее устройство с исправлением ощибок, содержащее накопители, входнрй регистр числа, регистр адреса, дешифратор , элемент ИЛИ, блок коррекции, выходной регистр числа и блок управлени , причем одни из выходов регистра адреса и входного регистра числа подключены соответственно к адресным, и одним из информационных входов накопителей, управл ющие входы и информационные выходы которых соединены соответственно с выходами дешифратора-и входами элемента ИЛИ, выход которого подключен ко входу блока коррекции , одни из выходов которого соединены с одним из входов выходного регистра числа.

управл ющие входы накопителей подключены к одному из выходов блока управлени , введены формирователь контрольных CHfналов и группы сумматоров, элементов И и ИЛИ, причем входы формировател  контрольных сигналов подключены к одним из выходов входного регистра числа, а выходы к другим информационным входам накопителей и первым входам сумматоров первой группы, вторые входы которых соединены с другими выходами входного регистра числа, а выходы - с первыми входами элементов И первой группы, выходы которых подключены к одним из входов элементов ИЛИ группы , выходы которых соединены со входами дешифратора, первые входы элементов И второй группы подключены к другим выходам регистра адреса, а выходы - к другим входам элементов ИЛИ группы и первым входам сумматоров второй группы, вторые входы которых соединены с другими выходами блока коррекции, а выходы - с другими входами выходного регистра числа, вторые входы элементов И подключены к другим выходам блока управлени .

На чертеже приведена структурна  схема запоминающего устройства с исправлением ошибок, имеющих кратность t (t- целое, причем t 1).

Устройство содержит регистр 1 адреса, состо щий из регистра номера накопител  2 и регистра номера  чейки 3, входной регистр 4 числа, формирователь 5 контрольных сигналов, первую группу сумматоров 6 по модулю два, первую 7 и вторую 8 группы элементов И, группу элементов ИЛИ 9, дешифратор 10, блок 11 управлени , накопители 12, элемент ИЛИ 13, вторую группу -сумматоров 14 по модулю два, блок 15 коррекции и выходной регистр 16 числа. Одни из выходов регистров 1 и 4 подключены соответственно к адресным и одним из информационных входов накопителей 12. Одни из выходов блока 15 соединены с одними из входов регистра 16.

Управл ющие входы накопителей 12 подключены к одному из выходов блока 11. Входы формировател  5 подключены к одним из выходов регистра 4, а выходы - к другим информационным входам накопителей 12 и первым входам сумматоров 6, вторые входы которых соединены с другими выходами регистра 4, а выходы - с первыми входами элементов И 7, выходы которых подключены к одним из входов элементов ИЛИ 9, выходы которых соединены со входами дешифратора 10. Первые входы элементов И 8 подключены к другим выходам регистра 1, а выходы - к другим входам элементов ИЛИ 9 и первым входам сумматоров 14, вторые входы которых соединены с другими выходами блока 15, а-выходы -с другими входами регистра 16. Вторые входы элементов И 7 и 8 подключены к другим выходам блока 11.

Запоминающее устройство работает следующим образом.

При записи содержимое к младших разр дов с регистра 4 поступает на формирователь 5, где в соответствии с примен емым

корректирующим (п, к)-кодом формируютс  р п-к контрольных разр дов. Сформированные таким образом р контрольных разр дов совместно с содержимым р старщих разр дов регистра 4 поступают на входы сумматоров 6, где формируетс  номер накопител  12. С выхода сумматора 6 при наличии управл ющего сигнала записи элементы И 7 и элемент ИЛИ 9 пропускают эту информацию в дешифратор 10, который выбирает соот,ветствующий накопитель 12, и младшие разр ды запоминаемого слова с регистра 4 совместно с контрольными разр дами с формировател  5 записывают в  чейку этого накопител  12 по адресу, устанавливаемому на регистре адреса этого накопител  по содержимому регистра номера  чейки 3.

Разр д при считывании информации, с регистра номера накопител  2 при наличии сигнала считывани - с блока И управлени  через элементы И 8 и элемент ИЛИ 9 поступает на входы дешифратора 10, где производитс  выбор накопител  12, а с регистра номера  чейки 3 на регистр адреса выбранного накопител  поступает адрес  чейки , в которой хранитс  считывае.мое слово. Считываемое слово через элементы ИЛИ 13 поступает на входы блока 15 коррекции, где

0 производитс  вы вление и исправление ошибок в соответствии с корректирующей способностью примен емого дл  этой цели корректирующего кода. Старшие п-к разр ды исправленного слова совместно с содержимым регистра 2 поступают на входы сумматоров 14, (оторые восстанавливают их истинное значение. Младшие к разр дов исправленного слова с выходов блока 15 коррекции совместно с восстановленными п-к старшими разр дами с выходов сумматоров 14 поступают на регистр 16.

Таким образом, введение формировател  контрольных сигналов, двух групп сумматоров по модулю два, двух групп из элементов И и,труппы из р элементов ИЛИ с указанными :;выще св з ми позвол ет исправл ть , возникающие при хранении информации , без запоминани  контрольных разр дов, что упрощает процедуру исправлени  ошибок, уменьшает количество оборудовани  и врем  выборки.

Claims (2)

1. Формула изобретени 

   Запоминающее устройство с исправлением ощибок, содержащее накопители, входной регистр числа, регистр адреса, дешифратор , элемент ИЛИ, блок коррекции, выходной регистр числа и блок управлени , причем одни из выходов регистра адреса и входного регистра числа подключены соответственно к адресным и одним из информационных входов накопителей, управл ющие входы и информационные выходы которых соединены соответственно с выходами дешифратора и входами элемента ИЛИ, выход которого подключен ко входу блока коррекции , одни из выходов которого соединены с одним из входов выходного регистра числа, управл ющие входы накопителей подключены к одному из выходов блока управлени , отличающеес  тем, что, с целью упрощени  устройства, оно содержит формирователь контрольных сигналов и группы сумматоров , элементов И и ИЛИ, причем входы формировател  контрольных сигналов подключены к одним из выходов входного регистра числа, а выходы - к другим информационным входам накопителей и первым входам сумматоров первой группы, вторые входы которых соединены с другими выходами входного регистра числа, а выходы -

   с первыми входами элементов И первой группы, выходы которых подключены к одним из входов элементов ИЛИ группы, выходы которых соединены со входами дeщифJ ратора, первые входы элементов И второй группы подключены к другим выходам регистра адреса, а выходы - к другим входам элементов ИЛИ группы и первым входам сумматоров второй группы, вторые входы которых соединены с другими выходами блока коррекции, а выходы - с другими входами выходного регистра числа, вторьте входы элементов И подключены к другим выходам блока управлени .

   Источники информации,

   прин тые во внимание при экспертизе

   1 Патент США № 3458860, кл. G 06 F 11/10, 1970.
2. 2. Авторское свидетельство СССР № 618799, кл. G 11 С 29/00, 1976 (прототип ).