SU800991A1 - Устройство дл вычитани издВОичНОгО чиСлА пОСТО ННОгО КОдА,РАВНОгО дВуМ - Google Patents
Устройство дл вычитани издВОичНОгО чиСлА пОСТО ННОгО КОдА,РАВНОгО дВуМ Download PDFInfo
- Publication number
- SU800991A1 SU800991A1 SU792737303A SU2737303A SU800991A1 SU 800991 A1 SU800991 A1 SU 800991A1 SU 792737303 A SU792737303 A SU 792737303A SU 2737303 A SU2737303 A SU 2737303A SU 800991 A1 SU800991 A1 SU 800991A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- subtracting
- input
- binary number
- equal
- bit
- Prior art date
Links
Landscapes
- Management, Administration, Business Operations System, And Electronic Commerce (AREA)
Description
1
Изобретение относитс к вычислительной технике и может быть использовано в системах формировани кодов
Известно устройство дл вычитани двориных чисел, содержащее регистры первого и второго числа, элементы НЕ И, ИЛИ, цепи переноса 1 .
Недостатком этого устройства вл етс конструктивна сложность при вычитании из двоичного числа посто нного кода.
Наиболее близким по технической сущности к предлагаемому вл етс устройство дл вычитани ,содержащее триггеры приема первого и второго чисел,схемы сравнени , элементы равнозначности, ИЛИ, НЕ и И. В ре- зультате поразр дного сравнени в следующий разр д из предыдущего разр да вырабатываетс сигнал, который воздействует на изменение состо ни триггеров Г2.
Недостатком этого устройства вл етс конструктивна сложность, обусловленна наличием схемы поразр дного сравнени уменьшаемого и вычитаемого.
Цель изобретени - упрощение устройства дл вычитани из двоичного числа посто нного кода равного двум.
Поставленна цель достигаетс тем, что в устройстве дл вычитани из двоичного числа посто нного кода равного двум, содержащее элементы ИЛИ, НЕ и равнозначности, вход первого разр да устройства вл етс первым выходом устройства, вход второго разр да устройства соединен со входом элемента НЕ, выход которого
0 вл етс вторым выходом устройства, вход второго разр да устройства соединен с первым входом первого элемента равнозначности, второй вход которого вл етс входом третьего разр да устройства и соединен с одним из входов первого элемента ИЛИ, другой вход которого вл етс входом второго разр да устройства, выход первого элемента ИЛИ соединен с первым
0 входом второго элемента равнозначности ,, второй вход которого вл етс входом четвертого разр да устройства, выход первого элемента ИЛИ соединен с одним из входов второго элемента
5 ИЛИ, другой вход которого вл етс входом четвертого разр да устройства, выход второго элемента ИЛИ соединен с первым входом третьего элемента равнозначности, второй вход которого
Claims (2)
1.Авторское свидетельство СССР № 492873, кл. G Об F 7/50, 1974.
2.Авторское свидетельство СССР № 408306, кл. G 06 F 7/385, 1971.
22
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU792737303A SU800991A1 (ru) | 1979-03-15 | 1979-03-15 | Устройство дл вычитани издВОичНОгО чиСлА пОСТО ННОгО КОдА,РАВНОгО дВуМ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU792737303A SU800991A1 (ru) | 1979-03-15 | 1979-03-15 | Устройство дл вычитани издВОичНОгО чиСлА пОСТО ННОгО КОдА,РАВНОгО дВуМ |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU800991A1 true SU800991A1 (ru) | 1981-01-30 |
Family
ID=20815488
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU792737303A SU800991A1 (ru) | 1979-03-15 | 1979-03-15 | Устройство дл вычитани издВОичНОгО чиСлА пОСТО ННОгО КОдА,РАВНОгО дВуМ |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU800991A1 (ru) |
-
1979
- 1979-03-15 SU SU792737303A patent/SU800991A1/ru active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JPS5284938A (en) | Logic circuit | |
| SU800991A1 (ru) | Устройство дл вычитани издВОичНОгО чиСлА пОСТО ННОгО КОдА,РАВНОгО дВуМ | |
| JPS51131238A (en) | Electronic register | |
| JPS5262067A (en) | Current square-law circuit | |
| JPS5319732A (en) | Pseudo-random number sequence generator | |
| JPS5320833A (en) | Absolute value arithmetic circuit | |
| JPS5351936A (en) | High speed addition circuit | |
| JPS539450A (en) | Primary digital overall areas passing circuit | |
| NL7603498A (nl) | Ingangsniveauaanwijsschakeling. | |
| JPS5255315A (en) | Data transmission control unit | |
| JPS5299031A (en) | Three value input detecting circuit | |
| JPS5455141A (en) | Diagnosing shift circuit | |
| JPS57202153A (en) | Pattern detecting circuit | |
| SU364089A1 (ru) | РСНСОЮЗНДЯ ч ; ~~ :;-;:•-; '-• ч/гг^-'^^тм/^с. .; : L:;;-у'^;--^л;^:'^ "C^.h^^hi | |
| NL7601466A (nl) | Toetsingangsketen. | |
| SU746505A2 (ru) | Устройство дл возведени двоичных чисел в третью степень | |
| SU398947A1 (ru) | УСТРОЙСТВО дл | |
| SU429431A1 (ru) | Интегрирующее устройство | |
| SU546878A1 (ru) | Струйный сдвигающий регистр | |
| SU602940A1 (ru) | Устройство дл сравнени чисел | |
| JPS52104909A (en) | Electronic musical instrument | |
| SU556500A1 (ru) | Ячейка пам ти дл сдвигового регистра | |
| SU890394A1 (ru) | Блок приоритета | |
| JPS5629892A (en) | Clear control circuit | |
| JPS5345136A (en) | Selection circuit using shift register |