SU781805A1 - Устройство сопр жени - Google Patents

Description

1

Изобретение относитс  к вычислительной технике и предназначено дл  сопр жени  ЦВМ.

Известно устройство сопр жени , содержащее буферное ЗУ, регистра, грутпты вентилей ввода информации, распределители ввода информации, регистр меток, сумматор, схемы сравнени , регистры констант и схему управлени  1 .

Недостатком этого устройства  вл етс  сложность .

Наиболее близким техническим решением к предлагаемому  вл етс  устройство сопр жени , содержащее блок управлени  вводом, соединенный со входами первого и второго регистров, первую щину, соединенную с выходами двух формирователей импульсов, дешифратором адреса, первым и вторым блоками приемников и блоком управлени  прерыванием, выход первого регистра соединен со входом первого формировател  импульсов, выход первого блока приемников соединен со входом второго регистра, первый выход второго регистра соединен со входом первого формировател  импульсов и первым входом блока управлени  прерыванием, второй выход - со входом первого формировател  импульсов и первым входом первого элемента ИЛИ, третий выход со входом первого формировател  импульсов и вторым входом первого элемента ИЛИ, блок управлени  выводом, соединенный с третьим и четвертым регистрами, первый вход третьего регистра соединен с выходом второго блока приемников и входом четвертого регистра , первый выход которого соединен со входом блока уттравлени  прерыванием и первым

to входом второго формировател  импульсов, второй выход - со вторым входом второго формировател  импульсов и первым входом второго элемента ИЛИ, третий выход - с третьим входом второго формировател  импуль15 сов и вторым входом второго элемента ИЛИ, соответствующие выходы дешифратора соединены со входами первого блока приемников, первого и второго регистров, первого и второ;о формирователей импульсов 2.

20

Недостатком этого устройства  вл етс  сложность.

Claims (2)

1. Цель изобретени  - упрощение устройства. 37 Поставленна  цель достигаетс  тем, что устройство содержит четыре элемента И, два триггера , три элемента задержки, два блока сравнени , элемент И-НЕ, блок усилителей, п ть элементов ИЛИ, одновибратор, инвертор, блок формировани  сигнала готовности, вторую шину , п тый, шестой, седьмой и восьмой регистры , входы первого и второго элементов И соединены с выходами первого элемента ИЛИ и п того регистра, выходы - с блоком управлени  прерыванием, соед1шенного с выходами третьего и четвертого элементов И,, первые вхо ды которых соединены с выходом второго эле мента ИЛИ, вторые входы - с соответствующи ми выходами дешифратора адреса и входами третьего элемента ИЛИ, выход которого соединен со входом четвертого регистра, выход блока формировани  сигнала готовности соединен со второй шиной и входом инвертора, выход которого соединен с первым входом четвертого элемента ИЛИ, второй вход которого соединен с выходом первого блока сравнени , выход - с блоком управлени  вводом, соединенным с выходом шестого регистра, входом первого блока сравнени , выходом одновибратора и входом первого элемента задержки, вы ход которого соедршен с первым входом первого триггера, второй вход которого соединен со второй шиной и входом одновибратора, выход - со второй шиной, соединенной со входа ми п того и шестого регистров, выходом второго триггера, входом и выходами блока усилителей , первым входом п того элемента ИЛИ первым входом второго триггера и первым входом элемента И-НЕ, второй вход которого соединен с блоком управлени  выводом, выход - со входом блока управлени  выводом, выходы дешифратора соединены со входами шестого элемента ИЛИ,-выход которого соединен со входом второго блока приемников, вход третьего регистра соединен с выходом седьмого элемента ИЛИ, входы которого соеди нены с соответствзтошими выходами дешифратора адреса и входами седьмого регистра, другой вход которого соединен с блоком управлени  выводом, входами второго элемента задержки и восьмого регистра, выход которого соединен с одними входами блока усилителей и входом второго блока сравнени , выход которого соединен со входом восьмого, регистра , выход седьмого регистра соединен с другими входами блока усилителей, выход второго элемента задержки соединен со вторым входом второго триггера, второй вход п того элемента ИЛИ соединен с первой шиной, выход - с блоком управлени  выводом и вхо , дом третьего элемента задержки, выход которого соединен с блоком управлени  выводом. На чертеже представлена блок-схема устройства . Устройство содержит первую шину 1 (обша  шина), вторую шину 2 (разделенна  шина), дешифратор 3 адреса, блок 4 управлени  прерыванием , первый элемент И 5, второй элемент И 6, третий элемент И 7, четвертый элемент И 8, первый элемент ИЛИ 9, второй элемент ИЛИ 10, четвертый элемент ИЛИ 11, шестой элемент ИЛИ 12, третий элемент ИЛИ 13, седьмой элемент ИЛИ 14, п тый элемент ИЛИ 15, инвертор 16, элемент И-НЕ 17, первый формирователь 18 импульсов, второй формирователь 19 импульсов, второй регистр 20, четвертый регистр 21, первый блок 22 приемников , второй блок 23 приемников, первый регистр 24, третий регистр 25, блок 26 управлени  вводом, шестой регистр 27, п тый регистр 28, седьмой регистр 29, первый блок 30 сравнени , блок 31 формировани  сигнала готовности, одновибратор 32, первый элемент 33 задержки, второй элемент 34 задержки, 1 третий элемент 35 задержки, первый триггер 36, второй триггер 37, блок 38 управлени  выходом , восьмой регистр 39, блок 40 усилителей , второй блок 41 сравнени . Устройство работает следующим образом. Информаци , выдаваема  ЭВМ, присоединенной ко второй шине 2, сопровождаетс  сигналами идентификации. Предусмотрело два таких сигнала. При приеме этой информации ЭВМ, присоединенна  к первой шине 1 в зависимости от прин того сигнала идентификации, воспринимает данные как поступившие от одного из двух внешних устройств ввода. Информаци , выдаваема  ЭВМ, присоединенной к первой шине 1, также в зависимости от ее характера посылаетс  к абонентам, имеющим разные адреса. В зависимости от номера абонента устройство сопр жени  вырабатывает сигналы идентификации, сопровождающие информацию , следующую от первой шины I к ЭВМ, соединенной со второй шиной 2. В устройстве предусмотрено выработка двух таких сигналов идентификации и поэтому имеетс  два номера внешних устройств вывода. Передача информации от второй шины 2 через устройство св зи к первой шине 1 начинаетс  только в том случае, когда на выходе блока 31 формировани  сигнала готовности имеетс  сигнал готовности, возникающий при включешш устройства св зи и аппаратуры, подключенной к первой шине 1, после выработки сигнала Подготовка. При наличии сигнала на выходе блока 31 формировани  сигнала готовности ЭВМ, подключенна  ко второй шине 2 посылает слово передаваемой информации на вход шестого регистра 27 в сопровождении сигнала второй выборки и одного из сигналов идентификации. Сигнал выборки разрешает запом1шание слова информации в шестом регистре 27 и сигнала идентификации в п том регистре 28. Кроме того, он устанавливает первый триггер 36 в нулевое состо ние снима  сигнал второго требовани , поступающи на вход второй шины, и запускает одновибратор 32, который выдает импульс, поступающий на вход блока 26 управлени  вводом. Одновременно в первом блоке 30 сравнени  происходит проверка поступившего слова информации на нечетность. При обнаружении ошибки первый блок 30 сравнени  выдает через четвертый элемент ИЛИ 11 сигнал на вход блока 26 управлени  вводом и в 15 разр д второго регистра 20 заноситс  единица, означающа  наличие ошибки в поступившем слове информации. В этом случае ЭВМ, соединенна  с первой шиной 1, во врем  опроса второго регистра 20, получает состо ние Ошибка. То же самое происходит в случае, если равен нулю сигнал на выходе блока 31 формировани  сигнала готовности. Сигнал с выхода последнего поступает через инвертор 16 и четвертый элемент ИЛИ 11 на вход блока 26 управлени  вводом. Если ошибка не обнаруже на, то блок 26 управлени  вводом выдает сиг нал на соответствующий выход. Во врем  действи  этого сигнала слово информации переписываетс  на шестого регистра 27 в первый регистр 24, а сигнал соответствующего выхода , пройд  через первый элемент, 33 задержки вводит первый триггер 36 в единичное состо ние . При этом на входе второй шины 2 выдаетс  сигнал второго требовани . Получив этот сигнал, ЭВМ второй шины 2 выдает следу ющее слово информации на шестой регистр 27. Одновременно в 7-й разр д второго регистра 20 заноситс  единица, что означает состо ние Выполнено. В это врем  ЭВМ, присоедршенна  к первой шине 1, отрабатывает программу, обеспечивающую прием информаци от ЭВМ, соединенной со второй шиной 1. Дл  разрешени  запроса прерывани  эта ЭВМ посылает через первую шину и через первый блок 22 приемников единицу в шестой разр д второго регистра 20. Дл  этого перва  шина 1 выдает в дешифратор 3 адреса код адреса второго регистра 20 в сопровождении . сочетани  сигналов управлени , означающего Запись младшего байта. Разрешающие сигналы соответствующих выходов дешифратора 3 осуществл ют запись пришедшей с первой шины 1 единицы через первый бдок приемников 22 во второй регистр 20. Далее ЭВМ первой шины 1 считывает содержание вышеука занного регистра. Дл  этого по первой шине 1 в дешифратор адреса 3 выдаетс  сочетание сигналов управлени , означающее Чтение, и КОД адреса второго регистра 20. На соответствующих выходах дешифратора адреса 3 по вл ютс  разрешающие сигналы. Через первый формирователь 18 импульсов на первую шину 1 в ее ЭВМ поступает содержание второго регистра 20. Блок управлени  прерыванием 4 выставл етс  запрос прерывани  и получает разрешение на прерывание в соответствии с прин тым пор дком работы первой шины 1. Однако вьщача адресов векторов прерывани  из блока 4 управлени  прерыванием на первую шину 1 зависит от того, какой идентификатор хранитс  в п том регистре 28. В одном случае возникает сигнал на выходе первого элемента И 5, и блок 4 злтравлени  прерыванием вьщает один код адреса вектора на первую шину 1. В другом - возникает сигнал на выходе второго элемента И 6, и перва  шина 1 получает другой код адреса вектора прерьтани . Управление вьщачей осушествл ет второй регистр 20 через первый элемент ИЛИ 9. Дл  считывани  поступивших данных ЭВМ посылает по первой шине 1 на вход дешифратора адреса 3 сочетание сигналов управлени , обозначаюшее Чтение и адрес первого регистра 24. При этом на соответствующих выходах дешифратора 3 адреса возникают разрешающие сигналы и из первого регистра 24 через первый формирователь 18 импульсов поступают на первую шину 1 и далее в ЭВМ. При поступлении следующего слова информации в шестой регистр 27 процесс повтор етс . При передаче информации от ЭВМ, соединенной с первой шиной 1, к ЭВМ, соединенной со второй щиной 2, необходимо ее снабжать соответствующим признаком идентификации и при прерывании выбрать в ЭВМ, соединенной с первой шиной 1, одну из двух подпрограмм . Дл  занесени  шестого разр да, разрешающего прерывание, в четвертый регистр 21, ЭВМ, соединенна  с первой шиной 1, посылает на вход дешифратора 3 адреса сочетание сигналов управлени , обозначающее Запись млаДшего байта, и один из адресов четвертого регистра 21. Этот регистр имеет два адреса. Один из них соответствует одному из двух возможных ввдов информации (данные и команды), а другой - второму виду. В за- висимости от поступившего адреса дешифратор 3 адреса выдает соответствующий разрешающий сигнал, который через третий элемент ИЛИ 13 поступает на управл ющий вход четвертого регистра 21. Сигнал Чтение младшего байта проходит через шестой элемент ИЛИ 12 на управл ющий вход второго блока 23 приемников. С первой шины 1 через второй блок 23 приемНИКОВ происходит занесение единицы в шестой разр д четвертого регистра 21. П тнадцатый разр д этого регистра обозначает ошибку. Этот разр д равен единице, если блок 38 управлени  выводом выдает сигнал, разрешающий выдачу данных, а от второй шины 2 через элемент 17 не йоступает сигнал Готовность ЭВМ. Седьмой разр д этого регистра означает Готовность. Единица в этот разр д заноситс  при передаче первого слова информа ции сигналом Подготовка, передаваемым через п тый элемент ИЛИ 15, гретий элемент 35 задержки и через блок 38 управлени  выводом на вход четвертого регистра 21, а при передаче всех последующих слов информации сигналом первой выборки, который поступает от ЭВМ, второй шины 2 на вход п того элемен та ИЛИ 15 и далее по вышеописанным св з м в четвертый регистр 21. При наличии ед1шиц в шестом разр де и в седьмом или в п тнадштом разр дах четвертого регистра 21, блоки отравлени  прерыванием выставл ет на первую шину сигнал запроса прерывани . После поступлени  разрешени  прерывани  последний выдает код адреса вектора прерыватш на первую шину 1. При этом з зависимости от вира намеченной к передаче информации, посгупающей с четвертого регистра через второй элемент ИЛИ 10 и через второй формирователь 19 импульсов, в соответствии с сигналом с выхода дешифратора 3 адреса третий элемент И 7 или четвертый элемент И 8 выдает сигнал, определ юпдай один из двух выдаваемых адресов вектора прерывани . Слово информации поступает по первой шине 1. При этом на вход дешифратора 3 адреса поступает сочетание сигналов управлени  Запись слова и адрес третьего регистра 25, Этот регистр имеет два адреса, соответствующих двум возможным видам передаваемой информации. При одном адресе дешифратор 3 адреса выдает сигнал на вход седьмого элемента ИЛИ 1 и седьмой регистр 29 заноситс  один идентификатор . При другом адресе дешифратор 3 адреса вьщает соответств5аощий сигнал ив седьмой регистр 29 заноситс  другой идентификатор . В обоих случа х через седьмой элемент ИЛИ 14 на управл ющий вход третьего регистра 25 поступает разрешающий сигнал и происходит запись слова информации в этот регистр. По соответствующему сигналу с этого регистра начинаетс  работа блока управлени  38 выводом, второй триггер 37 устанавпиваетс  в единичное положение и на вторую итину 2 выдаетс  сигнал первого требовани . ЭВМ второй шины 2 выдает сигнал первой вы борки, который, поступа  на нулевой вход второго триггера 37 сбрасывает сигнал первс го требовани , trocTjiraer на управл ющий вход блока 40 усш итйлей, благодар  чему слово информаци  поступает в ЭВМ второй шины 2 и через п тый элемент ИЛИ 15 поступает в блок 38 управлен{1  выходом, вызыва  установку седьмого разр да в четвертом регистре 21, сигнализирующего о готовности к передаче следующего слова информации от первой шины 1 ко второй шине 2. Предложенное уст1:)ойство упрощаетс  за счет искл очени  избыточных сложных узлов: регистров команд н состо ний, регистров данных, блоков приемников, формирований и схем управлени  внешними устройствами. Формула изобретени  Устройство сопр жени , содержащее блок управлени  вводом, соединенный со входами первого и второго регистров, первую шину, соединенную с выходами двух формирователей импульсов, дешифратором адреса, первым и вторым блоками приемников и блоком управлени  прерыванием, выход первого регистра соединен со входом первого формировател  импульсов, выход первого блока приемников соединен со входом второго регистра, первый выход второго регистра соединен со входом первого формировател  импульсов и первым входом блока управлени  прерыванием, второй выход - со входом первого формировател  импульсов и первым входом первого элемента ИЛИ, третий выход - со входом первого формировател  импульсов и вторым входом первого элемента ИЛИ, блок управлени  выводом, соед}шенныи с третьим и четвертым рег страми, первый вход третьего регистра соединен с выходом второго блока приемников и- входом четвертого регистра, первый выход которого соединен со входом блока управдени  прерыванием и первым входом второго формировател  импульсов, второй выход - со вторым входом второго формировател  импульсов и первым входом второго элемента ИЛИ, третий выход - с третьим входом второго формировател  импульсов и вторым входом второго элемента ИЛИ, соответсгаующие выходы дешифратора соединены со входами первого блока приемников, первого н второго регистров, первого и второго формирователей импульсов, отличающеес  тем, что, с целью упрощени  устройства , оно содержит четыре элемента И, два триггера, три элемента задержки, два блока сравнени , элемент И-НЕ, блок усилителей, п ть элементов ИЛИ, одновибратор, инвертор, блок формировани  сигнала готовности, вторут щину, п тый, шестой, седьмой и восьмой регистры , входы первого и второго элементов И соединены с выходами первого элемента ИЛИ и п того регистра, выходы - с блоком управ лени  прерыванием, соединенного с выходами третьего и четвертого элементов И, первые входы которых соединены с выходом второго элемента ИЛИ, вторые входы - с соответству ющими выходами дешифратора адреса и входами третьего элемента ИЛИ, выход которого соединен со входом четвертого регистра, выход блока формировани  сигнала готовности соединен со второй шиной и входом инвертора , выход которого соединен с первым вхо дом четвертого элемента ИЛИ, второй вход которого соединен с выходом пердого блока сравнени , выход - с блоком управлени  вводом, соединенным с выходом шестого регистра , входом первого блока сравнени , выходом одновибратора и входом первого элемента задержки, выход которого соединен с первым входом первого триггера, второй вход которого соединен со второй шиной и входом одновибратора, выход - со второй ишной, соединенной со входами п того и шестого регистров, выходом второго триггера входом и выходами блока усилителей, первым входом п того элемента ИЛИ, первым входом второго триггера и первым входом элемента И-НЕ, второй вход которого соединен с блоком управлени  выводом, выход - со входом блока управлени  выводом, выходы дешифратора соединены со входами шестогб элемента ИЛИ, выход коюрого соединен со входом второго блока приемников, вход третьего регистра соединен с выходом седьмого элемента ИЛИ, входы которого соединены с соответствующими выходами дешифратора адреса и входами седьмого регистра, другой вход которого соединен с блоком управлени  выводом, бходами второго элемента задержки и восьмого регистра, выход которого соединен с одними входами блока усилителей и входом второго блока сравнени , выход которого соединен со входом восьмого регистра, выход седьмого регистра соединен с другими входами блока усилителей, выход второго элемента задержки соединен с вторым входом второго триггера, второй вход п тогр элемента ИЛИ соединен с первой шиной , выход - с блоком управлени  выводом и входом третьего элемента задержки, выход которого соед1шен с блоком управлени  выводом . Источники информации, прин тые во внимание при экспертизе 1.Авторское свидетельство СССР № 602937, кл. G 06 F 3/04, 1978.
2. 2.Блок интерфейсный типовой БИТ. Техническое описание 26.700.004.ТО, 1973 (прототип ).

   7