SU750744A1 - Делитель частоты с дробным коэффициентом делени - Google Patents

Description

Изобретение относитс  к импульсвой технике и может быть применено в частотнопреобразукидих узлах аппар туры времени и этсшонных частот, электронных часов, измерительных пр боров/ в устройствах синхронизации систем передачи данных, в синтезирую щих блоках аппаратуры св зи ; Известен делитель частоты с дроб ным коэффициентом делени , который содержит генератор сигналов, счетчик , регистр счетчик-делитель на М, вентилИ) счетчик делитель на N, синхронизатор и два дополнительных делител  11. Недостатком известного делител  частоты с дробным коэффициентом делени   вл етс  его сложность. Известен также делитель частоты с дробным коэффициентом делени , содержащий делитель частоты с управл емым коэффициентом делени , один вход которого соединен с шиной эталонной частоты, второй вход - с первой шиной управлени , третий вход с первым выходом блока сравнени  кодов, входы которого соединены с выходами двух cyMi-iaTopoB, первые входы KOToptix подклинены ко второй и третьей шине управлени , второй вход одного сумматора соединен с выходом BTOpoio сумматора, а выход делител  частоты с управл емым коэффициентом делени  через управлкемыЛ элемент задержки соединен с выходной шиной 2. Недостатком известного делител  частоты с дробным коэффициентом делени   вл етс  узкий диапазон установки коэффициентов делени . Целью изобретени   вл етс  расширение диапазона установки коэффициентов делени  делител  частоты с дробным коэффициентом делени . Это достигаетс  тем, что в делитель частоты с дробным коэффициентом делени  введены блок пам ти, первый и второй входы которого соединены с выходами сумматоров, два вентил , умножитель и делитель чисел , входы которого соединены с третьей и четвертой шинами управ- . л ющих сигналов а выход соединен с первым входом умножител  чисел, второй вход которого соединен с выходом управл емого элемента задержки и первыми входами вентилей, вторые ВХОД1Ы которых соединены с выходами .

блока сравнени  кодов, а выходы вентилей подключены к третьему и четвертому входам блока пам ти, выход которого соединен с третьим входом умножител  чисел, с выходом которого соединен вход управлени  управл емого элемента задержки.

Структурна  электрическа  схема делител  частоты с дробным коэффициентом делени  приведена на чертеже .

На чертеже прин ты следующие обозначени : 1 - делитель частоты с управл емым коэффициентом делени ; 2 - шина эталонной частоты; 3 - перва  шина управлени ;, 4 - блок сравнени  кодов; 5 и 6 сумматоры; 7 - блок пам ти; 8, 9 вентили; 10 - выходна  шина; 11- управл емый элемент задержки; 12 - умножитель чисел; 13 - делитель чисе 14 - втора  шина управлени ; 15 - треть  шина управл ющих сигналов; 16 - четверта  шина управл ющих сигналов ,

Делитель частоты с переменным коэффициентом делени  работает следующим образом.

Делитель частоты 1 с управл емым коэффициентом частоты соединен с шиной 2 эталонной частоты, с первой шиной управлени  3, кроме того, он . имеет управл ющий вход дл  переключени  коэффициента делени  на единицу, соединенный с первым выходом блока сравнени  кодов 4, первый и второй входы которого соединены с .выходами соответственно сумматора 5 и сумматора б,

Выход сумматора 5 соединен с первым входом сумматора 6 и первым информационным входом блока пам ти второй информационный вход которого св зан с выходом сумматора ,6,Первый и второй входы занесени  чисел в блок пам ти 7 служат дл  разрешени  записи в блок пам ти 7 кодов соотве ственно по -первому и второму информационному входам«Первый и второй входы занесени  блока пам ти 7 св зны соответственно с выходом вентил  и вентил  ,9 .Первые одноименные вход вентилей 8 и 9 св заны соответствен со вторым и первым выходами блока сравнени  кодов 4, а вторые одноименные входы - с выходной шиной 10 и выхбдом управл емого элемента задержки 11, установочные входы , которого св заны с выходом умножител  12 чисел. Умножитель 12 подключен входом одного сомножител  к выходу блока пам ти 7, входом второго сомножител  - к выходу делител  13 чисел, входом установки нул  к выходной шине 10, Первый и второй входы сумматора 5 св заны соответственно со второй шиной управлени  14 и информационным выходом блока пам ти 7. Первд1й и второй входы сумматора 6 св заны соответственно с выходом сумматора Бис третьей шиной управл ющих сигналов 15 подачи знаменател  дробной части коэффициента делени . Делитель чисел 13 соединен входом делимого с четвертой шиной управл ющих сигналов 16, а входом делител  - со вторым входом сумматора 6,

В сумматоре 5 со второй шины управлени  14 числа воспринимсцотс  как

положительные, а с третьей шины управл ющих сигналов 15 в сумматоре 6 как отрицательные, В блоке пам ти 7 с сумматоров 5, 6, в сумматоре 5 с блока пам ти- 7, в сумматоре 6 с су,м5 матора 5 числа воспринимаютс  со своими знаками. Из блока пам ти 7 в умножитель чисел 12 числа выдаютс  со своим знаком, но при выдаче результата на управл емый элемент

0 задержки 11 знак инвертируетс . Блок сравнени  4 решает логические уравнени 

u2.,,l} (1)

5 ...), (2)

где Х,Х2 - логические переменные

( 1 или ) соответственно на первом и втором выходах элемента 0 . сравнени  4;

2,2 - числа, прин тые соответственно из суммато-. ров 5 и б,

Если Х 1, то делитель частоты 1 очередной раз срабатывает с коэффициентом делени  (А + 1), а если , то коэффициент делени  устанавливаетс  равным А, где А - цела  часть коэффициента делени . Соответственно очередной выходной импульс делител  1 сдвигаетс  по времени в сторону отставани  или опережени , так как

/ bx /fbxMA D/fbx

ьх

где , - дробный коэффициент

делени ;

о, - числитель и знаменатель его дробной части; - частота импульсов на

входе устройства.

Если первое срабатывание произоло с коэффициентом делени  А, fo выходной импульс сдвигаетс  Б сторону опережени  на величину

д JL А Л

(4)

йТ, X - . - 7Г

-ьх

-ЬУ i« Если первое срабатывание произошло с коэффициентом делени  (А+1), то выходной импульс сдвигаетс  в сторону отставани  на ве„ AM К . -Л ..

личину 41 ,.

ЬЛУ Л р tgx

М

Claims (2)

1. ЬХ Обозначив ,. l/C -ffty fo, получим А Т,.,-ел-г () о ЛТ(,-()Г Величину tp, имеющую размерност времени, назовем квантом временной задержки. В соответствии с выражени ми (7) и (8) имеем соответственно опережение на Л квантов или отставание на (f,-) квантов. Необходимо прин ть альтернативное решение: с каким коэффициентом А или (A+l) необходимо сформировать очередной выходной импульс делител  1, чтобы отклонение его от несмещенного (идеального) по11ожеки  был минимально. Эту задачу решают сумм торы 5, 6, блок пам ти 7 и блок сравнени  4, Делитель чисел 13 вычисл ет значение кванта задержки в единицах времени согласно формуле (4): (9) Значение должно устанавливатьс  на четвертой шине управл ющих сигналов 16 как количество долей времени, не больших ступени дискре ности управл емого элемента задержки 11. Так, например, если ступен дискретности блока 11 равна 1нс, т значение Tj,) целесообразно задават в наносекундах. Каждый очередной импульс, поступающий на выходную шину 10, гото вит исходные данные дл  пропуска следующего за ним выходного импуль а именное -сбрасывает в нулевое сос то ние умножитель чисел 12, считыв в блоке пам ти 7 наименьшее по абс лютной величине из чисел Z и Z (из сумматора 5 или сумматора 6 по решению блока сравнени  кодов 4 После этого в сумматорах 5, б выполн ютс  вычислени : 2(tM) ;iCl),.(10 )Z/)-p.zU)-(-) (11 Затем элемент сравнени  4 решает л элемент сравнени  4 реш гическое уравнение ое уравнение ).,2(W)j 7,1x)1) чем готовит к переключению делитель 1 (переключение делител  1 произойдет при выходе из него очередного импульса). в то же врем  умножитель чисел 12 вычисл ет и подает на установочные входы управл емого элемента задержки значение ;требуемого смеще ни  выходного импульса: -J 7(г).гг ,ых - о где - количество квантов (со своим знаком); . tp - значение кванта (в единицах времени). При поступлении на выходную шину 10 очередного импульса процессы повтор ютс . Выполнение отдельных блоков устройства зависит от исходных данных. Разр дность сумматоров 5, б и блок сравнени  кодов 4 выбираетс  исход  из того, что наибольшее возможное число на выходе сумматоров 5, 6 . задаетс  условием (13) тах 2 mwx Разр дность ЗУ 7 выбираетс  исход  из того, что наибольшее число в . нем задаетс  условием n.m Емкость блока пам ти 7 - одно число . Разр дность делител  1 определ етс  наибольшим значением коэффициента делени   устройства. Ступень дискретности управл емого элемента задержки зависит от требуемой точности работы устройства . . Формула изобретени  Делитель частоты с дробным коэффициентом делени , содержащий делитель частоты с управл емым коэффициентом делени , один вход которого соединен с шиной эталонной частоты, второй вход - с первой шиной управлени , третий вход - с первым выходом блока сравнени кодов , входы которого соединены с выходами двух сумматоров, первые входы которых подключены ко второй и третьей шине управлени , второй вход одного сумматора соединен с выходом второго сумматора, а выход делител  частоты с управл емым коэффициентом делени  через управл емый элемент задержки соединен с выходной шиной, отличающийс  тем, что, с целью расширени  диапазона установки коэффициентов делени  в него введены блок пам ти первый и второй входы которого соединены с выходами сумматоров , два вентил , умножитель и делитель чисел, входы которого соединены с третьей и четвертой инами управл ющих сигналов, а выход соединен с первым входом умножител  исел, второй вход которого соедиен с выходом управл емого элеента . задержки и Первыми входами вентилей,вторые входы которых соедине75 ны с выходами блока сравнени  кодов, а выходы вентилей подключены к третьему и четвертому входам блока пам ти, выход которого соединен . с третьим входом умножител  чисел , с выходом которого соединен вход управлени  управл емого элемента задержки. 8 Источники информации, лрин тые во внимание при экспертизе 1. Патент США 1 3725794,кл. 328-129 , опублик. 1973.
2. 2.. За вка 2454959, кл. Н 03 К 23/02, 1977 (прототип)..

   lit

   10

   16