SU744564A1 - Устройство дл делени - Google Patents
Устройство дл делени Download PDFInfo
- Publication number
- SU744564A1 SU744564A1 SU782591680A SU2591680A SU744564A1 SU 744564 A1 SU744564 A1 SU 744564A1 SU 782591680 A SU782591680 A SU 782591680A SU 2591680 A SU2591680 A SU 2591680A SU 744564 A1 SU744564 A1 SU 744564A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- code
- register
- fibonacci
- sequence
- numbers
- Prior art date
Links
Landscapes
- Compression, Expansion, Code Conversion, And Decoders (AREA)
Description
(54) УСТРОЙСТВО ДЛЯ ДЕЛЕНИЯ
. 1
Изобретение относитс к вычислительной технике и предназнано дл делени многоразр дных чисел в р-кодах Фибоначчи.
Известно устройство дл делени , содержащее регистр делимого, регистр делител , схему сравнени , генератор тактовых импульсов,, сумматор, и осуществл ющее деление многоразр дных двоичных чисел 1 .
Известно также устройство дл делени двоичных чисел, содержащее регистр делимого, регистр делител , регистр частного и параллельный сумматор 2 ..
Недостатком таких устройств дл делени вл етс невозможность делени чисел представленных в р-кодах Фибоначчи.
Наиболее близким к предлагаемому вл етс устройство дл делени , содержащее регистр делител , преобразователь пр мого кода в обратный, регистр делимого и регистр частного, сумматор, первый выход которого соединен со входом блока управлени , первый вход сумматора соединен с выходом регистра делимого, управл ющие входы регистра делител , преобразовател пр мого кода в обратный,
регистра делимого, регистра частного .
и сумматора соединены с oooTBeTCTByra щими выходами блока управлени ,вы-
ход регистра частного вл етс выS ходом устройства, первый вход регист . ра делимого вл етс первым входом устройства, вход регистра делител вл етс вторым входом устройства, выход регистра делител соединен со 0 входом преобразовател пр мого кода в обратный 3.
Недостатком этого устройства дл делени вл етс невозможность делени чисел, представленных в р-кодах 15 Фибоначчи, .
Дель изобретени - расширени ,функциональных возможностей устройства .
Данна цель достигаетс тем, что 20 устройство йл делени дополнительно содержит генератор последовательности обобщенных чисел Фибоначчи и регистр Остатка, выход которого соединен со вторым входом регистра делимого, а вход соединен со вторым выходом сумматора, второй вход сумматора соединен о выходом генератора последовательности обобщенных чисел Фибоначчи, вход которого соеди30 ней с выходом преобразовател пр мо744564
го кода в обратный, управл ющие входы генератора последовательности обобщенных чисел Фибоначчи и регистра остатка соединены с соответствующими выходами блока управлени .
При делении чисел в р-кодах Фибоначчи образуют последовательность обобщенных чисел Фибоначчи. Начальное число последовательности с номером нуль соответствует нулевому разр ду р-кода Фибоначчи частного и вл етс делителем, а i-e число последовательности , соответствующее i-му разр ду р-кода Фибоначчи частного, образуетс путем сложени в р-коде Фибоначчи (i-l)-ro и (i-p-l)-ro чисел последовательности обобщенных чисел Фибоначчи. Числа последовательно сравнивают вр-к6дах Фибоначчи
с делимым до тех пор, пока не опредепитс -ое число, которое вл етс . первым .числом в полученной последовательности б|Ольшим делимого. После этого в- (Е-1)-й разр д р-кода Фибоначчи частного записывают единицу, а (В-1)-ое число последовательности обобщенных чисел Фибоначчи вычитают в р-коде Фибоначчи из делимого. Полученный остаток сравнивают в р-коде Фибоначчи с числами полученной пЬследовательности и выдел ют т-ое число последовательности, которое вл ет .с наименьшим числом последовательности , большим чем остаток. После чего в (т-1)-й разр д р-кода фибона чи частного записывают единицу, а (m-i)-oe число образованной последовательности вычитают в р-коде Фибоначчи из предыдущего остатка, получа при этом очередной остаток. Пррцесс сравнени чисел последовательности с остатком й вычйТанйёповТо- 1
. .гтУ-г- --. - . --
р ют до тех пор,.пока остаток не станет меньше делител . При этом контролируют , чтобы в р-коде Фибоначчи частного в каждой группе из (р+1) подр д идущих разр дов кода встречалось не более одной единицы. Нарушение этого услови вл етс признаком неправильного выполнени операции делени .
На чертеже изображена влок-схема устройства дл делени .
Устройство дд делени содержит регистр 1 делимого, предназначенный дл хранени р-кода Фибоначчи дели Мого; сумматор 2, осуществл ющий сложение р-кодрв Фибоначчи поступающих на его входы; регистр 3 остатка, в котором хранитс р-код Фибоначчи разности делимого (остатка) и числа из последовательности обобщенных чисел Фибоначчи; регистр 4 делител , предназначенный дл хранени р-кода Фи боначШ дели т ел ; пр ёобраэ 6в ат ель 5 пр мого кода в обратный, осуществл ющий лреобразобание пр мого p-Kojnta Фибоначчи делител в обратный р-код Фибоначчи, который вл етс исходным
кодом последовательности кодов формируемой генератором 6 последовательности обобщенных чисел Фибоначчи, блок 7 управлени ; регистр 8 частного , в котором формируетс результат делени в р-коде Фибоначчи. Первый выход сумматора 2, вл ющийс выходом переноса старшего разр да, соединен со входом блока 7 управлени . Первый вход регистра 1 делимого вл етс первым входом сумматора, а вход регистра 4 делител вл етс вторым входом устройства, выход регистра 8 частного вл етс выходом устройства..
Устройство дл делени работает следующим образом.
Если делимое равно 102, делитель 5, то в исходном состо нии в регистре 1 делимого записываетс р-код Фибоначчи числа 102, в регистре 4 делител - р-код Фибоначчи числа 5; содержимое регистра остатка 3 и регистра частного 8 равно нулю. Нулевое число последовательности обобщенных чисел Фибоначчи, формируемое генератором 6, равно обратному р-коду |Фибоначчи делител .
Под действием управл ющих сигналов , поступающих из блока 7 управлени , генератор 6 начинает формировать обратные р-коды Фибоначчи чисел последовательности, приведенной в таблице.
Код с выхода генератора 6 поступает на второй вход сумматора 2, который осуществл ет сложение этого кода с KoijoM делимого. При этом на вход переноса младшего разр да сумматора 2 посто нно подаетс единица, т.е. сложение выполн етс как бы с дополнительным кодом. Если на выходе переноса сдаршего разр да сумматора 2 отсутствует сигнал переноса, то это означает, что код, поступающий из регистра 1, меньше кода, поступеиощего с выхода генерат.ора 6. Если же на выходе переноса старшего разр да сумматора 2 формируетс единичный сигнал, то это значит, что код, поступающий из регистра 1, больше кода, поступающего с выхода генератора 6. Каждый код, формируемый на выходе сумматора 2 и вл ющийс положительной разностью входных кодов, записываетс в регистр 3 остатка.
При сложении пр мого кода делимого и обратного кода седьмого числа последовательности будет отсутствовать единичный сигнал на выходе переноса старшего разр да сумматора 2.
Это свидетельствует о том, что данное число последовательности превышает делимое. При этом в шестой разр д регистра 8 частного записываетс единица (см.таблицу) .
Отсутствие на входе блока 7 управлени единичного сигнала, поступающего с выхода переноса старшего разр да сумматора 2, приводит к следующему.
Блок 7 управлени формирует управл ющий сигнал, под действием которого код положительной разности между делимым и предыдущим (шестым) числом последовательнс)сти, полученный на предыдущем такте работы и хранимый в регистре 3, переписываетс в регистр 1j Блок 7 управлени , кроме того, вырабатывает управл ющие сигналы , обеспечивающие формирование с самого начала последовательности чисел генератором б. При этом нулевым числом вл етс обратный код делител . Сумматор 2 вновь формирует код разности, который записываетс в регистр 3 но теперь это разность между первым остатком и очередным числом последовательности. При сложении обратного кода п того числа последовательности и пр мого кода первого остатка на выходе переноса старшего разр да сумматора 2 формируетс нулевой сигнал, свидетельствующий о том, что число последовательности больше остатка. Реакци блока 7 управлени на этот сигнал така же, как и в предыдущем случае. Код второго остатка переписываетс из регистра 3 в регистр 1. Генератор 6 начинает формировать последовательность чисел с самого начала. Крометого в четвертый разр д регистра 8 частного записывае гс единица. Код третьего числа, последовательности оказываетс больше кода второго остатка , следовательно во второй разр д регистра 8 частного записываетс единица . Код третьего остатка переписываетс из регистра 3 в регистр 1. Генератор 6 вновь начинает формировать последоват ельность чисел. При сложении кодов нулевого числа последовательности , вл ющегос делителем, и третьего остатка оказываетс , что остаток меньше делител , а это в- . л етс признаком окончани делени . . При этом с выхода переноса старшего 1 разр да сумматора 2 поступает нулевой сигнал на вход блока 7 управлени , который прекращает формирование управл ющих сигналов.
Таким образом, признаком окончани операции делени вл етс наличие нулевого сигнала На входе блока 7 управлени после выработки им управл ющего сигнала, обеспечивающего сложение сумматором 2 кода, поступающего из регистра 1, и кода нулевого. числа поеледовательности,
Введение дополнительных узлов и
0 св зей позвол ет расширить функциональные возмо нсэсти устройств дл делени а именно позвол ет выполн ть деление чисел, представленныхр-кодаfJSK Фибоначчи, которые обладают спо5 собностью обнаруживать искажени двоичныхкомбинаций.
Claims (2)
1.Авторское свидетельство СССР
0 №396689, кл. G 06 F 7/39, 1973.
2.Авторское свидетельство СССР №330451; кл. G 06 F 7/39, 1973.. 3 .Карцев М.А. Арифметика ,цифровых ,/5ашин, М„, Наука, 1969, с. 494
5 ( прототип).
-
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782591680A SU744564A1 (ru) | 1978-03-17 | 1978-03-17 | Устройство дл делени |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU782591680A SU744564A1 (ru) | 1978-03-17 | 1978-03-17 | Устройство дл делени |
Publications (1)
Publication Number | Publication Date |
---|---|
SU744564A1 true SU744564A1 (ru) | 1980-06-30 |
Family
ID=20754053
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU782591680A SU744564A1 (ru) | 1978-03-17 | 1978-03-17 | Устройство дл делени |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU744564A1 (ru) |
-
1978
- 1978-03-17 SU SU782591680A patent/SU744564A1/ru active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4135249A (en) | Signed double precision multiplication logic | |
SU744564A1 (ru) | Устройство дл делени | |
KR960032231A (ko) | 승산기 및 곱합 연산 장치 | |
US3456098A (en) | Serial binary multiplier arrangement | |
US4570056A (en) | Automatically adaptable radix conversion system for use with variable length input numbers | |
GB945773A (en) | Variable increment computer | |
DK143425B (da) | Prisberegnende elektronisk vaegt | |
SU809149A2 (ru) | Преобразователь двоичного кода сме-шАННыХ чиСЕл B дВОичНО-дЕС ТичНый КОд | |
SU429423A1 (ru) | Арифметическое устройство | |
SU593211A1 (ru) | Цифровое вычислительное устройство | |
SU758163A1 (ru) | Устройство для спектральных преобразований 1 | |
SU744568A2 (ru) | Параллельный накапливающий сумматор | |
SU330451A1 (ru) | Устройство для деления двоичных чисел | |
SU714391A2 (ru) | Преобразователь двоичного кода смешанных чисел в двоично-дес тичный код | |
SU393742A1 (ru) | УСТРОЙСТВО дл ПРОСТРАНСТВЕННО-ВРЕМЕННОГО СЕЙСМИЧЕСКОГО АНАЛИЗА | |
SU1617437A1 (ru) | Устройство дл делени двоичных чисел | |
SU246156A1 (ru) | Анализирующее устройство | |
SU468238A1 (ru) | Делительное устройство | |
SU717754A1 (ru) | Преобразователь двоично-дес тичных чисел в двоичные | |
SU734669A1 (ru) | Преобразователь правильной двоичной дроби в двоично-дес тичную дробь и целых двоично-дес тичных чисел в двоичные | |
SU754478A1 (ru) | Регистр сдвига 1 | |
SU1166134A1 (ru) | Генератор функций Уолша | |
SU542338A1 (ru) | Умножитель частоты следовани периодических импульсов | |
SU922765A1 (ru) | Устройство дл определени законов распределени веро тностей | |
SU744556A1 (ru) | Устройство дл возведени в степень |