SU743028A1 - Буферное запоминающее устройство - Google Patents

Description

Изобретение относитр  к запоминающим ycTpoficTBat u Известно устройство, названное устройством эластичной пам ти , широко используемое в цифровых системах св зи 1 Однако это устройство обеспечивает возможность изменени  объема пам ти (итогового времени задержки) с одновременными вставками (выпадени ми) символов только на входе или только на вьь ходе устройства. Наиболее близким техническим решением к данному изобретению  вл етс  буферное запоминающее устройство, содержащее накопитель, счетчики записи и считьшани , подключенные к дешифраторам и блокам местного управлени  12 Недостатком этого устройства  вл етс  громоздкость и низка  надежность. При реализации устройства с большим временем задержки слишком сложными оказываютс  дешифраторы. Кроме того, необходимость промежуточных выводов  чеек пам ти накопител  не дает возможности использовать интегральные схемы средней степени интеграции. Цель изобретени  - повышение надежности и упрощение устройства. Поставленна  цель достигаетс  тем, что устройство содержит преобразователь кодов и ключ, информационные входы которого соединены соответственно со входом устройства и выходом накопител , управл ющий вход - с выходом счетчика записи, а выход - со входом накопител , входы преобразовател  кодов подключены соответственно к выходам накопител  и счетчика считывани , а выход преобразовател  кодов соединен с выходом устройства . На фиг. 1 изображена блок-схема ;1редложанного устройства; на фиг. 2 йремевна  диаграмма, по сн юща  работу устройства. Устройство содержит (см. фиг. 1) накопитель 1, состо щий из  чеек пам -

ти 2,1-2,4 (на фиг. 1 число Р  чеек дл  конкретности выбрано равным четы- .е. ), счетчик 3 считывани , счетчик 4 записи, ключ 5, npeo6pav3oватель б кодов,служадшй дл  преобразовани  дискретного сигнала, следующего со скоростью (Р+1) символов в секунду в дискретный сигнал, следующий со скоростью б символов в секунду. Устройство также содержит блоки 7 и 8 местного управлени  . Информационные входы ключа 5 соединены соответственно со входом 9 устройства и выходом нкопител  1, управл ющий вход - с выходом счетчика 4, а выход - со входом накопител  1. Входы преобразовател  6 подключены соответственно к выходам накопител  1 и счетчика 3, а выход соединен с выходом 10 устройства.

Устройство работает следующим образом .

На вход устройства поступает информационна  последовательность сигналов (фиг. 2 а). Посылки этой последовательности пронумерованы числами от 11 до 22.

Тактова  последовательность (см. фиг. 2.6), используема  дл  продвижени  информации в  чейках пам ти 2.1-2,4, имеет частоту следовани  в Р+1 раз выще частоты следовани  информационных посылок.

Эта же тактова  последовательность через блоки 7 и 8 поступает на счетчик 4: записи и счетчик 3 считывани . Коэффициент делени  счетчиков равен Р+1. Поэтому на выходе этих счетчиков формируютс  серии импульсов с длительностью импульса в один тактовый интер вал и периодом Р+1 тактовых интервалов .

На отрезке времени, запнимаемом одной информационной посылкой и равном (Р+1)-ому .тактовому интервалу, может по витьс  только один импульс, который может Занимать одно из Р+1 положений (позиций) в пределах одной информационной посылки. В нащем примере таких позиций 5.

Лмпульсы, сформированные счетчиком 3, по вл ютс  на четвертой позиции (см. фиг. 2 в), импульсы, сформированные счетчиком 4, на второй позиции (см. фиг. 2е). Позици , на которой по вл ютс  импульсы на выходе счетчика 3 или 4, зависит от его установки и может измен тьс  блоками 7 и 8, Осушествл ющими добавление или вычитание импульсов в тактовой последовательности .

Импульсы (см. фиг. 2 f ), сформированные на выходе счетчика 4 записи, поступают на вход ключа 5. На врем  длительности импульса ключ 5 соедин ет вход 9 устройства со входом первой  чейки пам ти 2,1 и тем самым разре- щает запись информационной последовательности (см. фиг. 2 CL) в первую  чейку пам ти 2.1. В промежутке между импульсами (см. фиг. 26) вход 9 уст ройства отключаетс  и восстанавливаетс  цепь обратной св зи, соедин юща  выход

последней  чейки пам ти 2.4 со входом первой  чейки пам ти 2,1. Таким образом , на позиции, отмеченной импульсами (см. фиг. 2) счетчика 3 (в нашем примере на четвертой), происходит запись бит информационной последовательности (см. фиг. ) в первую  чейку пам ти 2.1.

На фиг. 2 показаны номера информационных посылок на выходе первой

 чейки пам ти 2,1. Момент записи каждой из информационных посьшок определ етс  импульсами (фиг. 2 в). Кажда  информационна  посылка, записавшись в первую  чейку пам ти 2.1, вновь по вл етс  на выходе этой  чейки через четыре такта. Так как в пределах одной информационной посылки укладываетс  5 позиций, то информационна  посылка с определенным номером по вл етс  на

выходе первой  чейки пам ти 2,1 каждый раз на другой позиции: сначала на 4-ой, затем на 3-й, 2-ой, 1-.ой, 5-ой и, наконец, замен етс  новой посылкой .

На выходе последней (четвертой)  чейки пам ти 2.4 импульсна  последовательность ( фиг. 2 g) поступает на аход преобразовател  6. С помощью импульсов (см. фиг.. 2 е ), поступающих с выхода счетчика 3 на преобразователь 6; происходит считывание импульсов на выход 1О устройства. Каждый раз преобразователь 6 извлекает из последовательности (см. фиг2д) информационную посылку, совпавшую с импульсом (см. фиг. 2 в), запоминает и вьшодит ее на свой выход в пределах временного интервала, совпадающего с интервалом, зан тым информационной посылкой на входе 9 устройства.

Последовательность посылок на выходе преобразовател  6 (и значит, на

выводе 10 устройства) показана на фиг. 2 ж.

Запись происходит по импульсам, расположенным на четвертой позиции, а считывание - импульсами, расположенными на второй позиции.

Это расхождение фаз счетчиков записи 4 и считывани  3 и обеспечивает за-держку , равную 2.

Изменив позицию, занимаемую импуль&ами записи (см. фиг. 2 в) или импульсами считывани  (см. фиг, 2 е), можно измен ть величину задержки информации в устройстве. Это достигаетс  с помощью блока 7 при управлении по входу, либо блока 8 - при управлении по выходу. То, какой из блоков (7 или 8) используетс , определ ет моменты вставок и выпадени  бит, происход щие при изменении величины задержки в устройстве.

Предлагаемое устройство  вл етс  бсшее простым и надежным, чем известное .

Claims (2)

1.Патент США № 3042751, кл. &11 С 11/ОО, опублик. 1962.

2.Левин А. С. и Плоткин М. А,

v

сновы построени  цифровых систем передачи, М., Св зь, 1975, с. 86 (прототип).