SU736099A1 - Дискретный умножитель частоты - Google Patents

Description

1

Изобретение относитс  к автоматике и вычислительной технике, в частности к устройствам дл  умножени  частоты следовани  импульсов периоди ческих сигналов.

Известен дискретный умножитель частоты, содержащий формирователь импульсов, блок управлени ,делитель частоты, генератор опорной частоты, ключ, блок коррекции, выполненный на счетчике, одновибраторе и элементах И, и блок умножени , выполненный на счетчиках, регистре пам ти и элементах И и ИЛИ 1.

Недостаток устройства - понит-. .. женна  точность умножени  частоты следовани  импульсов.

Наиболее близким к предлагаемому  вл етс  дискретный умножитель частоты , содержащий коммутатор, сигнальный вход которого соединен с шиной опорной частоты, первый управл ющий вход подключен через первый формирователь импульсо-в к входу умножителей частоты, а первый выход соединен с входом блока управлени , подключенного первымвыходом ко входам обнулени  двух регистров пам ти, вторым выходом - к первым входам элементов i- первой и второй группы.

а третьим выходом - к установочным входам первого счетчика и делител  частоты и второму/ управл ющему входу коммутатора, соединенного вторым 5 выходом со счетным входом делител  частоты, кодовый выход которого подключен ко BTopoNfi входу элементов И первой группы, соединенных выходом с информационным входом первого регистра пам ти, подключенного выходами разр дов к соответствующим управл ющим входам цифроуправл емой линии задерлски, а кодовый выход первого счетчика, соединенного счетным

15 входом с выходом переполнени  делител  частоты, подключен ко второму входу элементов И второй группы, соединенной выходом с инд)Ормационным входом второго регистра пам ти, выход

20 которого подключен к первому входу элементов И третьей группы, соединенных вторым входом через второй формирователь импульсов с выходом второго счетчика, подключенного кодовым

25 входом к выходу элементов М третьей группы, причем сигнальный вход цифроуправл емой линии задержки,соединенной выходом с выходом устройства, подключен к выходу второго формиро30 вател  импульсов, а счетный вхоД

второго счетчика соединен с шиной опорной частоты. Цифроуправл ема  лини  задержки в прототипе выполнена на п (где п - число разр дов управл ющего кода) параллельно соединенных цеп х, кажда  из которых«содержит элемент И и элемент задержки„ Выходы цепей соединены с входами выходного элемента ИЛИ, а управл юшл входы элементов И подключены к выходам дешифратора. Коммутатор выполнен на триггере и двух элементах И 2 .

Недостаток устройства - пониженна  точност.ь умножени  частоты следовани  Импульсов периодических сигналов на посто нный коэффициент.

Цель изобретени  - повышение точности умножени . ..

С этой целью в дискретный умножитель частоты, содержащий коммутатор , сигнальный вход которого соединен с шиной опорной частоты,первый управл ющий -вход подключен через первый формирователь импульсов ко входу умножаемой частоты, а первый выход соединен с входом блокс управлени ,.подключенного первым выходом ко входам обнулени  двух регистров пам ти, вторым выходом - к первым входам элементов И, первой и второй групп, а третьим выходом - :;к установочным входам первого счетчика и делител  частоты и второму управл ющему входу коммутатора, соединенного вторым выходом со счетным . входом делител  частоты, кодовый выход которого подключен ко второму входу элементов И первой группы, соединенных выходом с информационным входом первого регистра пам ти,подключенного выходами разр дов к соответствующим управл ющим входам цифроуправл емой линии задержки, а кодовый выход первого счетчика, соединенного счетным входом с выходом переполнени  делител  частоты,подключен ко второму входу элементов И второй группы, соединенной выходом с ин(1юрмационным входом второго регастра пам ти, выход которого подключен к первому входу элементов И третьей группы, соединенных вторым входом через второй формирователь импульсов с выходом второго счетчика,подключенного кодовым входом к выходу элементов И третьей группы, дополнительно введены коммутатор, элемен задержки, элемент ИЛИ и выходной формирователь, подключенный входом к первому входу элемента ИЛИ,пер)зому управл ющему входу дополнительного коммутатора и выходу цифроуправл емой линии задержки, соединенной сигнальным входом с первым выходом дополнительного коммутатора, второй выход которого подключен к c4eTHOtiy входу второго счетчика и второму входу элемента ИЛИ, соединенного

третьим входом с шиной запуска и подключенного выходом через элемент задержки к сигнальному входу дополнительного коммутатора,второй управл ющий вход которого соединен с выходом второго фopг шpoвaтeл  импульсов .

Кроме того, Цифроуправл ема  лини  задержки содержит п элементов задержки, п элементов ИЛИ и две группы по п элементов И (где п - число разр дов управл ющего кода), причем выход каждого i-ro элемента ИЛИ (l$i:Sn), соединенного первым входом с вы-ходом i-ro элемента И первой группы и подключенного вторым входом через элемент задержки к выходу i-ro элемента И второй группы , соединен с первыми входами (i+l)-x элементов И первой и второй группы, подключенных вторыми входами к управл юии м входам цифроуправл емой линии задержки, причем первые входы первого и второго элементов И обеих групп соединены с сигнальным входом цифроуправл емой линии задержки , а выход п-го элемента ИЛИ подключен к выходу цифроуправл емой линии задержки.

На чертеже изображена блок-схема дискретного умножител  частоты.

Устройство содержит делитель 1 частоты, коэффициент делени  которого равен коэффициенту умножени  К устройства, первый счетчик 2, первый 3 и второй 4 формирователи импульсов, выходной формирователь 5, второй счетчик 6, первый 7 и второй 8 регистры пам ти, первую 9, вторую 10 и третью 11 группы элементов И, блок 12 управлени , цифроуправл еглую линию 13 задержки, основной 14 и дополнительный 15 рсоммутатор, элемент 16 ИЛИ, элемент 17 задержки,

Цифроуправл ема  лини  13 задержки содержит элементы 18 ИЛИ,элементы 19 задержки, элементы 20 И первой группы и элементы 21 И второй группы

Устройство работает следующим образом.

Каждый входной импульс умножаемо частоты f. через первый формирователь 3 поступает на первый управл юи№1й вход коммутатора 14 и переключает его в такое состо ние, при котором импульсы опорной частоты СП) поступающие на сигнальный вход коммутатора, проход т только через его Первый выход на вход блока 12 управлени . За врем  поступлени  в блок 12 импульсов fon в этом блоке вырабатываютс  последовательно три сигнёша, первый из которых обнул ет регистры 7 и 8, второй сигнал, снимаемый со второго выхода блока 12, поступает на первые входы групп элементов И 9 и 10, осуществл   пернос пр мого кода из делител  1 частоты в регистр 7 пам ти и перенос

обратного кода из счетчика 2 в регистр 8 пам ти. Третий .сигнал, снимаемый с третьего выхода блока 12 устанавливает в счетчике 2 все разр ды (кроме младшего) в единичное состо ние и записывает в делитель 1 частоты число, равное количеству импульсов частоты ,-прошедших на вход блока 12. Одновременно третьим сигналом коммутатор 14 по второму управл ющему входу устанавливаетс  в такое состо ние, при котором импульсы частоты проход т только через его второй выход на вход делител  1 частоты.

Импульсы с выхода делител  1, частота следовани  которых равна fpp /К, поступают на счетный вход счетчика 2. За один период Tj следовани  умножаемой частоты на вход счетчика 2 поступает число импульсов , равное

N - ,

где m - число импульсов частоты

fon)оставшихс  в делителе 1 к концу периода Т() Тдг, - период следовани  импульсов частоты.

Однако из-за установки в счетчике 2 предварительного кода в нем фиксируетс  число, равное NX 2. Это число после поступлени  очередного импульса частоты f% сигналом со второго выхода блока 12 переноситс  в обратном коде в регистр 8 (т.е. в регистре пам ти 8 устанавливаетс  дополнительный код числа ). Одновременно этим же сигнало с блока 12 из делител  1 частоты остаток от делител  m переноситс  в регистр 7 пам ти.

Процесс умножени  начинаетс  с момента подачи импульса пуск по шине запуска устройства. Этот импульс (соответствующие св зи на блосхеме не. показаны) отпирает группу элементов 11 И, в результате чего дополнительный код числа считываетс  из регистра 8 в счетчик 6. Этот же импульс пуск через элемент 16 ИЛИ поступает на вход элемента 17 задержки, имеющег-о врем  задержки, равное Тдр. На выходе ЭЛемента 17 возникает последовательнос импульсов с частотой следовани  (эти импульсы поступают со второго выхода дополнительного коммутатора 15 на счетный вход счетчика 6 и второй вход элемента 16 ИЛИ), При поступленйГи импульсов на выход счетчика 6 по витс  сигнал переполнени , который через формирователь 4 поступает на второй вход группы элементов 11 И, осуществл   повторную перепись дополнительного кода из регистра 8 в счетчик 6. Этот же сигнал с выхода фop o poвaтeл  4 поступает на второй управл ющий вход

коммутатора 15, переключа  его в такое положение, при котором импульсы , поступающие с выхода элемента 17 задержки на сигнальный вход этого коммутатора, проход т только на его первый выход, т.е. по вившийс  ,на выходе элемента задержки импульс пройдет с первого выхода коммутатора 15 на сигнальный вход цифроуправл емой лини№- 13 задержки.

В зависимости от состо ни  разр 0 дов регистра 7 пам ти (пр мые и инверсные выходы которых соединены с управл ющим входами линии 13 задержки ) импульс будет поступать последовательно на входы эле5 ментов 16 ИЛИ либочерез 1соответсавующие элементы 20 через соответствующие элементы 21 И и элементы 19 задержки.

Врем  задержки t в линии 13 опре0 дел етс  соотношением

-|рл,

где р - разр дна  цифра управл ющего кода, принимающа  знаО

чение

или

5

t - - врем  задержки, соответствующее весу разр да.

Минимальна  величина задержки элементов 19 выбираетс  равной и соответствует единичному состо 0 нию младшего разр да регистра 7

(далее -Ьй.

и т.д).

Таким образом, если остаточное число в делителе 1 равно т, то импульс на выходе линии 13 относительно ее сигнального входа по витс 

С задержкой -- Этот импульс переключает по первому управл ющему, входу коммутатор 15 в исходное состо ние (при котором импульсы проход т только на второй выход этого коммутатора) и проходит через элемент 16 ИЛИ на вход элемента 17 задержки,дальнейша  работа устройства происходит аналогично описанному выше.

Период повторени .импульсов на выходе выходного формировател  5 равен

Т н Т -- To tv Iaa-Ik

выУ. %оп к КТ„„ К. к

on

или

ъь.- Предлагаемое устройство позвол ет повысить точность умножени  за счет

5 уменьшени  погрешности от неравномерности следовани  импульсов выходной последовательности до возможного дл  дискретных умножителей предела. Эта погрешность рэвна 1 - при ус0 ловии, что погрешность заполнени  делител  1 составл ет ± один импульс опорной частоты.

Claims (2)

1. Дискретный умножитель частоты , содержащий коммутатор, сигнальньлй

(вход которого соединен с шиной опорной частоты, первый управл ющий вход подключен через первый формирователь импульсов ко входу уг иожаемой частот а первый выход соединен с входом блока управлен и , подключенного первым выходом ко входам обнулени  двух регистров пам ти, вторым выходом - к первым входам элементов И первой и второй групп, а третьим выходом - к установочным входам первого счетчика .и делител  частоты и второму управл ющему входу коммутатора,соединенного вторым выходом со счетным входом делител  частоты, кодовый выход которого подключен ко второму входу элементов И первой группы, соединенных выходом с информационным входом первого регистра пам ти,подключенного выходами разр дов к соответствующим управл ющим входам цифроуправл емой линии задержки, а кодовый выход первого счетчика,соединенного счетным входом с выходом переполнени  делител  частоты,подключен ко второму входу элементов И второй группы, соединенной выходом с информационным входом второго регистра пам ти, выход которого подключен к первому входу элементов И третьей группы, соединенных вторым входом через второй формирователь импульсов с выходом второго счетчика , подключенного ко ДОВЕЕМ входом к выходу элементов И третьей группы,, отличающий с  тем, что, с целью повышени  точности умножени , В него дополнительно введены комм5 татор, элемент задержки, элемент ИЛИ и выходной формирователь, подключенный входом к- первому входу элемента ИЛИ, первому - управл ющему входу дополнительного коммутатора и выходу

ion

г

цифроуправл емой линии задержки, соед лнeннoй сигнальным входом с первым выходом дополнительного коммутатора, второй выход которого подключен к счетному входу второго счетчика и второму входу элемента ИЛИ, соединенного третьим входом с шиной запуска и подключенного выходом через элемент задержки к сигнальному входу дополнительного коммутатора, второй управл ющий вход которого соединен с выходом второго формировател  импульсов .

2. Умножитель по п.1, о т л ичающийс  тем, что цифроуправл ема  лини  задержки содержит п элементов задержки, п элементов ИЛИ и две группы по п элементов И (где п - число разр дов управл ющего кода ), причем выход каждого 1-го элемента ИЛИ (), соединенного первым входом с выходом i-ro элемента И первой группы и подключенного вторым входом через i-й элемент задержки к выходу элемента И второй группы , соединен, с первыми входами (i+l)-x элементов И первой и второй группы, подключенных вторыми входами к управл ющим входам цифроуправл емо линии задержки, причем первые входы первого и второго элементов И обеих групп соединены с сигнальным входом цифроуправл емой линии задержки, а выход элемента ИЛИ подключен к выходу цифроуправл емой линии задержки .

Источники информации, прин тые во внимание при экспертизе

1. Авторское свидетельство СССР 576658, кл. Н 03 К 5/01, 1976.

2„ Авторское свидетельство СССР № 544112, кл. Н 03 К 5/01, 1975 (прототип),