SU731604A2 - Устройство тактовой синхронизации с пропорциональным регулированием - Google Patents

Description

Изобретение относитс  к технике св зи и может быть использовано в устройствах автоматической подстройки частоты.

По основному авт. св. № 314320 известно устройство тактовой синхронизации с пропорциональным регулированием при коэффициенте усреднени  2, содержащее задающий генератор, делитель частоты, узел управлени  коэффициентом делени , фазо вый дискриминатор и узел выделени  фронтов , делитель частоты выполнен с дополнительным числом /С разр дов, при этом выход Д-го разр да делител  частоты подключен к входу фазового дискриминатора 1.

Однако такое устройство имеет невысокую помехоустойчивость.

Цель изобретени  - повыщение помехоустойчивости .

Дл  этого в устройство тактовой синхронизации с пропорциональным регулированием при коэффициенте усреднени  V, содержащее задающий генератор, делитель частоты, узел управлени  коэффициентом делени , фазовый дискриминатор и узел выделени  фронтов, делитель частоты выполнен с дополнительным числом /С разр дов , при этом выход /С-го разр да делител  частоты подключен к входу фазового дискриминатора , введен временной селектор

входных сигналов, выход которого подключен к узлу выделени  фронтов, а вход соединен с выходом задающего генератора, временной селектор входных сигналов вы5 полней в виде двух цепей, кажда  из которых состоит из последовательно соединенных элементов И, счетчика п дешифратора , выход которого через инвертор подключен к входу элемента И, выходы дешифраторов обоих цепей подключены к входу триггера, причем второй вход элемента И второй цепи соединен с выходом инвертора, вход которого соединен с вторым входо.м элемента И первой цепи, причем второй

15 вход элемента И первой цепи, третьи входы элементов И и третий вход триггера, а также выход триггера  вл ютс  соответственно входами и выходом временного селектора входных сигналов.

На чертеже дана структурна  электрическа  схема предложенного устройства.

Устройство содержит задающий генератор 1, делитель 2 частоты, узел 3 управлени  коэффициентом делени , фазовый дискриминатор 4, узел 5 выделени  фронтов и временной селектор 6 входных сигналов, который состоит из элементов И 7, 8, счетчиков 9, 10, дешифраторов 11, 12, ннверто30 ров 13-15 и триггера 16.

Устройство работает следующим образом .

Импульсы с задающего генератора 1 с периодом повторени  6 поступают на делитель 2 с коэффициентом . На выходе делител  2 вырабатываетс  последовательность стробирующих импульсов с периодом Т (Т - длительность элементарной посылки принимаемого сигнала), синфазна  с фронтами принимаемого сигнала. Входной сигнал поступает в временной селектор 6, где производитс  оценка входного сигнала по длительности. В качестве временных меток используютс  импульсы задающего генератора 1. Емкости счетчиков 9, 10 и число, на которое собраны дешифраторы И, 12, определ ютс  исход  из максимального значени  длительности помехи. В отсутствие сигнала на входе счетчик 9 стоит в исходном состо нии, а со счетчика 10 сн т сигнал «сброс. При по влении на входе элемента И 7 импульсных посылок со счетчика 9 снимаетс  сигнал «сброс, а счетчик 10 устанавливаетс  в исходное состо ние . Счетчиком 9 производитс  подсчет импульсов задающего генератора 1 за врем  действи  сигнала на входе, и, если этот сигнал по длительности превышает значение , установленное на счетчике 9, то на выходе дешифратора И по вл етс  сигнал «1, который поступает на вход / триггера 16 и через инвертор 13 запирает вход элемента И 7, при этом импульсом с задающего генератора 1 производитс  запись «1 Е триггере 16. При сн тии сигнала на входе включаетс  счетчик 10, а счетчик 9 устанавливаетс  в исходное состо ние, на выходе дешифратора 12 по вл етс  сигнал «О, который поступает на вход К. триггера 16 и через инвертор 14 запирает вход элемента И 8, при этом производитс  запись «О в триггере 16. Выход триггера 16  вл етс  выходом принимаемой информации. С выхода триггера 16 информаци  поступает в узел 5. В узле 5 формируютс  передние и задние фронты посылок принимаемого сигнала и подаютс  на фазовый дискриминатор 4, в котором сравниваетс  момент прихода импульса фронта -ti с узла 5 и момент прихода импульса с выхода делител  2 (t). На выходе фазового дискриминатора 4 вырабатываетс  пачка из

t,-t

г -

импульсов, которые поступают на узел 3. При этом происходит добавление г импульсов на вход делител  2. Кроме того, с линпи задержки фазового дискриминатора 4 на вход узла 3 поступает с приходом каледого фронта сигнал, вызывающий как бы исключение импульсов на входе делител  2. Таким образом, в режиме синхронизма на выходе фазового дискриминатора 4 вырабатываетс  импульсов добавлени , смещающих стробирующий импульс на врем  . На эту же величину происходит сдвиг стробирующего импульса вследствие исключени  одного импульса на входе (п-1)-го разр да делител  2.

Импульс с выхода Л-го разр да делител  2 переписывает информацию с триггера 16 через элементы И 17 и 18 в триггер 19. Сигнал с триггера 19 непосредственно п через линию задержки 20 поступает на два входа полусумматора 21, на выходе которого образуетс  импульс фронта длительно6 стью -, поступающий на фазовый дискриминатор 4.

Импульс с узла 5 поступает на триггер 22 через элемент И 23, в результате чего с выхода триггера 22 через линию задержки 24 подаетс  разрешающий потенциал на

элемент И 25.

Элемент И 25 запираетс  при поступлении на триггер 22 стробирующего импульса с выхода делител  2. При отсутствии рассогласовани  стробирующий импульс

расположен в середине прин той элементарной посылки. На элемент И 25 поступают с делител  2 импульсы длительностью б и с периодом повторени  6-2. На выходе

Т

элемента И 25 по вл етс  пачка из -

g.2

импульсов, где Гр - -интервал времени между импульсом фронта и следующим за ним стробирующим импульсом. Импульс фронта с элемента И 23 поступает через

элемент И 26 на установку триггера 27. На врем  Гр элемент И 26 блокируетс  подаваемым на него через линию задержки 28 потенциалом с триггера 22. Сигнал с триггера 27 через линию задержки 29 воздействует на узел 3, а через линию задержки 30 открывает элемент И 31. В результате этого очередной импульс с выхода (п-1)-го разр да делител  2 поступает не на «-и разр д, а на сброс триггера 27.

Импульсы добавлени  с выхода элемента И 25 подаютс  на вход узла 3.

Высока  помехоустойчивость устройства достигаетс  за счет введени  временного селектора 6, позвол ющего предварительно

контролировать входные сигналы по длительности .

Claims (2)

1. Устройство тактовой синхронизации с пропорциональным регулированием по авт. св. № 314320, отличающеес  тем, что, с целью повышени  помехоустойчивости , введен временной селектор входных

сигналов, выход которого подключен к узлу выделени  фронтов, а вход соединен с выходом задающего генератора.

2. Устройство по п. 1, отличающеес  тем, что временной селектор входных сигналов выполнен в виде двух цепей, кажда 

из которых состоит из последовательно соединенных элемента И, счетчика и дешифратора , выход которого через инвертор иодключен к входу элемента И, выходы дешифраторов обоих цепей подключены к входу триггера, причем второй вход элемента И второй цепи соединен с выходом инвертора , вход которого соединен с вторым вхоцом элемента И первой цепи, причем второй

вход элемента И первой цепи, третьи входы элементов И и третий вход триггера, а также выход триггера  вл ютс  соответственно входами и выходом временного селектора входных сигналов.

Источники информации, прин тые во внимание при экспертизе 1. Авторское свидетельство СССР № 314320, кл. Н 04L 7/02, 1970.