Claims (2)
Изобретение отнсЛгитс к области за- помшшющих устройств. Известно устройство дл контрол пам ти , которое содержит выходной регист вход которого подсоединен к выходу блока пам ти, а выход - к блоку сравнени , счетчик адресов, разр дные выхо1ы кото рого подсоединены к блоку останова по адресу и запоминающему блоку, а выход к блоку управлени . В этом устройстве оценка работоспособности массива чеек блока пам ти, определ емого начальным адресом, устанавливаемый в счетчике адресов и конечным адресом,за данным в блоке останова по адресу, производитс -по результату сравнени поразр дной суммы по модулю два всей считанной информации с контрольной поразр дгюй суммой по модулю два всех чисел заданного массива. Та-. ка оценка работоспособности блока пам ти не дозвол ет вы вить неисправности при четном их количестве в разр дах контролируемых чисел. Т1з известных устройств Наиболее близКИМ техническим решением к данному изобретению вл етс устройство дл контрол пам ти, содержащее выходной регистр, вход которого подключен к входу устройства , а выход - к одному из входов блока сравнени , счетчик адресов, ылхо- ды которого соедю1ены с входами блока останова по заданному адресу и одним из выходов устройства, а вход - с блоком управлени , коммутатор, входы которого подключены соответственно к выходу и входу преобразовател кодов и входу устройства, а выход соединен с входом счетчика контрольного кода, выход которого подключен к входу блока останова по контрольному коду, другому входу блока сравнени и другому выходу устройства 2. Это yctpoftcTBo при контроле посто нного блока пам ти не позвол ет опроделить разр ды, в которых имеетс четное количество ошибок (искажений информации ), а .также количество таких разр дов; это, в свою очередь, приводит к увеличению времени контрол , так. как ОЛЯ .локализации всех ошибок требуетс последовательна проверка всех разр дов блока пам ти. КроМе того, в этом уст ойстве трудно сравнить результаты обшей проверки работоспособности блока С поразр дным контролем. При контроле блока оперативной пам ти не осуществл етс общий контроль его работоспособности (обнаружение общего количества ошибок) и не определ етс зона массива, в котором обнаружены .ошибки. Целью насто щего изобретени вл етс повышение быстродействи и упрощение устройства. Поста1зЛённа цель достигаетс тем, что устройство содержит счетчик ошибок регистр адреса первой ошибки, индикатор нулевого состо ни счетчика ошибок, элементы И и элементы ИЛИ, входы кото рых подключены соответственно к выходам блоки сравнени и коммутатора, а . выходы - к одним из входов элементов И, :другйе входь Kdtopbix соединены с выходами блока управлени , входы регис ра адреса первой ошибки подключены соответЬтвенно к выходу счетчика адресо) входу блока управлени и. выходу индикатора нулевого состо ни счетчика оши бок, соединенного с счетчиком ошибок, входы которого подключены к выходам элементов И. На Чертеже изображена блок-схема предложенного устройства. Устройство содержит элемент И 1, имеющий выход 2, элемент И 3, элемен ты ИЛИ 4 и 5, счетчик 6 ошибок, который выполнен реверсивным, индикатор 7 нулевого состо ни счетчика ошибок, регистр 8 адреса первой ошибки, счетчик 9 контрольного кода, выполненный по схеме вычитающего счетчика с установо , ными входами; счетчик 10 адресов, блок 11 останова по aiartaHHdivty адресу, блок 12 останова по контрольному коду, блок 13 управлени , имеющий выход 14 выходной регистр 15, блок 16 сравнени , распределитель 17 Ийпупьсов, кото рый состоит вз коммутатора 18 и преоб разовател 19 кодов, служащего дл преобразовани парадлельного коца в пос ледовательный. К входам и выходам устройства подключаетс контролируемый блок 2О пам ти, который может быть либо блоком посто нной пам ти (БПП), либо блоком оперативной пам ти (БОН). Входы элементов ИЛИ 4 и 5 подключены соответственно к выходам блока 16 и коммутатора 18, выходы - к одним из входов элемэнтов И 1 и 3, другие входы которых соединены с выходами бЛока 13, входы регистра 8 подключень соответственно к выходу счетчика 1О, входу блока 13 и выходу индикатора 7, соединенного с счетчиком 6, входы которого подключены к выходам элементов И 1 и 3. , Устройство позвол ет осушествить общий контро;ть работоспособности блоков БПП и БОП, а также локализацию искажений информации в них. Устройство работает по следующему принципу: общий контроль работоспособности блока пам ти -.локализаци ошибок в нем. Рассмотрим в качестве примера работу устройства при контроле блока посто нной пам ти. Первоначально идет общ проверка работоспособности блока 2О (вы вление ошибок в информации или подтверждение исправности блока), дл этого внешнее автоматическое контролирующее устройство (ВАКУ) (ВАКУ и его св зи с устройством дл контрол пам ти не показаны ) устанавливает в счетчике 9 конт рольный код, предбтавл юший собой о&щее количество единиц всех разр дов контролируемого массива блока 2О, через коммутатор 18 подсоедин ет счетный вход счетчика 9 контрольного кода к выходу преобразовател 19 кодов, в счетчике 10 адресов устанавливает начальный адрес провер емого массива блока 20, конечный адрес которого устанавливает в блоке 11 останова по заданному агфесу. По команде Пуск блок 13 управлени начинает выдавать импульсы в блок 2О на считывание чисел из провер емого массива и на счетный вход счетчика 1О дл пересчета адресов провер емого массива . Считанные числа с выхода блока 2 О поступают на счетные входы выходного регистра 15 и на входы преобразовател 19 и коммутатора 18. Все единицы чисел в последовательном коде на выходе коммутатора 18 подаютс на счетный вход счетчика 9 контрольного кода, при этом в счетчике 9 происходит вычитание поступаюших единиц из ко1ггрольной суммы (контрольного копа), установленной в счетчике 9. Одаовременно происходит сравнение содержимого счетчика 10 адресов с конечным адресом, записанным в блоке 11 останови по заданному адресу, а блок 12 останова по контрольному коду, представл ющий собой, например индикатор нулевого состо ни . Следит за состо нием счетчика 9, и в выходном регистре 15 происходит поразр дное суммтфование по модулю дв всех считанных чисел. Подтверждение исправной работы блока 20 и прекра.щение контрол происход тогда, когда по вл ютс ошювременно сигналы Останов с выхода блока II останова по заданному ащэесу и С выхода блока 12 останова по контрольному коду. В этом случае блок 13 управлени передает в ВАКУ сигнал Запоминающий блок исправен. Сигнал с выхода блока 11 по вл етс тогда, когда содержимое счетчика 1О адресов сравниваетс с содержимым блока 11, т.е. тогда, когда проверен весь заданшлй массив блока 20. Сигнал с выхода блока 12 по вл ет с тогда, когда содержимое счетчика 9 будет равнйтьс нулю, т.е. тогда, когда количество считанных единиц всех чисел равн етс заданному коду по данному ма сиву блока 20. Неодновременное по вление сигналов Останов говорит о наличии искажений (ошибок) в считанной информации, т.е. о неисправной работе блока 20 в заданном массиве. При по влении на входе блока 13 управлени только одного из сигналов Останов работа по контролю блока 20 не прекращаетс , а в дальнейшем происх дит подсчет общего количества ошибок в считанной информации. Дл этого с выхода блока 13 управлени па один из входов элемента И 1 выдаетс сигнал, который открывает элемент И 1, после чего едкнтщы считанных чисел с выхода коммутатора 18 поступают не только :ш счетный вход счетчика О, но и через элемент ИЛИ 4, элемент. И 1 на один из счетных входов счетчика 6 ошибок,, при этом в счетчике 6 будет происходить суммирование искажений информации в считанных числах, количество которых ограничиваетс вторым сигналом Останов , поступающим в блок 13 управлени пибо от блока 11 остпнова по за- данному адресу, либо от блока 12 останова по контрольному коду. .Получив второй сигнал Останов блок 13 управлени снимает сигнал с входа элемента И 1 и прекращает контроль блока 20. Налггчие ошибок, записанных в счет чике б, определ етс индикатором 7, при этом на выходе индикатора 7 будет сигнал, обуславливающий формирование в блоке 13 управлени сигнала Блок пам ти неисправен, который поредпотс в ВАКУ. На этом заканчиваетс обшп проверка работоспособности блока 20. Дл поразр дной локализации ошибок в заданном массиве блока 20 из ВАКУ в блок 16 сравнени вводитс контрольна поразр дна сумма по модулю два всех чисел заданного массива, после чего происходит сравнение с поразр дной суммой по модулю два всех считанных чисел, зпфиксирова1гной в выходном регистре 15. Разр дь, в которых имелось почетное колггчество ошибок в считппной информации , определ ютс наличием сигналов па соответствующих разр дных выходах блока 16 сравнени (но гюказпны). Те разр ды блока 20, в котор 1х имелось четное количество ошибок, и разр ды , в которых не имелось пообшс искажений информации с помощью блока 10 сравнени обнаружить невозможно. Поэтому дальнейша поразр дна локализаци ошибок в блоке 2О происходит следующим образом. По Сигналу от ВАКУ леропаотс команда на последоватрлы1ую порпзр шгую проверку разр дов блока 2О, в которых зафиксированы ошибки по мопупю дпа. Процесс проверки блока 2О происходит аналогичпо описанному выиго, только, п этом случае, в счетчике О ко11Т)ольпого кода устанавливаетс коитрольЕш сумма единиц .провер емого разр да, п с помошыо коммутатора 18 подключаетс выход блока 20 провер емого разр да к счетному входу счетчика У контрольного кода. При по влении одного из сит-нолов . Останов блок 13 управлени нп один из входов элемоптп И 3 сигнал который открывает элемент И 3, после чего считанные единицы с .выхода коммутатора 18 поступают кпк по счотный вход счетчика 9, так и через элемент ИЛИ 5, элемент И 3 ип счетный пход счетчика 6 ошибок, при этом в счетчике 6 будет происходить вычитание ошибок провер емого разр да вз общего количес ва ошибок всех разр дов, зафиксированных при общем контроле блока 2О, Посл получени второго сигнала Останов блок 13 управлени снимает Сигнал с хода элемента И 3 и передает в ВАКУ сигнал об окончавви проверки;блока 2О по данному разр ду. Получав этот сиг- нал, ВАКУ передает команду на проверку следующего разр да. После последовательной проверки всех разр дов в которых обнаружены ошибки пб модулю два, и если при этом счетчик 6 ошибок установилс в нулевое состо ние, обнаруживаетс индикатором 7, на выхо де индикатора 7 по вл етс сигнал Останов контрол , вр этом блок 13 управлени передает в ВАКУсигнал Контроль БПП закончен в в 9тбм подтверждаетс безошибочность кон рол по модулю два. Если же в счетчщсе в ошибок аулевое состо ние не ycTaHOBAeiabi, то это. показывает, что контроль по модулю два не точный и в блоке имеютс разр ды с чётным количеством ошибок. Дл локализации ЭТИХ рйар доб произ Вордатс поочередна проверка оставшихс разр дов блока 20. Проверка заканчиваетс тогда, когда ечетчик 6 ошибок установитс в нулевое состо ние. Даль- нейша гфоверка БПП не вмеет смысла, так как локализованы все ошибки. В описанйом устройстве не тЬлько сокраоюетс врем на. локализацию ошиб но и отпадает необходимость контрол всех разр дов блока пам ти. Формула изобретени Устройство дл контрол пам ти, содержащее выходной регистр, вход которого подключен к входу устройства, а выход - к одному из входов блока сравнени , счетчик адресов, выходы которого соединены с входами блока останова по заданному адресу и одним из выходов устройства, а вход - с блоком управлени , коммутатор, входы которого подключены соответственно к выходу и Ъходу преобразовател кодов и входу устройства , а выход соединен с входом счетчика контрольного кода, выход которого подключен к входу блока останова по контрольному коду, другому входу блока сравнени и другому вькоду устройства, отличающеес тем, что, с целью повышени: быстродействи устройства , ою) содержит счетчик ошибок, регистр адреса первой ошибки, индикатор нулевого состо ни счетчика ошибок, элементы И и элементы ИЛИ, входы которых, подключены соответственно к выходам блока сравнени и коммутатора, выходы - к одним из входов элементов И, другие входы которых соедш1ены с вькодами блока управлени , входы регистра адреса первой ошибки подключены соответствейно к выходу счетчика а {фесов, входу блока управлени и выходу индикатора нулевого состо ни счетчира ошибок, соединенного с счетчиком ошибок, входы которого подключень к выходё1М эпемён тов И, Источншш информации, гфин тые во внимание при экспертизе 1.Авторское свидетельство СССР N9 357584, кл. Q 11 С 29/00, 1969. The invention relates to the field of antifreeze devices. A memory monitoring device is known, which contains an output register whose input is connected to the output of the memory block, and the output is connected to a comparison unit, an address counter, which bit outputs are connected to the stop unit by address and storage unit, and the output to the control unit . In this device, an evaluation of the operability of an array of cells in a memory block, defined by the start address, set in the address counter and the end address, followed by that in the stop block at the address, is made according to the result of modulo two of the read information from the control word. sum modulo two of all numbers of a given array. Ta- This evaluation of the operability of the memory unit does not allow detection of malfunctions with an even number of them in the bits of the controlled numbers. Т1з of known devices The closest technical solution to this invention is a memory control device containing an output register, the input of which is connected to the input of the device, and the output to one of the inputs of the comparison unit, an address counter, which connects to the inputs of the unit stop at a given address and one of the device outputs, and the input is connected to the control unit, a switch whose inputs are connected respectively to the output and input of the code converter and the device input, and the output is connected to the input of the counter the control code, the output of which is connected to the input of the stop block by the control code, another input of the comparison unit and another output of device 2. This yctpoftcTBo, when monitoring a fixed memory block, does not allow determining bits that have an even number of errors (information distortions) , and. the number of such bits; this, in turn, leads to an increase in the time control, so. as an OL. the location of all errors requires sequential checking of all bits of a memory block. Moreover, in this device, it is difficult to compare the results of the general test of the unit's performance with random control. When monitoring a RAM block, the general control of its operability (detection of the total number of errors) is not carried out and the array zone in which errors are detected is not determined. The purpose of the present invention is to improve the speed and simplify the device. The post goal is achieved by the fact that the device contains an error counter register of the address of the first error, an indicator of the zero state of the error counter, AND elements and OR elements whose inputs are connected respectively to the outputs of the comparison and switch blocks, as well. the outputs - to one of the inputs of the elements And,: the other input of Kdtopbix is connected to the outputs of the control unit, the inputs of the register of the first error address are connected respectively to the output of the counter address) input of the control unit and. the output of the zero state indicator of the error counter connected to the error counter, the inputs of which are connected to the outputs of elements I. The drawing shows a block diagram of the proposed device. The device contains an AND 1 element having an output of 2, an AND 3 element, OR elements 4 and 5, an error counter 6, which is reversible, an error counter zero state indicator 7, a first error address register 8, a check code counter 9, subtractive metering circuit with installed inputs; counter 10 addresses, block 11 stop by aiartaHdivty address, block 12 stop by control code, control block 13 having output 14 output register 15, comparison block 16, distributor 17 Iypupsov, which consists of switch 18 and converter 19 codes that serves to convert a parallel goat to a sequential one. A monitored memory block 2O is connected to the inputs and outputs of the device, which can be either a permanent memory unit (PPU) or a random access memory unit (BON). The inputs of the elements OR 4 and 5 are connected respectively to the outputs of block 16 and switch 18, the outputs to one of the inputs of elements 1 and 3, the other inputs of which are connected to the outputs of block 13, the inputs of register 8 are connected respectively to the output of counter 1O, to the input of block 13 and the output of the indicator 7 connected to the counter 6, the inputs of which are connected to the outputs of the elements I 1 and 3. The device allows the overall monitoring of the health of the BPP and BOP units, as well as the localization of information distortions in them. The device operates according to the following principle: general control of the operability of the memory block; error localization in it. Consider as an example the operation of the device when monitoring a block of permanent memory. Initially, a general check of the operability of the block 2O (detection of errors in the information or confirmation of the health of the block) is carried out; for this, the external automatic monitoring device (BAKU) (BAKU and its communication with the device for memory control are not shown) establishes in the counter 9 a control code The predbtavuschiy the most & the number of units of all bits of the monitored array of the block 2O, through the switch 18 connects the counting input of the counter 9 of the control code to the output of the converter 19 codes, in the counter 10 addresses set a start address is checked emogo array block 20, which sets the end address in block 11 is stopped for a predetermined agfesu. On the Start command, the control unit 13 starts to give pulses to the block 2O to read numbers from the array under test and to the counting input of the counter 1O to recalculate the addresses of the array under test. The read numbers from the output of block 2 O are fed to the counting inputs of the output register 15 and to the inputs of the converter 19 and the switch 18. All units of numbers in the serial code at the output of the switch 18 are fed to the counting input of the counter 9 of the control code, while in the counter 9 the incoming signals are subtracted units of the congruent sum (control cop) installed in counter 9. At a time, the contents of the 10 address counter are compared with the end address recorded in block 11, stop at the specified address, and block 12, stop by counter Permanent code, for example, a zero state indicator. It monitors the state of counter 9, and in output register 15 there is a bitwise modulo two of all the read numbers. Confirmation of the correct operation of block 20 and the termination of control occurs when stop signals from the output of block II stop at the specified value and C output of block 12 stop at the check code appear. In this case, the control unit 13 transmits the signal to the WAKU. The memory unit is operational. The signal from the output of block 11 appears when the contents of address counter 1O are compared with the contents of block 11, i.e. when the entire specified array of block 20 is checked. The signal from the output of block 12 appears with when the contents of counter 9 are zero, i.e. when the number of read units of all numbers is equal to a given code in a given array of block 20. The non-simultaneous appearance of Stop signals indicates the presence of distortions (errors) in the read information, i.e. about the malfunction of unit 20 in a given array. When only one of the signals appears at the input of the control unit 13, the monitoring operation of the unit 20 does not stop, and then the total number of errors in the read information is counted. To do this, from the output of control unit 13, one of the inputs of the element I 1 is given a signal that opens the element AND 1, after which several read numbers from the output of the switch 18 are received not only: w the counting input of the counter O, but also through the element OR 4, the element . And 1 to one of the counting inputs of the counter 6 errors, while in the counter 6 there will be a summation of information distortions in a few numbers, the number of which is limited by the second Stop signal, which enters the control unit 13 from either the unit 11 at the given address, or from block 12 stop on the control code. Having received the second signal, the control block 13 removes the signal from the input of the element I 1 and stops monitoring the block 20. The error recorded in the count b is determined by the indicator 7, while the output of the indicator 7 will be the signal causing the formation in control 13 Signal The memory block is faulty, which is lost in WACU. This completes the bash check of the operation of block 20. For a bitwise localization of errors in a given array of block 20 from BAKA, a block of sum modulo two all of the numbers of a given array is entered into a comparison block 16, after which a comparison of the modulo by bit is made. read numbers that are fixed in the output register 15. The discharge, in which there was an honorable number of errors in the read information, is determined by the presence of signals on the corresponding discharge outputs of the comparison unit 16 (but zpny). Those bits of block 20, in which 1x there was an even number of errors, and bits in which there were no distortions of information with the help of block 10 of comparison cannot be detected. Therefore, the subsequent location of the error localization in the block 2O occurs as follows. According to the Signal from VAKU, the Leropacks team is instructed to follow the PORRD to check the bits of the 2O block, in which errors have been recorded by command line. The verification process of block 2O occurs in the same manner as described, only, in this case, counter O co11T) of the code establishes a coirpolation of the units of the checked discharge, the output of block 20 of the inspected discharge is connected to the counter input of counter 20 control code. When one of the sit-nols appears. The control unit 13 of the NP stops one of the inputs of the element 3 AND which opens the element 3, after which only a few units from the output of the switch 18 arrive at the counter input of the counter 9, or through the element OR 5, the element 3 of the counter counting flow 6 errors, while in the counter 6 the errors of the checked bit will be subtracted by taking the total number of errors of all bits recorded during the common control of the block 2O, after receiving the second signal. The control block 13 removes the signal from the AND 3 stroke and sends it to the HACK signal about ok nchavvi verification; 2O block on the bit row. Having received this signal, WAKU sends a command to check the next bit. After a sequential check of all bits in which errors are detected by module two, and if the error counter 6 is set to the zero state, is detected by indicator 7, the monitoring stop signal appears at the output of indicator 7, and the control unit 13 transmits to VACUsignal The BPP control ended at 9TBM confirms the accuracy of the module modulo two. If the counting error in the error state is not the ycTaHOBAeiabi, then it is. shows that the modulo two control is not accurate and there are bits with an even number of errors in the block. In order to localize THIS RYAR ADD PRODUCT, Worddat alternately checks the remaining bits of block 20. The check is completed when the 6 error handler is set to the zero state. Further, the BPP gfover does not make sense, since all errors are localized. In the described device, the time is not shortened. localization is wrong and there is no need to control all bits of the memory block. Claims A memory monitoring device containing an output register whose input is connected to the device input and an output to one of the inputs of the comparison unit, an address counter whose outputs are connected to the inputs of the stop unit at the specified address and one of the device outputs, and input - with the control unit, the switch, the inputs of which are connected respectively to the output and the output of the code converter and the device input, and the output is connected to the input of the control code counter, the output of which is connected to the input of the stop unit at the end the old code, another input of the comparison unit and another device code, characterized in that, for the purpose of increasing: device performance, oy) contains an error counter, the first error address register, the zero indicator of the error counter, AND elements and OR elements whose inputs , are connected respectively to the outputs of the comparison unit and the switch, the outputs to one of the inputs of the AND elements, the other inputs of which are connected to the codes of the control unit, the inputs of the register of the address of the first error are connected respectively to the output of the counter a the output of the control unit and the output of the zero indicator of the error counter connected to the error counter, the inputs of which are connected to the output I and Source Information, are given into account during the examination 1. USSR author's certificate N9 357584, cl. Q 11 C 29/00, 1969.
2.Авторское свидетельство СССР N9 41353О, кл. Q 11 С 29/ОО, 1972 (прототип).2. USSR author's certificate N9 41353O, cl. Q 11 C 29 / OO, 1972 (prototype).