Claims (2)
.- . Изобретение относитс к области вы . числительной техники и может использоватьс дл контрол запоминающих устройств (ЗУ). Известно устройство дл контрол запоминающих устройств, содержащее адресные блоки, блоки анализа, сравнени и регистрации, позвол ющее форми ровать разные тестовые последователь- носта l . Н(вдостатком его вл етс невозможность формировани режимов, обеспечи веющих диагностику сбоев и отказов. Наиболее близким техническим реше- вием к предлагаемому изобретению вл етс устройство дл контрол блоков пам ти, которое содержит счетчик, подключенный к блоку формировани адресов , .коммутатор, счетчик циклов, , ключенный к узлу сравнени циклов и узлу сравнени адресов, счетчик адресных операций и блок сравнени количес ва циклов 2.Прин та структура бло кй Ядресации позвол ет реализовать динамические тесты,бегающа 1 или О, шахматный пор док и переменное циклирование. Недостатком известного устройства вл етс то, что оно не может формировать режим циклического обращени к тестируемому блоку пам ти по выбранной паре адресов., Целью изобретени вл етс расишрение функциональнь1х возможностей путем формировани режима циклического обращени по паре адресов. Это достигаетс тем, что в устройстве дл контрол блоков пам ти, содержащее блок управлени , соединенный со счетчиками и коммутатором адресных кодов, выход которого вл етс выхо4ЬМ устройства, введены коммутатор адресов цикла, входы которого под1(лючеш 1 к выходам блока управлени , и блок сравнени , первый вход которого подключен к выходу коммутатора адресных кодов, второй вход подключен к выходу коммута3 тора адресов цикла, третий вход подклю нен к выходу блока управлегш , вход ко рого подключен к выходу блока сравнени . , На чертеже представлена структурнй электрическа схема устройства дл ; сонтрол блоков пам ти. J.:/-; Устройство дл контрол блоков пам ти содержит блок управлени 1, счетчик 2 (текущего адреса проверки А1 счетчик 3 (адреса хранени тестового, слова А2), коммутатор адресов цикла 4, коммутатор адресных кодов 5, блок сравнени 6, контролируемое запоминак)щее устройство 7. Устройство работает следующим образом . Дл задани перечисленных тестоы 1Х программ обращени к запоминающему устройству 7 по адресам А1 и А2 должны чередоватьс . Блок управлени 1 в соответствии с алгоритмом выбранного теста выдает на коммутатор адрес ных кодов 5 сигнал, разрещающий поочередное прохождение к контролируемому запоминающему устройству 7 и блоку сравнени 6 адресного кода А1 или А2 счетчика 2 или 3, а также измен е состо ние счетчиков 2 и 3. По тому же сигналу с блока управлени 1 через коммутатор адресов цикла 4 на блок сравнени 6 поочередно проход т два адреса, набранные на клавишах блока управлени 1. Таким образом, на блок сравнени 6с коммутаторов 4 и 5 . переменно проход т или адрес А2 хранени тестового слова и первый адрес А1, набранный на клавищах блока управ лени 1, или текущий адрес А1 и второ адрес А2, набранный на клавишах блока управлени 1. Когда адрес А2 становитс первому адресу А1, на ранному на клавишах блока управлени блок сравнени 6, по сигналу с блока управлени 1, формирует сигнал равенс ва этих адресов и запоминает его до тех пор, пока не станут равным а/фес 1. И второй адрес .А2, набранный на клавишахблока управлени 1. В момент, когда станов тс равными обе пары вцрвсов, блок сравнени 6 формирует сигнал, по когорому блок управлени 1 прекращает изменение состо ни счет чйков 2 и 3. Обращение к запоминающему устройству 7 идет теперь по неизменным адаесам AJ. и А2, равным адреса), набранным на клавишах блока управлени OcHOBHbOvf преимуществом изобретени вл етс возможность формировани режима циклического обращени по паре адресов и контрол адресного перехода . Формула изобретени Устройство дл контрол блоков пам ти , содержащее блок управлени , соединенный со счетчиками и коммутатором адресных кодов, выход которого вл етс выходом устройства, отличающеес тем, что, с целью расщирени функциональных возможностей за счет формировани режима циклического обращени по даре адресов, в него введены коммутатор адресов цикла, входы которого подключены к выходам блок управлени , и блок сравнени , первый вход которого подключен к выходу коммутатора адресных кодов, второй вход подключен к выходу коммутатора адресов цикла, третий вход подключен к выходу блока управлени , вход которого подключен к выходу блока сравнени . Источники информации, прин тые во внимание при экспертизе 1.Авторское, свидетельство СССР № 5О425О, кл. G 11 С 29/ОО, 25.02.76. .-. This invention relates to the field of you. numerals and can be used to control storage devices. A device for controlling memory devices is known, which contains address blocks, analysis, comparison and recording blocks, which allow the formation of different test sequences l. H (in the end, it is impossible to form modes that provide diagnostics for failures and failures. The closest technical solution to the present invention is a device for monitoring memory blocks that contains a counter connected to an address generation unit. Switch, loop counter , connected to the loop comparison node and the address comparison node, the address operation counter and the number of cycles comparison block 2. The structure of the Kernel block allows the dynamic tests to run 1 or O, chess order and variable cycling. A disadvantage of the known device is that it cannot form a cyclic access to the test memory block by a selected address pair. The invention aims to improve the functionality of the ability by generating a cyclic addressing mode by address pair. This is achieved by the fact that, in a device for controlling memory blocks, there is a control unit connected to counters and an address code switch, the output of which is the output of the device, A cycle address switch has been entered, the inputs of which are under1 (L1 to the outputs of the control unit, and a comparison unit, the first input of which is connected to the switch output of the address codes, the second input is connected to the output of the cycle address switch; 3 which is connected to the output of the comparison unit. The drawing shows the electrical circuit diagram of the device for; monitoring memory blocks. J.:/-; The device for monitoring the memory blocks contains the control unit 1, the counter 2 (the current verification address A1, the counter 3 (storage addresses of the test word A2), the loop address switch 4, the address code switch 5, the comparison block 6, the memory being monitored) 7. The device works as follows. To set up the listed doughs, the 1X programs for accessing the memory device 7 at addresses A1 and A2 must be interleaved. The control unit 1, in accordance with the algorithm of the selected test, sends address codes 5 to the switch, allowing a sequential passage of the counter 2 or 3 to the monitored storage device 7 and the comparison unit 6 of the address code A1 or A2, as well as the state of the counters 2 and 3 By the same signal from the control unit 1, through the address switch of cycle 4 to the comparison unit 6, two addresses alternately dialed on the keys of the control unit 1. Thus, the comparison unit 6c of the switches 4 and 5. variablely passes either the test word storage address A2 and the first address A1 typed on the keys of the control unit 1, or the current address A1 and the second address A2 typed on the keys of the control unit 1. When address A2 becomes the first address A1, on the early key the control unit of the comparison unit 6, according to the signal from the control unit 1, generates a signal equal to these addresses and remembers it until it becomes equal to a / feus 1. And the second address .A2 typed on the keys of the control unit 1. At the moment when both pairs are equal, the block is Neny 6 generates a signal on Kogoro control unit 1 stops the state change account chykov 2 and 3. Contacting the storage device 7 is now the same on adaesam AJ. and A2, equal to the address), typed on the keys of the control block OcHOBHbOvf, an advantage of the invention is the possibility of forming a cyclic address mode on a pair of addresses and controlling the address transition. An apparatus for monitoring memory blocks, comprising a control unit connected to counters and an address code switch, the output of which is an output of a device, characterized in that, in order to extend the functionality by forming a cyclic address-addressing mode, A switch of the loop addresses, the inputs of which are connected to the outputs of the control unit, and a comparison unit, the first input of which is connected to the output of the address codes switch, the second input is connected to the output ommutatora address cycle, a third input connected to the output of the control unit, the input of which is connected to the output of the comparison unit. Sources of information taken into account in the examination 1. Avtorskoe, certificate of the USSR No. 5О425О, cl. G 11 C 29 / OO, 02.27.76.
2..Авторское свидетельство СССР N9 526954, кл. Q 11 С 29/00, 30.08.76 (лрототип).2..The author's certificate of the USSR N9 526954, cl. Q 11 C 29/00, 08/30/76 (lrotype).