SU675423A1 - Цифровое множительное устройство - Google Patents
Цифровое множительное устройствоInfo
- Publication number
- SU675423A1 SU675423A1 SU772505851A SU2505851A SU675423A1 SU 675423 A1 SU675423 A1 SU 675423A1 SU 772505851 A SU772505851 A SU 772505851A SU 2505851 A SU2505851 A SU 2505851A SU 675423 A1 SU675423 A1 SU 675423A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- multiplicand
- register
- code
- multiplier
- digital multiplier
- Prior art date
Links
Landscapes
- Complex Calculations (AREA)
Description
(54) ЦИФРОВОЕ МНОЖИТЕЛЬНОЕ УСТРОЙСТВО
На чертеже представлена блок-схема икфрового множительного устройства.
Устройство содержит параллельный п разр дный регистр 1 множител , сдвиговый п разркдный регистр 2 множимого, элемент И 3, элемент ИЛИ 4, коммутатор 5, элементы И 6 коммутатора 5, п входовый последовательный сумматор 7, элемент И 8, шины 9 дл подачи параллельного кода множимого, блок 10 управлени , вырабатывающий управл ющие серии импульсов .
Работа устройства может быть показана на /примере умножени двух четырехразр дных
двоичных чисел, представленных кодами с фик . сированной зап той , а1а2аза4 и ,
В1В2ВзВ4Предварительно перед началом умножени .двух четырехразр дных чисел множитель парал . лельным кодом, а множимое последовательным кодом записываютс в соответствующие регистры .
ПрЬ;цесс умножени четырехразр дного двоичного числа А О, aiajasai на четырёхразр дное двоичное число BcBjB2B3B4 осуществл етс путем подачи на элементы И 6 коммутатора 5 так ,тов TI, tj, Тз, Т.4, TS и Тб серий F1-8. При , как на первых информационных входах элементов И 6с коммутатора 5потенциальные сигналы, соответствующие коду множител , присутствуют втечение всего времени умноже . ни , так и на вторых )ормационных входах коммутатора 5 потенциальные сигналы, соответствующие коду множимого, присутствуют Ое- чение всего времени умножени . Одрако, если код множител не мен ет своей позиции в регистре множител 1 в процессе умножени , то код множимого посто нного перемещаетс по регистру множимого 2, причем в течение действи управл ющих серий обратна св зь в регистре множимого 2 действует (что соответствует получеюно четырех младщих разр дов произведени Cs, Cg, с и Св) и выход сумматора 7 забпскирован, а в течение действи управл ющих серий FS-S обратна св зь в регистре множимого 2 блокируетс и информаци на
вход решстра множимого 2 (старпгие разр ды произведени С|, Cj, Сз и с) поступает с выхода сумматора 7.
На входы сумматора 7 информаци поступает с выходов элементов И 6.
Предлагаемое устройство требует дл своего построени меньшее количество оборудовани , так как требуетс меньщее количество элементов И дл посторбени коммутатора, отсутствуют злеме}1ты И на выходах регистра множител и используетс п входовый последовательный сумматор вместо параллельного (2п-1) разр дного. Быстродействие устройства при этом не понижаетс .
Claims (2)
1. Карцев М. А. Арифметика цифровых мащин . М.,Наука 1969, с. 460-465.
2. Авторское свидетельство СССР N 482740, кл. G 06 F 7/52, 1973.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU772505851A SU675423A1 (ru) | 1977-07-05 | 1977-07-05 | Цифровое множительное устройство |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| SU772505851A SU675423A1 (ru) | 1977-07-05 | 1977-07-05 | Цифровое множительное устройство |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| SU675423A1 true SU675423A1 (ru) | 1979-07-25 |
Family
ID=20717293
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| SU772505851A SU675423A1 (ru) | 1977-07-05 | 1977-07-05 | Цифровое множительное устройство |
Country Status (1)
| Country | Link |
|---|---|
| SU (1) | SU675423A1 (ru) |
-
1977
- 1977-07-05 SU SU772505851A patent/SU675423A1/ru active
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| SU675423A1 (ru) | Цифровое множительное устройство | |
| SU734669A1 (ru) | Преобразователь правильной двоичной дроби в двоично-дес тичную дробь и целых двоично-дес тичных чисел в двоичные | |
| SU731436A1 (ru) | Двоично-дес тичное арифметическое устройство | |
| SU991418A2 (ru) | Устройство дл умножени двух N-разр дных чисел | |
| SU860053A1 (ru) | Преобразователь двоично-дес тичной дроби в двоичную дробь | |
| SU593211A1 (ru) | Цифровое вычислительное устройство | |
| SU1185328A1 (ru) | Устройство дл умножени | |
| SU855657A1 (ru) | Двоичный умножитель | |
| SU959069A1 (ru) | Последовательный цифровой сумматор | |
| JPS5934197Y2 (ja) | カウンタ装置 | |
| SU1005035A1 (ru) | Устройство дл умножени | |
| SU805304A1 (ru) | Устройство дл вычислени сумм произведений | |
| SU746507A1 (ru) | Арифметическое устройство | |
| SU744546A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный код | |
| SU1672440A1 (ru) | Устройство дл делени | |
| SU822181A1 (ru) | Устройство дл умножени чиселВ дОпОлНиТЕльНыХ КОдАХ | |
| SU813418A1 (ru) | Устройство дл умножени двоичныхчиСЕл B дОпОлНиТЕльНыХ КОдАХ | |
| SU1667259A1 (ru) | Преобразователь двоичного кода в двоично-дес тичный | |
| SU1718215A1 (ru) | Устройство дл выполнени векторно-скал рных операций над действительными числами | |
| SU664171A1 (ru) | Арифметическое устройство | |
| SU491946A1 (ru) | Устройство дл извлечени корн -ой степени | |
| SU809151A1 (ru) | Преобразователь двоично-дес тичногоКОдА B дВОичНый КОд | |
| SU1034175A1 (ru) | Преобразователь кода в частоту | |
| SU1714585A1 (ru) | Универсальный операционный блок | |
| SU1497614A1 (ru) | Устройство дл делени двоичных чисел |