SU586458A1

SU586458A1 - Digital computer function converter

Info

Publication number: SU586458A1
Application number: SU752199618A
Authority: SU
Inventors: Анатолий Леонидович Рейхенберг; Раиса Яковлевна Шевченко
Original assignee: Предприятие П/Я А-3327
Priority date: 1975-12-15
Filing date: 1975-12-15
Publication date: 1977-12-30

Description

га, блок 8 задани показател корн , блок 9 анализа сходимости и блок 10 управлени .ha, block 8 of the assignment of the index root, block 9 of the analysis of convergence and block 10 of the control.

Работает преобразователь следующим образом .The converter works as follows.

Первоначально в первый регистр 4 сдвига заноситс дополнительный код аргумента у, в третий регистр 6 сдвига - ир мой код аргумента X, а во второй регистр 5 сдвига - пр мой код второго аргумента у. Включаетс генератор импульсов в блоке 10 управлени , В любой i, /-Й итерации с выхода блока 10 выдаетс сери (последовательность) сдвигающих тактовых импульсов дл сдвига содержани четвертого регистра 7 сдвига на / разр дов вправо и значений Xj.j в блоке 8, а также продвижени значений содержаний сдвигающих регистров 4-7 и значени Ai,j из блока 8 на входы сумматоров-вычитателей 1-3. Результаты каждой итерации записываютс с выходов сумматоров-вычитателей 1-3 младщими разр дами вперед в освобождающиес при сдвиге старщие разр ды регистров 4-6 и продвигаютс в сторону младщих разр дов этих регистров. В конце каждой итерации в блоке 9 определ етс очередна цифра qi,j (по зиаку содержани регистра 4 сдвига), котора выдаетс с второго выхода блока 9 на управл ющие входы сумматоров-вычитателей 1-3. При 9i,j + l сумматор-вычитатель 1 работает в режиме вычитани , сумматоры-вычитатели 3, 2 - в режиме сложени . При qi,j - 1 их режим работы замен етс на обратный. Блок 9 анализа сходимости определ ет изменение знака цифры и при перемене знака подает со своего третьего выхода на второй вход блока 10 управлени сигнал перехода к следующему значению i. Когда содержание первого регистра сдвига равно нулю, от блока 9 поступает на первый вход блока 10 сигнал останова. Блок 10 перестает выдавать тактовые импульсы, процесс вычислени закончен и в третьем регистре 6 находитс значение искомой функции.Initially, in the first shift register 4, the additional code of the argument y is entered, in the third shift register 6, the irregular code of the argument X, and in the second shift register 5, the direct code of the second argument y. The pulse generator in the control block 10 is turned on. At any i, / -th iteration from the output of block 10, a series (sequence) of shifting clock pulses is output to shift the contents of the fourth shift register 7 to the / bits to the right and Xj.j values in block 8, and also advancing the values of the contents of the shift registers 4-7 and the values of Ai, j from block 8 to the inputs of adders-subtractors 1-3. The results of each iteration are recorded from the outputs of the adders-subtractors 1-3 lower-order bits to the leading bits of the registers 4-6 that are released during the shift and move towards the lower-order bits of these registers. At the end of each iteration in block 9, the next digit qi, j is determined (in terms of the ziak of the shift register 4), which is output from the second output of block 9 to the control inputs of adders-subtractors 1-3. At 9i, j + l, adder-subtractor 1 operates in subtraction mode, adders-subtractors 3, 2 - in addition mode. When qi, j - 1, their mode of operation is replaced by the opposite. The convergence analysis unit 9 determines the change in the sign of the digit and, when the sign changes, supplies from its third output to the second input of the control unit 10 a transition signal to the next value i. When the content of the first shift register is zero, from block 9, a stop signal is fed to the first input of block 10. Block 10 ceases to emit clock pulses, the calculation process is completed, and the value of the function sought is found in the third register 6.

Максимальное врем вычислени функции в тактах равно Т 1акс п(п-{-т). Однако благодар асинхронному режиму работы дл больщинства значений аргумента у врем вычислени Г.Тмакс, что значительно меньще времени вычислени известными способами при сравнимых затратах аппаратуры.The maximum time for calculating the function in cycles is T 1ax n (n - {- m). However, due to the asynchronous mode of operation, for the most part of the argument values for the computation time of G.Tmax, which is significantly less than the computation time by known methods with comparable hardware costs.

Предлагаемый цифровой функциональный преобразователь с унифицированной параллельно-последовательной структурой обладает простотой схемных решений из стандартных цифровых элементов и относительно высокой однородностью и регул рностью, что позвол етThe proposed digital functional converter with a unified parallel-serial structure has the simplicity of circuit solutions from standard digital elements and relatively high uniformity and regularity, which allows

полностью использовать возможности современной интегральной технологии дл реализации в виде одной больщой интегральной схемы. Предлагаемый цифровой функциональный преобразователь совмещает противоречивые требовани повыщени надежности , быстродействи , унификации и технологичности структуры, снижени аппаратурных затрат и обеспечивает оптимальное использование аппаратуры.make full use of the capabilities of modern integrated technology for implementation in the form of one large integrated circuit. The proposed digital functional converter combines the contradictory requirements of increasing reliability, speed, unification and manufacturability of the structure, reducing hardware costs and ensures optimum use of the equipment.

Claims

1. USSR author's certificate No. 517021, cl. G 06F 7/38, 1974.

2. USSR author's certificate No. 491129, class O 06F 15/32, 1971.

e