(54) ПРОЦЕеСОР Цель нзобретенн - повышение быстродействи . Поставленна цель достигаетс тем, что Лревложенный процессор соцержнт дешифратор w регистр. Кодовый вход дешифратора соединен с выходом второго-блока магазинной пам ти. Управл ющие входы дешифратора, регштра и блока пам ти соединены с четвертым выходом блока выработки управл ющих сигналов. Первый выход дешифратора соединен с информационным входом регистра выход которого соединен с информационным входом блока пам ти. Г горой выход дешифр тора соединен с третьим входом арифметико-логического бпока,а бпок пам ти выпоп-. / нен в виде блока ассоциативной пам ти. Структурна схема процессора представлена на чертеже. „ Процессор .содержит арифметико-логический блок 1, блок пам ти 2, регистр 3, дешифратор 4, первый блок 5 магазинной пам ти, блок 6 сравнени приоритетов символов , регистр кода операции 7, блок 8 выработки управл ющих сигналов, второй блок 9 магазинной пам ти и блок синхронизации 10. Процессор работает следующим образом. Задача, записанна на алгоритмическом зыке, последовательно, символ за символом , вводитс в процессор так, что функциональные символы и разделители поступают по входу 11 в блок б, а операнды (переменные и числа) по входу 12 в блок 9 В блоке 6 происходит анализ символов путем сравнени приоритетов символа на входе блока 6 и очередного символа наход щегос на выходе блока 5, Если символ на входе блока 6 имеет болыиий приоритет , то он записываетс в блок 5, и начинаетс следующего символа, поступившего на вход блока 6, В противном случае на блоке 5 извлекаетс очередной символ и записываетс в регистр кода операции 7, после чего начинаетс анализ очередного символа. Регистр кода операции 7 вырабатывает код операции, соответствующий функвиональ ному символу, записанному в этом регистре По выработанному коду операции блок 8 выработки управл ющих символов выдаёт последовательность управЛ кйди е символов, синхронизированных блоком синхронизации 10, По коду операции равно (например, ij 5) из блока 9 извлекаетс наход щеес там очередное число, которое записываетс в дешифратор 4, а затем переписываетс в регистр 3, В это врем в дешифратор 4 из блока 9 записывпетс;; символ очередной пе- еменной, после чего в регистре 3 формиуетс слово, состо щее из символа операна (у ) и его значени (5). Сформированное слово I -«записываетс в блок пам ти 2 ассоиативного типа. По другим кодам операции, когда треуетс вычислить значение какой-либо функии , из блока 9 по соответствующему коду операции извлекаетс очерёдаой операнд, оторый записываетс в дешифратор 4, где нализируетс . Если операнд вл етс числом или логическим значением, то он передаетс на вход блока 1, где обрабатываетс . Если операнд вл етс буквенным симолом , то он передаетс в регистр 3, затем передаетс В блок пам ти 2 как ассоциативный признак, по которому «ищетс чейка пам ти, в которой хранитс значение операнда. После того как это значение найдено, оно переда;етс на вход блока 1 дл обработки в соответствии с кодом операции. После вычислени функции, код операции которой находитс в регистре кода операции Т, ее значение передаетс в блок 9 дл использовани его в качестве очередного операнда при вычислении соответствующей функции. Процессор работает по описанному алгоритму до окончани решени всей задачи. Предложенное уетройство позвол ет упростить программироёанйе:,йаучно-технических задач и уменьшить ЬреМ ha выборку операндов из оперативно уменьшает врем на решение и увеличивает быстродействие в 1,5 раза. Ф О р м у л.1а из о б р е т е н и Процессор, содержащий арифметико-логический блок, первый и второй входы которого соединены с первыми выходами Слока пам$рги и блока выработки управл ющих сигналов , блок сравнени приоритетов символов . Первый выход которого соединен через регистр кода операции с первым входом блока выработки управл ющих сигналов, первый блок магазинной пам ти, вход и выход которого соединены соответственно со вторым выходом и первым входом блока срав-нени приоритетов символов, второй блок магазинной пам ти, первый вход которого соединен с первым входом процессора и выходом арифметико-логического блока, блок синхршизаШ.и, выход которого соединен со вторым входом блока выработки управл ющих сигналов,; причем второй и третий входь блока сравнени приоритетов символов и второй вход второго блока магазинной пам ти соеаинены соответственно со вторым входом процессора, со вторым и третьим выходами блока выработки управл ющих сигналов, а второй выход блока пам ти вл етс выходом процессора, от личающийс тем, что, с целью п вышени быстродействи , он содержит дешифратор и регистр; причем кодовый вход дешифратора соединен с выходом второго блока магазинной пам ти; управл ющие вхо ды дешифратора, регистра и блока пам ти соединены с четвертым выходом блока выработки управл ющих сигналов; первый вых дешифратора соединен с информационным
12 входом регистра, выход которого соединен с информационным входом блока пам ти; второй выход дешифратора соединен с третьим входом арифметико-логического блока, а блок пам ти выполнен в виде блока ассоциативной пам ти. Источники информации, прин тые во внимание при экспертизе: 1. Каган Б. М,, Каневский М. М, Цифровые вычислительные машивьг.-и системы;. ;М., Энерги . 1974, с. 385, рис. 5-27. 2. За вка № 2324477/24, кл.-бОб э/ОО от О2.76, по которой подготовлено положительное решение.