SU558400A1 - Voltage level conversion device - Google Patents
Voltage level conversion deviceInfo
- Publication number
- SU558400A1 SU558400A1 SU2328150A SU2328150A SU558400A1 SU 558400 A1 SU558400 A1 SU 558400A1 SU 2328150 A SU2328150 A SU 2328150A SU 2328150 A SU2328150 A SU 2328150A SU 558400 A1 SU558400 A1 SU 558400A1
- Authority
- SU
- USSR - Soviet Union
- Prior art keywords
- transistor
- inverter
- transistors
- bus
- voltage
- Prior art date
Links
Landscapes
- Logic Circuits (AREA)
Description
1one
Изобретение относитс к области электроники , в частности, к импульсной технике и предназначено дл применени в интегральных цифровых схемах.The invention relates to the field of electronics, in particular, to a pulse technique and is intended for use in integrated digital circuits.
Известно устройство преобразовани уровней напр жени , представл ющее собой обычный ключевой каскад на дополн ющих МДП-транзисторах с большим отношением удельных крутизн переключающего и нагрузочного транзисторов.A device for converting voltage levels is known, which is a common key cascade on complementary MOSFETs with a high ratio of specific steepness of switching and load transistors.
Такой ключевой каскад в одном из логических состо ний потребл ет значительную мощность.Such a key stage in one of the logical states consumes significant power.
Известно устройство преобразовани уровней напр жени , содержащее два сложных инвертора на дополн ющих МДПтранзисторах , в котором истоки переключающих транзисторов первого и второго сложного инвертора подключены к шине нулевого потенциала, затворы - к пр мому и инверсному входам, а стоки - к инверсному и пр мому выходам схе.мы соответственно, истоки нагрузочных транзисторов первого и второго сложных инверторов подключены к шине питани , затворы - к пр мому и инверсному выходам, а стоки - к инверсному и пр мому выходам схемы соответственно.A device for converting voltage levels is known, which contains two complex inverters on complementary MDPtransistors, in which the sources of the switching transistors of the first and second complex inverters are connected to the zero potential bus, the gates to the forward and inverse inputs, and the outlets to the inverse and direct outputs respectively, the sources of the load transistors of the first and second complex inverters are connected to the power bus, the gates to the direct and inverse outputs, and the drain to the inverse and direct outputs of the circuit correspond to venno.
Недостатком этого устройства преобразовани уровней напр жени вл етс узка The disadvantage of this device is the conversion of voltage levels is narrow
область применени и низкое быстродействие .field of application and low speed.
Целью изобретени вл етс расширение функциональных возможностей и повышение Оыстродействи схемы преобразовани уровней напр жени .The aim of the invention is to enhance the functionality and increase the Silence of the voltage conversion circuit.
Дл этого в устройство преобразовани напр жени , содерл ащее два инвертора наTo do this, a voltage conversion device containing two inverters per
МДП-транзисторах, причем исток переключающего транзистора первого инвертора подключен к шине нулевого потенциала, затвор - к входной шине, а сток - к затвору нагрузочного транзистора второго инвертора,MIS transistors, with the source of the switching transistor of the first inverter connected to the zero potential bus, the gate to the input bus, and the drain to the gate of the load transistor of the second inverter,
сток переключающего транзистора второго инвертора - с затвором нагрузочного транзистора первого инвертора и стоком нагрузочного транзистора второго инвертора, истоки нагрузочных транзисторов подключены кthe drain of the switching transistor of the second inverter - with the gate of the load transistor of the first inverter and the drain of the load transistor of the second inverter; the sources of the load transistors are connected to
шине питани , введен дополнительный нагрузочный транзистор, сток которого подключен к стоку переключающего транзистора первого инвертора, исток - к стоку нагрузочного транзистора первого инвертора, а затвор-кbus, introduced an additional load transistor, the drain of which is connected to the drain of the switching transistor of the first inverter, the source to the drain of the load transistor of the first inverter, and the gate
входной шине, кроме того, исток переключающего транзистора второго инвертора подключен к входной шине, а затвор - к дополнительной шине иитани . На чертел е показана принципиальна схема предлагаемого устройства.the input bus, in addition, the source of the switching transistor of the second inverter is connected to the input bus, and the gate to the additional bus iitani. The drawing shows the schematic diagram of the proposed device.
Устройство содержит нагрузочные транзисторы 1, 2; переключающие транзисторы 3, 4; дополнительный нагрузочный транзистор 5; входную шину 6; инверсный и пр люй выходы 7, 8 соответственно; шину 9- источника питани ; шину 10 нулевого потенциала; идииу 11 дополиительного источника питани .The device contains a load transistors 1, 2; switching transistors 3, 4; additional load transistor 5; input bus 6; inverse and direct outputs 7, 8, respectively; bus 9 - power supply; bus 10 zero potential; idiu 11 supplementary power source.
Транзисторы 1, 3 образуют первый инвертор , а транзисторы 2, 4 образуют второй инвертор .Transistors 1, 3 form the first inverter, and transistors 2, 4 form the second inverter.
Устройство работает следуюш,им образом.The device works in the following way.
Пусть в исходном состо нии уровень на входной шине 6 устройства соответствует логическому «О. При этом транзисторы 2 и 3 закрыты, транзисторы 1, 4 и 5 открыты, а уровни иа пр мом и инверсном выходах 8, 7 соответствуют «О и «1 соответственно, причем уровень логической «1 на выходе 7 равен напр жению шины 9 источника питани .Suppose, in the initial state, the level on the input bus 6 of the device corresponds to a logical "O. At the same time, transistors 2 and 3 are closed, transistors 1, 4 and 5 are open, and the levels of direct and inverse outputs 8, 7 correspond to "O and" 1, respectively, and the logic level "1 at output 7 is equal to the voltage of bus 9 of power supply .
При изменении логического уровн на выходе с «О на «1, величина которого меньше напр жени иа шине 9 источника питани , переключаюш,ий транзистор 3 открываетс , проводимость дополнительного нагрузочного транзистора 5 уменьшаетс , а переключаюш ,ий транзистор 4 закрываетс по истоку и напр жение иа выходе 8 увеличиваетс до напр жени отпирани транзистора 4 по истоку, равногоWhen the logic level at the output changes from "O to" 1, the value of which is less than the voltage of the power supply bus 9, the switching transistor 3 opens, the conductivity of the additional load transistor 5 decreases, and the switching transistor 4 closes on the source and the voltage and output 8 is increased to the voltage of unlocking transistor 4 across the source equal to
р иp and
нд О nd About
иand
1 + 1 +
где нд-напр жение на шине 10 дополнительного источника питани , уменьша при этом проводимость транзистора 1.where is the dc voltage on the bus 10 of the additional power source, while reducing the conductivity of the transistor 1.
Открытые транзисторы 1, 3 и 5 образуют делитель. Напр жение на выходе 7 начинает измен тьс с логической «1 до уровн , определ емого отношением размеров (удельной крутизны) этих транзисторов. В некоторый момент времени транзистор 2 открываетс и напр жение иа выходе 8 начииает возрастать до величины напр жени шины 9 источникаOpen transistors 1, 3 and 5 form a divider. The output voltage 7 begins to change from a logical "1 to a level determined by the ratio of the sizes (specific steepness) of these transistors. At some point in time, the transistor 2 opens and the voltage at output 8 begins to increase to the value of the voltage of the source bus 9
И11тани . Транзистор 1 при этом закрываетс и иапр л ;еиие иа выходе 7 уменьшаетс до «О. В новом состо нии транзисторы 1 и 4 закрыты, а транзисторы 2, 3 и 5 - открыты,And 11thany. The transistor 1 closes in this way and the output voltage 7 is reduced to "O." In the new state, transistors 1 and 4 are closed, and transistors 2, 3, and 5 are open,
уровни иа пр мом и инверсном выходах 8, 7 соответствуют «1 и «О соответственно.the levels of both direct and inverse outputs 8, 7 correspond to “1 and“ О, respectively.
Переключение устройства в исходное состо ние происходит аналогичным образом. Сначала запираетс транзистор 3 и отпираетс транзистор 4. Открытые транзисторы 2 и 4 образуют делитель, в результате чего измеиение напр жени на выходе 8с «1 на «О приводит к отииранию транзистора 1 и к из.менению напр жени на выходе 7 с «ОThe device is reset to its original state in the same way. First, the transistor 3 is locked and the transistor 4 is unlocked. The open transistors 2 and 4 form a divider, resulting in a voltage change at the output of 8c "1 to" O leads to the opening of the transistor 1 and changing the voltage at the output 7 with "O
на «1.at “1.
Ф о р м л а изобретени F o rmly inventions
Устройство преобразовани уровней напр жени , содержашее два инвертора на дополи юших МДП-траизисторах, причем исток переключаюи;его транзистора первого инвертора подключен к шине нулевого иотенциала , затвор - к входной шине, а сток - к затвору нагрузочного транзистора второго инвертора, сток переключаюп1его транзистора второго инвертора соедииеи с затвором нагрузочного транзистора первого инвертораA device for converting voltage levels, containing two inverters for additional MOS-frequency transistors, with the source switching; its first inverter transistor is connected to the zero voltage bus, the gate to the input bus, and the drain to the load transistor of the second inverter, the drain of the second transistor of the second inverter with gate with load transistor of the first inverter
и стоком иагрузочного транзистора второго инвертора, истоки нагрузочных транзисторов подключеиы к шине питани , отличаюшеес тем, что, с целью расширени функциональных возможностей и повышени быстродействи , в него введен дополнительный нагрузочный транзистор, сток которого иодключей к стоку переключающего транзистора первого инвертора, исток - к стоку нагрузочного транзистора первого инвертора, а затвор - к входной шине, кроме того, исток переключающего транзистора второго инвертора иодключеи к входной шпие, а затвор - к доиолиительной шиие питани .and the drain of the load transistor of the second inverter, the sources of the load transistors connected to the power bus, are different in that in order to expand the functionality and increase the speed, an additional load transistor is introduced into it, the drain of which switches to the drain of the switching transistor of the first inverter, the source to the drain the load transistor of the first inverter, and the gate - to the input bus, in addition, the source of the switching transistor of the second inverter and the keys to the input spy, and the gate - to the downstream Flax shiie power.
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2328150A SU558400A1 (en) | 1976-02-27 | 1976-02-27 | Voltage level conversion device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
SU2328150A SU558400A1 (en) | 1976-02-27 | 1976-02-27 | Voltage level conversion device |
Publications (1)
Publication Number | Publication Date |
---|---|
SU558400A1 true SU558400A1 (en) | 1977-05-15 |
Family
ID=20650126
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
SU2328150A SU558400A1 (en) | 1976-02-27 | 1976-02-27 | Voltage level conversion device |
Country Status (1)
Country | Link |
---|---|
SU (1) | SU558400A1 (en) |
-
1976
- 1976-02-27 SU SU2328150A patent/SU558400A1/en active
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US4486670A (en) | Monolithic CMOS low power digital level shifter | |
US5880608A (en) | Pulsed domino latches | |
KR930018855A (en) | "Transistor Transistor Logic (TTL) -Complementary Metal Oxide Semiconductor (CMOS)" Conversion Input Buffer Circuit with Double Limit for High Dynamic Current and Low Static Current | |
CA2101559A1 (en) | Complementary logic input parallel (clip) logic circuit family | |
EP0685806A4 (en) | Semiconductor device. | |
JP3502116B2 (en) | Two-stage CMOS latch circuit with single wire clock | |
SU558400A1 (en) | Voltage level conversion device | |
JPH03192915A (en) | Flip-flop | |
KR940008074A (en) | Semiconductor integrated circuit | |
US4004170A (en) | MOSFET latching driver | |
US3555307A (en) | Flip-flop | |
SU1538246A1 (en) | Signal level converter with mis transistors | |
SU1129739A1 (en) | Converter of voltage levels based on complementary insulated-gate field-effect transistors | |
SU790330A1 (en) | Quick-action level converter based on complementary insulated-gate field-effect transistors | |
SU1112409A1 (en) | Versions of buffer amplifier | |
SU1775853A1 (en) | Logical signal level cmos-transistor converter | |
SU1688398A1 (en) | Voltage comparator | |
SU1413722A1 (en) | Paraphase logical cmos circuit | |
SU915237A1 (en) | Change-over switch | |
US4484310A (en) | Static noninverting memory cell for one propagation delay memory circuits | |
SU1003348A1 (en) | Pulse shaper | |
KR950006080Y1 (en) | "1" bit counting circuit | |
SU1728963A1 (en) | D flip-flop built around complementary metal-insulator- semiconductor transistors | |
SU903970A1 (en) | Input amplifier-shaper with information storage | |
SU1003349A1 (en) | Three-state element |